WO2002087085A1 - Power standby circuit of low-threshold mos transistor - Google Patents
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Abstract
A MOS semiconductor integrated circuit wherein the threshold values of MOSFETs (1, 2) are set low to realize the action of a low power source voltage VDD is provided with an nMOSFET (1) in a route of the drain current (Id) of the pMOSFET (2) to switch the route on/off, thereby controlling the impressing of a bias on the circuit (4). Thus, the gate-source voltage of the pMOSFET (2) is prevented from zeroing even when the bias is cut, so that a leak current from the pMOS (2) is blocked.
Description
低しきい値 M O S トランジスタの電源スタンバイ回路 Power supply standby circuit of low threshold MOS transistor
技術分野 Technical field
本発明は低しきい値 M O S トランジスタの電源スタンバイ回路に関し 、 特に、 低電源電圧動作を実現するために M O S トランジスタのしきい 明 The present invention relates to a power supply standby circuit of a low-threshold MOS transistor, and more particularly to a threshold voltage of a MOS transistor for realizing low power supply voltage operation.
値電圧を低く設定した M O S型半導体集積回路の電源スタンバイ回路に 糸 Thread for power supply standby circuit of MOS type semiconductor integrated circuit with low set voltage
用いて好適なものである。 It is suitable for use.
背景技術 Background art
C M O S回路などで構成されたデバイスの多くは、 動作モードとスタ ンバイモードとを有している。 スタンバイモードとは、 未使用時におい て回路に流れる電流をゼロとすることにより、 低消費電力化等を図った モードである。 ただし、 この場合でも、 デバイスに対して電圧を印加し ておく必要がある。 Many of the devices configured with a CMOS circuit or the like have an operation mode and a standby mode. The standby mode is a mode in which the current flowing to the circuit when it is not used is reduced to zero to reduce power consumption. However, even in this case, the voltage must be applied to the device.
例えば、 目的デバイスに制御用のマイクロコンピュータ （マイコン） などが接続された構成では、 目的デバイスをオフにするときでも、 メモ リのバックアップや他の回路の制御などのために、 マイコンはオンとな つていることが多い。 その場合に、 目的デバイスの電圧を完全にオフに してしまうと、 マイコンからの出力電圧が目的デバイスに流れ込み、 回 路が破壊されてしまう恐れがある。 そのため、 目的デバイスの待機時に おいても、 電圧.は印加しておく必要がある。 For example, in a configuration in which a control microcomputer (microcomputer) is connected to the target device, even when the target device is turned off, the microcomputer is turned on for memory backup and control of other circuits. Often worn. In this case, if the voltage of the target device is completely turned off, the output voltage from the microcomputer will flow into the target device, possibly destroying the circuit. Therefore, voltage must be applied even when the target device is in standby mode.
従来、 このような動作モードとスタンバイモードのパワー制御は、 バ ィァス電圧の印加のオンノオフを切り替えることによって実現していた 。 図 1 は、 バイアスの切替機能を備えた従来の電源スタンバイ回路の構
成例を示す図である。 図 1 において、 3 1， 2は p MO S F E Tである p M O S F E T 3 1 のゲ一トはスィツチ 3の出力端に接続されている 。 このスィ ッチ 3の一方の切替端子 aは電源電圧 V D Dに接続され、 他 方の切替端子 bは接地されている。 これにより、 スィッチ 3がー方の切 替端子 a側に接続されたときに p M O S F E T 3 1がオフとなり、 他方 の切替端子 b側に接続されたときに P MO S F E T 3 1がオンとなる。 また、 P MO S F E T 3 1のソースは電源電圧 VD Dに接続され、 ドレ インは P MO S F E T 2のゲートに接続されている。 Conventionally, such power control in the operation mode and the standby mode has been realized by switching on / off of the application of the bias voltage. Figure 1 shows the configuration of a conventional power supply standby circuit with a bias switching function. It is a figure showing an example. In FIG. 1, 31 and 2 are pMOSFETs. The gate of the pMOSFET 31 is connected to the output terminal of the switch 3. One switching terminal a of the switch 3 is connected to the power supply voltage VDD, and the other switching terminal b is grounded. As a result, the p MOSFET 31 is turned off when the switch 3 is connected to the minus switching terminal a, and the PMOS FET 31 is turned on when the switch 3 is connected to the other switching terminal b. The source of the PMOS FET 31 is connected to the power supply voltage VDD, and the drain is connected to the gate of the PMOS FET 2.
p MO S F E T 2のゲートはバイアス電圧 Vbias に接続されるととも に、 P MO S F E T 3 1 を介して電源電圧 VD Dに接続されている。 ま た、 P MO S F E T 2のソースは電源電圧 VD Dに接続され、 ドレイン は目的デバイスの回路 4に接続されている。 P MO S F E T 2がオンの とき、 目的デバイスの回路 4に電源電圧 V D Dがかけられる。 The gate of pMOSFET 2 is connected to the bias voltage Vbias and to the power supply voltage VDD via pMOSFET 31. Further, the source of PMOSFET 2 is connected to the power supply voltage VDD, and the drain is connected to the circuit 4 of the target device. When PMOSFET 2 is on, the power supply voltage VDD is applied to circuit 4 of the target device.
次に、 動作を説明する。 動作モードにおいて、 スィッチ 3が切替端子 a側に接続されると、 P MO S F E T 3 1がオフとなる。 これにより、 p MO S F E T 2のゲートにバイアス電圧 Vbiasが印加され、 p MO S F E T 2のゲートとソースとの間に電圧差が生じ、 P MO S F E T 2が オンとなる。 Next, the operation will be described. In the operation mode, when the switch 3 is connected to the switching terminal a, the PMOSFET 31 is turned off. As a result, the bias voltage Vbias is applied to the gate of the pMOS FET 2, and a voltage difference is generated between the gate and the source of the pMOS FET 2 to turn on the PMOS FET 2.
一方、 スタンバイモードにおいて、 スィッチ 3が切替端子 b側に接続 されると、 P MO S F E T 3 1がオンとなる。 これにより、 p MO S F E T 2のゲートとソースに同じ電源電圧 VD Dが印加され、 p MO S F E T 2に対するバイアス電圧 Vbias の印加がカツ トされる。 このとき、 ゲート—ソース間電圧 VgSがゼロとなるので、 p MO S F E T 2はオフ となる。 On the other hand, when the switch 3 is connected to the switching terminal b in the standby mode, the PMOS FET 31 is turned on. As a result, the same power supply voltage VDD is applied to the gate and the source of the pMOS FET 2, and the application of the bias voltage Vbias to the pMOS FET 2 is cut off. At this time, the gate - source voltage Vg S becomes zero, p MO SFET 2 is turned off.
このように、 従来の電源スタンバイ回路では、 バイアスのカッ トは、
p MO S F E T 2のゲ一ト一ソース間電圧 Vgs をゼロとするように制御 し、 これによつて当該 P MO S F E T 2 をオフとすることによって実現 していた。 Thus, in the conventional power standby circuit, the bias cut is This is realized by controlling the gate-source voltage Vgs of the pMOS FET 2 to be zero, thereby turning off the pMOS FET 2.
近年における半導体装置の微細化技術の進歩に伴い、 MO S F E T等 の M〇 S トランジスタは、 そのチャネル長が大幅に短くなつてきている 。 その結果、 耐圧等の関係から電源電圧 VD Dのレベルを小さくする必 要性が生じている。 このような低電源電圧化の状況においても、 デバイ スの動作速度を高速に維持するために、 MO S トランジスタのしきい値 電圧 Vthを下げることで対応している。 2. Description of the Related Art In recent years, with the progress of the miniaturization technology of semiconductor devices, the channel length of M MOS transistors such as MOS FET has been greatly reduced. As a result, it is necessary to reduce the level of the power supply voltage VDD due to the withstand voltage and the like. Even in such low power supply voltage situations, the threshold voltage Vth of the MOS transistor is reduced in order to maintain a high device operation speed.
しかしながら、 MO S トランジスタのしきい値電圧 V thを単純に下げ ると、 これに伴い MO S トランジスタのリーク電流が増大してしまう と いう問題が生じる。 図 2は、 MO S トランジスタのしきい値電圧 Vth と リーク電流 I Lとの関係を示す特性図である。 図 2において、 横軸はしき い値電圧 V th (MO S トランジスタのゲート—ソース間電圧 Vgs) 、 縦 軸はリーク電流 I t (MO S トランジスタのドレイン電流 I d) をそれぞ れ表している。 However, simply lowering the threshold voltage V th of the MOS transistor causes a problem that the leakage current of the MOS transistor increases accordingly. FIG. 2 is a characteristic diagram showing the relationship between the threshold voltage Vth of the MOS transistor and the leakage current IL. 2, the horizontal axis represents threshold voltage V th (the gate of the MO S transistor - source voltage Vgs), and the vertical axis the leakage current I t (MO S drain current I d of the transistor) represent, respectively it .
図 2に示すように、 MO S トランジスタのしきい値電圧が比較的大き い V thl の場合は、 ゲート—ソース間電圧 V gs = 0のバイアスカツ ト時に おいても、 リーク電流は殆ど生じていない。 しかし、 M〇 S トランジス タのしきい値電圧が V th2 に下がると、 ドレイン電流 I dの特性の傾きは 変化しないことから、 ゲー ト—ソ一ス間電圧 V gs = 0のバイアスカツ ト 時においてリーク電流 I Lが生じることになる。 しきい値電圧 V thが小さ くなるほど、 リーク電流 I Lは増大する。 As shown in Fig. 2, when the threshold voltage of the MOS transistor is Vthl, which is relatively high, even when the gate-source voltage Vgs = 0, the leakage current is almost generated. Absent. However, when the threshold voltage of the M〇S transistor drops to V th2, the slope of the characteristic of the drain current I d does not change, so that when the gate-source voltage V gs = 0, the bias cut occurs. Causes a leakage current IL. As the threshold voltage V th decreases, the leak current IL increases.
また、 リーク電流 I Lの発生箇所が複数段にわたつて存在するような回 路の場合には、 1段あたりのリーク電流が少なくても、 多段になると大 きなリーク電流となってしまう。
本発明は、 このような問題を解決するために成されたものであり、 低 しきい値 M O S トランジスタを用いた電源スタンバイ回路において、 バ ィァスカッ ト時におけるリーク電流を低減できるようにすることを目的 とする。 発明の開示 Further, in a circuit in which the leakage current IL occurs in a plurality of stages, even if the leakage current per stage is small, the leakage current becomes large when the number of stages increases. The present invention has been made to solve such a problem, and an object of the present invention is to provide a power supply standby circuit using a low-threshold MOS transistor so as to reduce a leakage current at the time of a bypass. And Disclosure of the invention
本発明による低しきい値 M O S トランジスタの電源スタンバイ回路は 、 低電源電圧動作を実現するために MO S トランジスタのしきい値電圧 を低く設定した MO S型半導体集積回路において、 動作モードおよびス タンバイモードの切り替えに応じてデバイスに対するバイアスの印加を 制御する電源スタンバイ回路であって、 上記バイアスに接続された第 1 の MO S トランジスタと、 上記第 1 の MO S トランジスタのドレイン電 流の経路を導通 Z非導通に切り替えることによって上記デバイスに対す る上記バイアスの印加を制御するための第 2の M O S トランジスタとを 備えたことを特徴とする。 The power supply standby circuit of the low threshold MOS transistor according to the present invention is capable of operating in a MOS type semiconductor integrated circuit in which the threshold voltage of the MOS transistor is set low in order to realize a low power supply voltage operation. A power supply standby circuit that controls the application of a bias to the device in accordance with the switching between the first MOS transistor connected to the bias and the drain current path of the first MOS transistor. A second MOS transistor for controlling application of the bias to the device by switching to a non-conductive state.
本発明の他の態様では、 低電源電圧動作を実現するために M O S トラ ンジス夕のしきい値電圧を低く設定した MO S型半導体集積回路におい て、 動作モードおょぴスタンバイモードの切り替えに応じてデバイスに 対するバイァスの印加を制御する電源スタンパイ回路であって、 上記バ ィァスにゲー 卜が接続されるとともに、 上記低電源電圧にソースが接続 された第 1 の M O S トランジスタと、 上記第 1 の MO S トランジスタの ドレインに接続された上記デパイスと、 上記デバィスにドレインが接続 されるともに、 ソースが接地され、 ゲートへの入力に応じてオン オフ する第 2の M O S トランジスタとを備えたことを特徴とする。 According to another embodiment of the present invention, in a MOS semiconductor integrated circuit in which a threshold voltage of a MOS transistor is set low to realize a low power supply voltage operation, an operation mode and a standby mode are switched. A power supply stamper circuit for controlling the application of a bias to a device, the first MOS transistor having a gate connected to the bias, a source connected to the low power supply voltage, and a first MOS transistor. A drain connected to the drain of the MOS transistor; and a second MOS transistor having a drain connected to the device, a source grounded, and turned on / off according to an input to the gate. And
本発明のその他の態様では、 低電源電圧動作を実現するために MO S トランジスタのしきい値電圧を低く設定した M O S型半導体集積回路に
おいて、 動作モードおよびスタンバイモードの切り替えに応じてデバイ スに対するバイアスの印加を制御する電源スタンバイ回路であって、 上 記バイアスにゲートが接続されるとともに、 上記低電源電圧にソースが 接続された第 1の M〇 S トランジスタと、 一端が接地された上記デバィ スと、 上記第 1の MO S トランジスタと上記デバイスとの間に接続され 、 ゲー 卜への入力に応じてオン/オフする第 2の M〇 S トランジスタと を備えたことを特徴とする。 According to another aspect of the present invention, there is provided a MOS type semiconductor integrated circuit in which a threshold voltage of a MOS transistor is set low to realize a low power supply voltage operation. A power supply standby circuit for controlling application of a bias to a device in accordance with switching between an operation mode and a standby mode, wherein a gate is connected to the bias and a source is connected to the low power supply voltage. A first MS transistor, the device having one end grounded, and a second MOS transistor connected between the first MOS transistor and the device, which is turned on / off in response to an input to a gate. And a M〇S transistor.
本発明のその他の態様では、 上記第 2の MO S トランジスタは n M〇 S F E Tであることを特徴とする。 図面の簡単な説明 In another embodiment of the present invention, the second MOS transistor has a characteristic of nM〇SFET. BRIEF DESCRIPTION OF THE FIGURES
図 1 は、 従来の電源スタンバイ回路の構成を示す図である。 FIG. 1 is a diagram showing the configuration of a conventional power supply standby circuit.
図 2は、 MO S トランジスタのしきい値電圧とリーク電流との関係を 示す特性図である。 FIG. 2 is a characteristic diagram showing a relationship between a threshold voltage of a MOS transistor and a leakage current.
図 3は、 本実施形態による低しきい値 MO S トランジスタの電源ス夕 ンバイ回路の構成例を示す図である。 FIG. 3 is a diagram showing a configuration example of the power supply standby circuit of the low threshold MOS transistor according to the present embodiment.
図 4は、 本実施形態による低しきい値 M O S トランジスタの電源ス夕 ンバイ回路の他の構成例を示す図である。 発明を実施するための最良の形態 FIG. 4 is a diagram showing another configuration example of the power supply standby circuit of the low threshold MOS transistor according to the present embodiment. BEST MODE FOR CARRYING OUT THE INVENTION
以下、 本発明の一実施形態を図面に基づいて説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
図 3は、 本実施形態による低しきい値 MO S トランジスタの電源スタ ンバイ回路の構成例を示す図である。 なお、 図 3において、 図 1 に示し た構成要素と同一の構成要素には同一の符号を付している。 FIG. 3 is a diagram illustrating a configuration example of a power supply standby circuit of the low threshold MOS transistor according to the present embodiment. In FIG. 3, the same components as those shown in FIG. 1 are denoted by the same reference numerals.
図 3 において、 1 は n MO S F E T、 2は p MO S F E Tである。 n In FIG. 3, 1 is nMOSFET and 2 is pMOSFET. n
MO S F E T 1 は、 P MO S F E T 2 に比べてしきい値電圧 V thが大き
い。 MO SFET 1 has a higher threshold voltage V th than P MO SFET 2. No.
n MO S F E T l のゲ一トはスィッチ 3の出力端に接続されている。 このスィッチ 3の一方の切替端子 aは電源電圧 VD Dに接続され、 他方 の切替端子 bは接地されている。 これにより、 スィッチ 3がー方の切替 端子 a側に接続されたときに n M O S F E T 1がオンとなり、 他方の切 替端子 b側に接続されたときに n M〇 S F E T 1がオフとなる。 また、 n M 0 S F E T 1 のソースは接地され、 ドレインは目的デバイスの回路 4に接続されている。 The gate of n MOSFETl is connected to the output of switch 3. One switching terminal a of the switch 3 is connected to the power supply voltage VDD, and the other switching terminal b is grounded. As a result, when the switch 3 is connected to the negative switching terminal a, nMOSFET1 is turned on, and when the switch 3 is connected to the other switching terminal b, nM〇SFET1 is turned off. Further, the source of nM0SFET1 is grounded, and the drain is connected to the circuit 4 of the target device.
p MO S F E T 2のゲートはバイアス電圧 Vbias に接続され、 ソース は電源電圧 V D Dに接続され、 ドレインは目的デバイスの回路 4に接続 されている。 このように、 本実施形態では、 p M〇 S F E T 2のゲート にバイアス電圧 V b i asが常に印加されている。 バイアスのカッ トは、 p M O S F E T 2のゲート一ソース間電圧 Vgs をゼロとすることでなく、 ドレイン電流 I d をゼロとすることによって実現する。 The gate of pMOSFET2 is connected to the bias voltage Vbias, the source is connected to the power supply voltage VDD, and the drain is connected to the circuit 4 of the target device. As described above, in the present embodiment, the bias voltage Vbias is always applied to the gate of pM〇SFET2. The cut of the bias is realized by setting the drain current I d to zero instead of setting the gate-source voltage Vgs of pMOSFET 2 to zero.
次に、 動作を説明する。 動作モードにおいて、 スィッチ 3が切替端子 a側に接続されると、 n MO S F E T lがオンとなる。 このとき、 p M O S F E T 2のゲートにはバイアス電圧 Vbiasが印加され、 p MO S F E T 2のゲートとソースとの間に電圧差が生じて P MO S F E T 2はォ ンとなっている。 これにより、 電源電圧 VD Dから p MO S F E T 2、 回路 4、 n M O S F E T 1 を介してグランドに至る経路が導通する。 一方、 スタンバイモードにおいて、 スィッチ 3が切替端子 b側に接続 されると、 n MO S F E T lがオフとなる。 このとき、 p MO S F E T 2はオンとなっているが、 電源電圧 VD Dから p MO S F E T 2、 回路 4、 n MO S F E T l を介してグラン ドに至る経路が非導通となり、 ド レイン電流 I dがゼロとなる。 これにより、 p M〇 S F E T 2 に対するバ ィァス電圧 Vbias の印加が実質上カツ トされることとなる。
以上のように、 本実施形態によれば、 ドレイン電流 I d をゼロとするこ とによってバイアスのカツ トを実現し、 p MO S F E T 2のゲート一ソ ース間電圧 V gs は常に非ゼロとしているので、 バイアスカツ ト時におけ るリーク電流の発生を抑制することができる （図 2参照） 。 また、 ドレ イン電流 I d をゼロとするためのスィ ツチング素子である n MO S F E T 1 は、 p M O S F E Tに比べてリーク電流が少ないので、 リーク電流の 発生をより低減することができる。 Next, the operation will be described. In the operation mode, when the switch 3 is connected to the switching terminal a, the n MOS FET 1 is turned on. At this time, the bias voltage Vbias is applied to the gate of the pMOSFET 2, and a voltage difference is generated between the gate and the source of the pMOSFET2, so that the PMOS2 is turned on. As a result, a path from the power supply voltage VDD to the ground via the pMOSFET 2, the circuit 4, and the nMOSFET 1 is conducted. On the other hand, when the switch 3 is connected to the switching terminal b in the standby mode, the nMOS FET 1 is turned off. At this time, the pMOSFET 2 is on, but the path from the power supply voltage VDD to the ground via the pMOSFET2, the circuit 4, and the nMOSFETl becomes non-conductive, and the drain current Id Becomes zero. As a result, the application of the bias voltage Vbias to p M〇SFET 2 is substantially cut off. As described above, according to the present embodiment, the bias cut is realized by setting the drain current I d to zero, and the gate-source voltage V gs of the pMOSFET 2 is always set to non-zero. Therefore, it is possible to suppress the occurrence of leakage current during bias cutting (see Fig. 2). Also, the nMOSFET 1, which is a switching element for setting the drain current Id to zero, has a smaller leak current than the pMOSFET, so that the generation of the leak current can be further reduced.
図 4は、 本実施形態による低しきい値 MO S トランジスタの電源スタ ンバイ回路の他の構成例を示す図である。 なお、 図 4において、 図 3に 示した構成要素と同一の構成要素には同一の符号を付して、 重複する説 明を省略する。 FIG. 4 is a diagram showing another configuration example of the power supply standby circuit of the low threshold MOS transistor according to the present embodiment. In FIG. 4, the same components as those shown in FIG. 3 are denoted by the same reference numerals, and redundant description will be omitted.
上記図 3 に示した構成では、 n MO S F E T l を回路 4とグランドと の間に接続していた。 この場合、 回路 4とグランドとの間に電位差△ V が発生し、 回路 4の動作に影響を与えてしまう ことが考えられる。 これ に対して、 図 4に示す構成では、 n MO S F E T l を P MO S F E T 2 と回路 4との間に接続し、 回路 4は直接グランドに接続している。 これ により、 上述の電位差 Δνによる回路 4への悪影響を防止することがで きる。 In the configuration shown in FIG. 3 above, nMOSFETI was connected between the circuit 4 and the ground. In this case, a potential difference ΔV is generated between the circuit 4 and the ground, which may affect the operation of the circuit 4. On the other hand, in the configuration shown in FIG. 4, nMOSFETl is connected between PMOSFET2 and the circuit 4, and the circuit 4 is directly connected to the ground. As a result, it is possible to prevent the circuit 4 from being adversely affected by the potential difference Δν described above.
なお、 上記実施形態では、 バイアスカッ ト時におけるリーク電流の発 生を低減することについて説明した。 これに対し、 例えばバイアス印加 時において、 印加されるバイアスに応じて p MO S F E T 2のしきい値 電圧を大きくするように制御することにより、 バイアス印加時における リーク電流を低減することも可能である。 In the above embodiment, the description has been given of reducing the occurrence of the leak current at the time of the bias cut. On the other hand, for example, at the time of bias application, it is possible to reduce the leak current at the time of bias application by controlling so that the threshold voltage of pMOSFET 2 is increased according to the applied bias. .
その他、 以上に説明した実施形態は、 本発明を実施するにあたっての 具体化の一例を示したものに過ぎず、 これによつて本発明の技術的範囲 が限定的に解釈されてはならないものである。 すなわち、 本発明はその
精神、 またはその主要な特徴から逸脱することなく、 様々な形で実施す ることができる。 In addition, the embodiment described above is merely an example of the embodiment for carrying out the present invention, and the technical scope of the present invention should not be interpreted in a limited manner. is there. That is, the present invention It can be implemented in various forms without departing from the spirit or its key features.
本発明は上述したように、 第 1 の MO S トランジスタのドレイン電流 の経路を導通 Z非導通に切り替えることによってデバイスに対するバイ ァスの印加を制御するようにしたので、 バイアスのカツ ト時においても 第 1 の M〇 S トランジスタのゲート一ソース間電圧がゼロとならないよ うにすることができ、 しきい値電圧が低く設定された第 1の MO S 卜ラ ンジス夕にリーク電流が発生することを抑制することができる。 As described above, the present invention controls the bias application to the device by switching the path of the drain current of the first MOS transistor to conduction Z non-conduction, so that even when the bias is cut, The gate-source voltage of the first M〇S transistor can be prevented from becoming zero, and the leakage current occurs in the first MOS transistor whose threshold voltage is set low. Can be suppressed.
また、 本発明の他の特徴によれば、 第 1 の M O S トランジスタの ドレ イン電流の経路を導通 Z非導通に切り替えるための第 2の MO S トラン ジス夕を n MO S F E Tで構成することにより、 p MO S F E Tで構成 する場合に比べてリーク電流を低減することができる。 産業上の利用可能性 According to another feature of the present invention, the second MOS transistor for switching the drain current path of the first MOS transistor to conduction Z non-conduction is constituted by n MOS FETs. Leakage current can be reduced as compared with the case of using a pMOS FET. Industrial applicability
本発明は、 低しきい値 M O S トランジスタを用いた電源スタンバイ回 路において、 バイアスカツ ト時におけるリーク電流を低減できるように するのに有用である。
INDUSTRIAL APPLICABILITY The present invention is useful in a power supply standby circuit using a low-threshold MOS transistor so as to reduce a leakage current at the time of bias cutting.
Claims
1 . 低電源電圧動作を実現するために M〇 S トランジスタのしきい値電 圧を低く設定した MO S型半導体集積回路において、 動作モードおよび スタンバイモ一ドの切り替えに応じてデバイスに対するバイアスの印加 を制御する電源スタンバイ回路であって、 1. In a MOS type semiconductor integrated circuit in which the threshold voltage of the MS transistor is set low to realize low power supply voltage operation, bias is applied to the device according to the switching between the operation mode and the standby mode. A power standby circuit for controlling
上記バイアスに接続された第 1 の MO S トランジスタと、 A first MOS transistor connected to the bias,
上記第 1 の MO S トランジスタのドレイン電流の経路を導通 Z非導通 に切り替えることによって上記デバイスに対する上記バイアスの印加を 制御するための第 2の MO S トランジスタとを備えたことを特徴とする 低しきい値 MO S トランジスタの電源スタンバイ回路。 A second MOS transistor for controlling the application of the bias to the device by switching a drain current path of the first MOS transistor to conduction Z non-conduction. Power supply standby circuit for threshold MOS transistor.
2. 低電源電圧動作を実現するために M◦ S トランジスタのしきい値電 圧を低く設定した M O S型半導体集積回路において、 動作モードおよび スタンバイモードの切り替えに応じてデバイスに対するバイアスの印加 を制御する電源スタンバイ回路であって、 2. In a MOS semiconductor integrated circuit in which the threshold voltage of the M-S transistor is set low to achieve low power supply voltage operation, the bias application to the device is controlled according to the switching between the operation mode and the standby mode. A power standby circuit,
上記バイアスにゲートが接続されるとともに、 上記低電源電圧にソー スが接続された第 1 の MO S トランジスタと、 A first MOS transistor having a gate connected to the bias and a source connected to the low power supply voltage;
上記第 1 の MO S トランジスタのドレインに接続された上記デバイス と、 The device connected to the drain of the first MOS transistor;
上記デバイスにドレインが接続されるともに、 ソースが接地され、 ゲ 一卜への入力に応じてオン オフする第 2の MO S トランジスタとを備 えたことを特徴とする低しきい値 MO S トランジスタの電源スタンバイ 回路。 A second MOS transistor having a drain connected to the device, a grounded source, and turned on / off in response to an input to the gate; Power standby circuit.
3. 低電源電圧動作を実現するために MO S トランジスタのしきい値電 圧を低く設定した MO S型半導体集積回路において、 動作モードおよび スタンバイモードの切り替えに応じてデバイスに対するバイアスの印加
を制御する電源スタンバイ回路であって、 3. In a MOS type semiconductor integrated circuit in which the threshold voltage of the MOS transistor is set low to realize low power supply voltage operation, bias is applied to the device according to the switching between the operation mode and the standby mode. A power standby circuit for controlling
上記バイァスにゲ一トが接続されるとともに、 上記低電源電圧にソ一 スが接続された第 1 の MO S トランジスタと、 A first MOS transistor having a gate connected to the via and a source connected to the low power supply voltage;
一端が接地された上記デバイスと、 Said device, one end of which is grounded;
上記第 1 の MO S トランジスタと上記デバイスとの間に接続され、 ゲ —トへの入力に応じてオン Zオフする第 2の M〇 S トランジスタとを備 えたことを特徴とする低しきい値 MO S トランジスタの電源スタンバイ 回路。 A low threshold value, comprising: a second MOS transistor that is connected between the first MOS transistor and the device and that turns on and off according to an input to a gate. Power supply standby circuit for MOS transistor.
4. 上記第 2の MO S トランジスタは n MO S F E Tであることを特徴 とする請求の範囲第 1項に記載の低しきい値 MO S トランジスタの電源 スタンバイ回路。 4. The power supply standby circuit for a low-threshold MOS transistor according to claim 1, wherein the second MOS transistor is an nMOS FET.
5. 上記第 2の MO S トランジスタは n MO S F E Tであることを特徴 とする請求の範囲第 2項に記載の低しきい値 MO S トランジスタの電源 スタンバイ回路。 5. The power supply standby circuit for a low-threshold MOS transistor according to claim 2, wherein the second MOS transistor is an nMOS FET.
6. 上記第 2の MO S トランジスタは n MO S F E Tであることを特徴 とする請求の範囲第 3項に記載の低しきい値 MO S トランジスタの電源 スタンバイ回路。
6. The power supply standby circuit for a low-threshold MOS transistor according to claim 3, wherein the second MOS transistor is an nMOS FET.
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