JP4424095B2 - Level shift circuit - Google Patents

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Description

本発明は、低電圧の信号を高電圧の信号に変換するレベルシフト回路に関する。   The present invention relates to a level shift circuit that converts a low voltage signal into a high voltage signal.

図２は従来のレベルシフト回路の一例を示す回路図である。この図において、符号１は０〜５Ｖの入力信号が加えられる入力端子、２は低電圧（５Ｖ）電源端子、３は接地端子、４、５は低電圧電源で動作するインバータである。６，７は低電圧電源用のＮチャネルＦＥＴ（電界効果トランジスタ）、８、９は高電圧（１０Ｖ）電源用ＮチャネルＦＥＴ、１０、１１は高電圧電源用ＰチャネルＦＥＴ、１２は高電圧電源用インバータ、１３は出力端子、１４は高電圧電源端子である。なお、図において、Ｎ、ＨＮ、ＨＰは次の意味である。
Ｎ：低電圧電源用ＮチャネルＦＥＴ
ＨＮ：高電圧電源用ＮチャネルＦＥＴ
ＨＰ：高電圧電源用ＰチャネルＦＥＴ FIG. 2 is a circuit diagram showing an example of a conventional level shift circuit. In this figure, reference numeral 1 is an input terminal to which an input signal of 0 to 5V is applied, 2 is a low voltage (5V) power supply terminal, 3 is a ground terminal, and 4 and 5 are inverters operated by a low voltage power supply. Reference numerals 6 and 7 denote N-channel FETs (field effect transistors) for low-voltage power supplies, 8 and 9 denote N-channel FETs for high-voltage (10V) power supplies, 10 and 11 denote P-channel FETs for high-voltage power supplies, and 12 denotes high-voltage power supplies. An inverter, 13 is an output terminal, and 14 is a high voltage power supply terminal. In the figure, N, HN, and HP have the following meanings.
N: N-channel FET for low-voltage power supply
HN: N-channel FET for high-voltage power supply
HP: High-voltage power supply P-channel FET

このような構成において、入力信号が０Ｖの時は、インバータ４の出力が５Ｖ、インバータ５の出力が０Ｖとなり、ＦＥＴ６、８がオフ、ＦＥＴ７、９がオンとなる。この結果、ＦＥＴ１０がオン、ＦＥＴ１１がオフとなり、インバータ１２の出力が０Ｖとなる。一方、入力信号が５Ｖの時は、インバータ４の出力が０Ｖ、インバータ５の出力が５Ｖとなり、ＦＥＴ６、８がオン、ＦＥＴ７、９がオフとなる。この結果、ＦＥＴ１０がオフ、ＦＥＴ１１がオンとなり、インバータ１２の出力が１０Ｖとなる。このように、図２の回路は、０〜５Ｖの入力信号に対し、０〜１０Ｖの昇圧された信号を出力する。   In such a configuration, when the input signal is 0V, the output of the inverter 4 is 5V, the output of the inverter 5 is 0V, the FETs 6 and 8 are off, and the FETs 7 and 9 are on. As a result, the FET 10 is turned on, the FET 11 is turned off, and the output of the inverter 12 becomes 0V. On the other hand, when the input signal is 5V, the output of the inverter 4 is 0V, the output of the inverter 5 is 5V, the FETs 6 and 8 are on, and the FETs 7 and 9 are off. As a result, the FET 10 is turned off, the FET 11 is turned on, and the output of the inverter 12 is 10V. Thus, the circuit of FIG. 2 outputs a boosted signal of 0 to 10 V with respect to an input signal of 0 to 5 V.

また、図２において、ＦＥＴ８、９はＦＥＴ６、７に高電圧がかからないようにするための保護用ＦＥＴであり、これらのＦＥＴ８，９により、ＦＥＴ６，７のドレインは常に（５Ｖ−Ｖｇｓ）以下に保持される。なお、ＶｇｓはＦＥＴ８、９のゲート−ソース間電圧である。
なお、従来のレベルシフト回路が開示された文献として、特許文献１が知られている。
特開平9-18328号公報 Further, in FIG. 2, FET8,9 is protective F ET in order to not to apply a high voltage to FET6,7, these FET8,9, the drain of FET6,7 always (5V-Vgs) less Retained. Vgs is the gate-source voltage of the FETs 8 and 9.
Patent Document 1 is known as a document disclosing a conventional level shift circuit.
Japanese Unexamined Patent Publication No. 9-18328

ところで、上述したレベルシフト回路をさらに低電圧の入力信号によって駆動する場合、ＦＥＴ１０、１１を反転させるための充分なゲート電流をＦＥＴ６または７によって流すことができるかが問題となる。そして、図２の回路の場合、ＦＥＴ６、７のソース−ドレイン間電圧が低電圧電源端子２の電圧よりＦＥＴ８、９のゲート−ソース間電圧Ｖｇｓだけ低くなるため、ＦＥＴ６，７のソースードレイン電流がその分減少し、このため、低電圧電源端子２の電圧があるレベル以下になると回路動作が不能となってしまう。
本発明は上記事情を考慮してなされたもので、その目的は、従来の回路よりさらに低い電圧によって駆動することができるレベルシフト回路を提供することにある。 By the way, when the above-described level shift circuit is driven by an input signal having a lower voltage, it becomes a problem whether a sufficient gate current for inverting the FETs 10 and 11 can be caused to flow by the FET 6 or 7. In the case of the circuit of FIG. 2, the source-drain voltage of the FETs 6, 7 is lower than the voltage of the low-voltage power supply terminal 2 by the gate-source voltage Vgs of the FETs 8, 9, so Therefore, the circuit operation becomes impossible when the voltage of the low voltage power supply terminal 2 falls below a certain level.
The present invention has been made in view of the above circumstances, and an object thereof is to provide a level shift circuit that can be driven by a voltage lower than that of a conventional circuit.

この発明は上記の課題を解決するためになされたもので、本発明は、低電圧電源による入力信号に基づいて駆動される低電圧用増幅素子と、前記低電圧用増幅素子によって駆動され、高電圧電源を制御して高電圧信号を出力する高電圧用増幅素子とを具備し、前記高電圧用増幅素子の出力信号を次段へ出力するレベルシフト回路において、前記低電圧用増幅素子に直列に接続された保護用トランジスタと、前記保護用トランジスタと共にカレントミラー回路を構成し、前記低電圧用増幅素子に加わる電圧を前記低電圧電源の電圧と実質的に等しい電圧に制御する制御用トランジスタとを具備することを特徴とするレベルシフト回路である。 The present invention has been made to solve the above-described problems. The present invention provides a low-voltage amplifying element that is driven based on an input signal from a low-voltage power supply, and a low-voltage amplifying element that is driven by the low-voltage amplifying element. A level shift circuit that outputs the output signal of the high-voltage amplifying element to the next stage in series with the low-voltage amplifying element. A protection transistor connected to the control transistor, and a control transistor that forms a current mirror circuit together with the protection transistor and controls a voltage applied to the low-voltage amplifier to a voltage substantially equal to the voltage of the low-voltage power supply ; A level shift circuit comprising:

本発明は、低電圧電源による入力信号に基づいて駆動される低電圧用増幅素子と、前記低電圧用増幅素子によって駆動され、高電圧電源を制御して高電圧信号を出力する高電圧用増幅素子とを具備し、前記高電圧用増幅素子の出力信号を次段へ出力するレベルシフト回路において、一方の電極が前記低電圧電源に接続され、他方の電極が抵抗素子を介して前記高電圧電源に接続され、制御電極が前記他方の電極に接続された第１のトランジスタと、一方の電極が前記低電圧用増幅素子に接続され、制御電極が前記第１のトランジスタの制御電極に接続され、他方の電極が前記高電圧用増幅素子の制御電極に接続された第２のトランジスタと、前記低電圧用増幅素子に並列に接続された抵抗素子とを具備することを特徴とするレベルシフト回路である。 The present invention relates to a low voltage amplifying element driven based on an input signal from a low voltage power supply, and a high voltage amplifying element driven by the low voltage amplifying element to control a high voltage power supply and output a high voltage signal. A level shift circuit that outputs an output signal of the high-voltage amplifying element to the next stage, wherein one electrode is connected to the low-voltage power source, and the other electrode is connected to the high-voltage via a resistance element. A first transistor connected to a power source, a control electrode connected to the other electrode, one electrode connected to the amplifying element for low voltage, and a control electrode connected to the control electrode of the first transistor; , the level shift circuit and the other electrode characterized by comprising a second transistor connected to the control electrode of said high voltage amplifier element, and a resistance element connected to said parallel to the low-voltage amplifier element A.

この発明によれば、従来の回路よりさらに低い入力電圧によって駆動することができる効果がある。   According to the present invention, there is an effect that it can be driven by an input voltage lower than that of the conventional circuit.

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態によるレベルシフト回路の構成を示す回路図であり、この図において図２の各部に対応する部分には同一の符号が付してある。この図において、１は０〜５Ｖの入力信号が加えられる入力端子、２は低電圧（５Ｖ）電源端子、３は接地端子である。４、５は低電圧電源で動作するインバータであり、インバータ４の出力はインバータ５の入力端およびＦＥＴ７のゲートへ加えられ、インバータ５の出力はＦＥＴ６のゲートへ加えられる。
２１は高電圧電源用ＰチャネルＦＥＴであり、そのソースが高電圧（１０Ｖ）電源端子１４に接続され、ゲートが所定の電圧に接続され、ドレインがＦＥＴ２２のドレインに接続されている。ＦＥＴ２２は高電圧電源用ＮチャネルＦＥＴであり、そのソースが低電圧電源端子２に接続され、そのベース（基板）が接地されている。また、そのゲートはドレインに接続されると共に、ＦＥＴ８，９のゲートに接続されている。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a level shift circuit according to an embodiment of the present invention. In this figure, portions corresponding to those in FIG. 2 are denoted by the same reference numerals. In this figure, 1 is an input terminal to which an input signal of 0 to 5V is applied, 2 is a low voltage (5V) power supply terminal, and 3 is a ground terminal. Reference numerals 4 and 5 denote inverters operating with a low-voltage power supply. The output of the inverter 4 is applied to the input terminal of the inverter 5 and the gate of the FET 7, and the output of the inverter 5 is applied to the gate of the FET 6.
Reference numeral 21 denotes a high-voltage power supply P-channel FET, the source of which is connected to the high-voltage (10 V) power supply terminal 14, the gate of which is connected to a predetermined voltage, and the drain of which is connected to the drain of the FET 22. The FET 22 is a high-voltage power supply N-channel FET, the source of which is connected to the low-voltage power supply terminal 2 and the base (substrate) thereof is grounded. The gate is connected to the drain and to the gates of the FETs 8 and 9.

ＦＥＴ６は低電圧電源用のＮチャネルＦＥＴであり、そのソースが接地され、ドレインがＦＥＴ８のソースに接続され、ベースが接地されている。ＦＥＴ２３は低電圧電源用ＮチャネルＦＥＴであり、そのドレインはＦＥＴ６のドレインに接続され、ゲートが所定の電圧に接続され、ソースおよびベースが接地されている。また、ＦＥＴ７は低電圧電源用のＮチャネルＦＥＴであり、そのソースが接地され、ドレインがＦＥＴ９のソースに接続され、ベースが接地されている。ＦＥＴ２４は低電圧電源用ＮチャネルＦＥＴであり、そのドレインはＦＥＴ７のドレインに接続され、ゲートが所定の電圧に接続され、ソースおよびベースが接地されている。   The FET 6 is an N-channel FET for low-voltage power supply, the source is grounded, the drain is connected to the source of the FET 8, and the base is grounded. The FET 23 is an N-channel FET for low-voltage power supply, its drain is connected to the drain of the FET 6, its gate is connected to a predetermined voltage, and its source and base are grounded. Further, the FET 7 is an N-channel FET for a low voltage power supply, the source is grounded, the drain is connected to the source of the FET 9, and the base is grounded. The FET 24 is a low-voltage power supply N-channel FET, its drain is connected to the drain of the FET 7, its gate is connected to a predetermined voltage, and its source and base are grounded.

ＦＥＴ８，９は高電圧電源用ＮチャネルＦＥＴであり、ＦＥＴ６，７を高電圧から保護する保護用ＦＥＴである。ＦＥＴ８のドレインはＦＥＴ１０のドレインに接続され、ベースが接地されている。同様に、ＦＥＴ９のドレインはＦＥＴ１１のドレインに接続され、ベースが接地されている。ＦＥＴ１０、１１は高電圧電源用ＰチャネルＦＥＴであり、ＦＥＴ１０のソースが高電圧電源端子１４に接続され、ゲートがＦＥＴ１１のドレインに接続されている。また、ＦＥＴ１１のソースが高電圧電源端子１４に接続され、ゲートがＦＥＴ１０のドレインに接続されている。１２は高電圧電源用インバータであり、ＦＥＴ１０のドレイン電圧を反転して出力端子１３へ供給する。   The FETs 8 and 9 are high-voltage power supply N-channel FETs, and are protective FETs that protect the FETs 6 and 7 from a high voltage. The drain of the FET 8 is connected to the drain of the FET 10 and the base is grounded. Similarly, the drain of the FET 9 is connected to the drain of the FET 11 and the base is grounded. The FETs 10 and 11 are high-voltage power supply P-channel FETs. The source of the FET 10 is connected to the high-voltage power supply terminal 14, and the gate is connected to the drain of the FET 11. Further, the source of the FET 11 is connected to the high voltage power supply terminal 14, and the gate is connected to the drain of the FET 10. Reference numeral 12 denotes an inverter for high-voltage power supply, which inverts the drain voltage of the FET 10 and supplies it to the output terminal 13.

このような構成において、入力信号が０Ｖの時は、インバータ４の出力が５Ｖ、インバータ５の出力が０Ｖとなる。インバータ４の出力が５Ｖになると、ＦＥＴ７がオン状態となり、ＦＥＴ７がオンになると、ＦＥＴ９もオン状態となる。これにより、ＦＥＴ１１のドレインが０Ｖに落ち、ＦＥＴ１０がオン状態となる。一方、インバータ５の出力が０Ｖになると、ＦＥＴ６がオフとなる。この時、ＦＥＴ８はＦＥＴ２３に電流を流すため能動状態にあり、高電圧電源端子１４からＦＥＴ１０、ＦＥＴ８、ＦＥＴ２３を通して約３μＡの電流が流れる。またこの時、ＦＥＴ１０のドレイン電圧は１０Ｖ近辺の電圧となる。   In such a configuration, when the input signal is 0V, the output of the inverter 4 is 5V and the output of the inverter 5 is 0V. When the output of the inverter 4 becomes 5V, the FET 7 is turned on, and when the FET 7 is turned on, the FET 9 is also turned on. As a result, the drain of the FET 11 falls to 0 V, and the FET 10 is turned on. On the other hand, when the output of the inverter 5 becomes 0V, the FET 6 is turned off. At this time, the FET 8 is in an active state in order to pass a current through the FET 23, and a current of about 3 μA flows from the high voltage power supply terminal 14 through the FET 10, FET 8, and FET 23. At this time, the drain voltage of the FET 10 becomes a voltage in the vicinity of 10V.

また、入力信号が５Ｖの時は、インバータ４の出力が０Ｖ、インバータ５の出力が５Ｖとなる。インバータ５の出力が５Ｖになると、ＦＥＴ６がオン状態となり、ＦＥＴ６がオンになると、ＦＥＴ８もオン状態となる。これにより、ＦＥＴ１０のドレインが０Ｖに落ち、ＦＥＴ１１がオン状態となる。一方、インバータ４の出力が０Ｖになると、ＦＥＴ７がオフとなる。この時、ＦＥＴ９はＦＥＴ２４に電流を流すため能動状態にあり、高電圧電源端子１４からＦＥＴ１１、ＦＥＴ９、ＦＥＴ２４を通して約３μＡの電流が流れる。またこの時、ＦＥＴ１０のドレイン電圧は０Ｖとなり、ＦＥＴ１１のドレイン電圧は１０Ｖ近辺の電圧となる。そして、ＦＥＴ１０のドレイン電圧がインバータ１２によって反転され、出力端子１３から出力される。
このように、図１の回路は０〜５Ｖに入力信号に対し、０〜１０Ｖの昇圧された信号を出力する。 When the input signal is 5V, the output of the inverter 4 is 0V and the output of the inverter 5 is 5V. When the output of the inverter 5 becomes 5V, the FET 6 is turned on, and when the FET 6 is turned on, the FET 8 is also turned on. As a result, the drain of the FET 10 falls to 0 V, and the FET 11 is turned on. On the other hand, when the output of the inverter 4 becomes 0V, the FET 7 is turned off. At this time, the FET 9 is in an active state in order to pass a current through the FET 24, and a current of about 3 μA flows from the high voltage power supply terminal 14 through the FET 11, FET 9, and FET 24. At this time, the drain voltage of the FET 10 becomes 0V, and the drain voltage of the FET 11 becomes a voltage around 10V. Then, the drain voltage of the FET 10 is inverted by the inverter 12 and output from the output terminal 13.
In this way, the circuit of FIG. 1 outputs a boosted signal of 0 to 10V with respect to the input signal of 0 to 5V.

上記の回路において、ＦＥＴ２１はそのソース−ドレイン電流が常時３μＡになるようにゲート電圧が設定されている。また、ＦＥＴ２１、２２のトランジスタ特性と、ＦＥＴ１０、８のトランジスタ特性が同一特性に揃えられており、ＦＥＴ２１、２２の回路とＦＥＴ１０、８の回路がカレントミラー回路を構成している。これにより、ＦＥＴ８のソース電圧が、常時、ＦＥＴ２２のソース電圧と同一となり、５Ｖに保持される。同様に、ＦＥＴ２１、２２のトランジスタ特性と、ＦＥＴ１１、９のトランジスタ特性が同一特性に揃えられており、ＦＥＴ２１、２２の回路とＦＥＴ１１、９の回路がカレントミラー回路を構成している。これにより、ＦＥＴ９のソース電圧が、常時、ＦＥＴ２２のソース電圧と同一となり、５Ｖに保持される。   In the above circuit, the gate voltage of the FET 21 is set so that the source-drain current is always 3 μA. Further, the transistor characteristics of the FETs 21 and 22 and the transistor characteristics of the FETs 10 and 8 are aligned with each other, and the circuits of the FETs 21 and 22 and the circuits of the FETs 10 and 8 constitute a current mirror circuit. As a result, the source voltage of the FET 8 is always the same as the source voltage of the FET 22 and is held at 5V. Similarly, the transistor characteristics of the FETs 21 and 22 are the same as the transistor characteristics of the FETs 11 and 9, and the circuits of the FETs 21 and 22 and the circuits of the FETs 11 and 9 constitute a current mirror circuit. As a result, the source voltage of the FET 9 is always the same as the source voltage of the FET 22 and is held at 5V.

このように、上記実施形態によれば、ＦＥＴ６、７のドレイン電圧が、常時、低電圧電源端子２の電圧５Ｖと同一となり、この結果、低電圧電源端子２の電圧が低下した場合においてもＦＥＴ６、７のソース−ドレイン電流を従来の回路より流すことが可能となる。これにより、従来の回路より低い入力信号によって駆動することが可能となる。また、従来の回路はＦＥＴ８，９のゲート−ソース間電圧のばらつきによって最低駆動電圧が変動したが、上記実施形態においてはＦＥＴ特性のばらつきによる影響がない利点がある。
なお、上記実施形態において、ＦＥＴ２１、２３、２４に代えて定電流回路を用いてもよい。 Thus, according to the above embodiment, the drain voltage of the FETs 6 and 7 is always the same as the voltage 5V of the low voltage power supply terminal 2, and as a result, even when the voltage of the low voltage power supply terminal 2 decreases, the FET 6 , 7 can be supplied from the conventional circuit. As a result, it is possible to drive with a lower input signal than the conventional circuit. In the conventional circuit, the minimum drive voltage fluctuates due to variations in the gate-source voltages of the FETs 8 and 9, but the above embodiment has an advantage that there is no influence due to variations in FET characteristics.
In the above embodiment, a constant current circuit may be used instead of the FETs 21, 23, and 24.

この発明は、ＩＣ（半導体集積回路）等において使用される。   The present invention is used in an IC (semiconductor integrated circuit) or the like.

この発明の一実施形態によるレベルシフト回路の構成を示す回路図である。1 is a circuit diagram showing a configuration of a level shift circuit according to an embodiment of the present invention. FIG. 従来のレベルシフト回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional level shift circuit.

符号の説明Explanation of symbols

１…入力端子、１３…出力端子、１０、１１、２１…ＰチャネルＦＥＴ、６、７、８、９、２２、２３、２４…ＮチャネルＦＥＴ。 DESCRIPTION OF SYMBOLS 1 ... Input terminal, 13 ... Output terminal, 10, 11, 21 ... P channel FET, 6, 7, 8, 9, 22, 23, 24 ... N channel FET.

Claims (2)

低電圧電源による入力信号に基づいて駆動される低電圧用増幅素子と、前記低電圧用増幅素子によって駆動され、高電圧電源を制御して高電圧信号を出力する高電圧用増幅素子とを具備し、前記高電圧用増幅素子の出力信号を次段へ出力するレベルシフト回路において、
前記低電圧用増幅素子に直列に接続された保護用トランジスタと、
前記保護用トランジスタと共にカレントミラー回路を構成し、前記低電圧用増幅素子に加わる電圧を前記低電圧電源の電圧と実質的に等しい電圧に制御する制御用トランジスタと、
を具備することを特徴とするレベルシフト回路。 A low-voltage amplifying element driven based on an input signal from a low-voltage power supply; and a high-voltage amplifying element driven by the low-voltage amplifying element and controlling the high-voltage power supply to output a high-voltage signal In the level shift circuit for outputting the output signal of the high voltage amplifying element to the next stage,
A protective transistor connected in series to the low voltage amplifying element;
A control transistor configured to form a current mirror circuit together with the protection transistor , and to control a voltage applied to the low-voltage amplifying element to a voltage substantially equal to a voltage of the low-voltage power supply ;
A level shift circuit comprising: 低電圧電源による入力信号に基づいて駆動される低電圧用増幅素子と、前記低電圧用増幅素子によって駆動され、高電圧電源を制御して高電圧信号を出力する高電圧用増幅素子とを具備し、前記高電圧用増幅素子の出力信号を次段へ出力するレベルシフト回路において、
一方の電極が前記低電圧電源に接続され、他方の電極が抵抗素子を介して前記高電圧電源に接続され、制御電極が前記他方の電極に接続された第１のトランジスタと、
一方の電極が前記低電圧用増幅素子に接続され、制御電極が前記第１のトランジスタの制御電極に接続され、他方の電極が前記高電圧用増幅素子の制御電極に接続された第２のトランジスタと、
前記低電圧用増幅素子に並列に接続された抵抗素子と、
を具備することを特徴とするレベルシフト回路。 A low-voltage amplifying element driven based on an input signal from a low-voltage power supply; and a high-voltage amplifying element driven by the low-voltage amplifying element and controlling the high-voltage power supply to output a high-voltage signal In the level shift circuit for outputting the output signal of the high voltage amplifying element to the next stage,
A first transistor having one electrode connected to the low voltage power supply, the other electrode connected to the high voltage power supply via a resistance element, and a control electrode connected to the other electrode;
A second transistor having one electrode connected to the low-voltage amplifying element, a control electrode connected to the control electrode of the first transistor, and the other electrode connected to the control electrode of the high-voltage amplifying element When,
A resistance element connected in parallel to the low voltage amplifying element;
A level shift circuit comprising:
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