JP4610453B2 - Current detection circuit - Google Patents
Current detection circuit Download PDFInfo
- Publication number
- JP4610453B2 JP4610453B2 JP2005280519A JP2005280519A JP4610453B2 JP 4610453 B2 JP4610453 B2 JP 4610453B2 JP 2005280519 A JP2005280519 A JP 2005280519A JP 2005280519 A JP2005280519 A JP 2005280519A JP 4610453 B2 JP4610453 B2 JP 4610453B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- gate
- resistor
- voltage
- detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明は、絶縁ゲート型半導体素子の電流検出回路に係り、特に検出電流の誤差を少なくする電流検出回路に関する。 The present invention relates to a current detection circuit for an insulated gate semiconductor device, and more particularly to a current detection circuit for reducing an error in detection current.
図５は、電流検出回路の一例を示す回路図である。 FIG. 5 is a circuit diagram illustrating an example of a current detection circuit.
パワーＭＯＳＦＥＴ２１とセンスＭＯＳＦＥＴ２２のドレイン端子はともにバッテリー電源ＶＢである直流電源に、ゲートはともに駆動回路２４に接続されている。パワーＭＯＳＦＥＴ２１のソース端子はモータＭに、センスＭＯＳＦＥＴ２２のソース端子は電流検出抵抗Ｒｓに接続され、電流検出抵抗Ｒｓの他端はモータＭに接続され、負荷であるモータＭに流れる電流の一部がセンスＭＯＳＦＥＴ２２に分流されるようになっている。 The drain terminals of the power MOSFET 21 and the sense MOSFET 22 are both connected to a DC power source that is a battery power source VB, and the gates are both connected to a drive circuit 24. The source terminal of the power MOSFET 21 is connected to the motor M, the source terminal of the sense MOSFET 22 is connected to the current detection resistor Rs, and the other end of the current detection resistor Rs is connected to the motor M. The current is shunted to the sense MOSFET 22.
センスＭＯＳＦＥＴ２２に流れる電流は電流検出抵抗Ｒｓによって電圧に変換され、その電圧は演算増幅器ＣＰの一方の入力端子に入力され、その他方の入力端子に入力される規準電圧Ｖｒｅｆと比較される。演算増幅器ＣＰの出力は駆動回路２４に帰還され、これにより、パワーＭＯＳＦＥＴ２１やモータＭに過電流が流れるのを防止できるように構成されている（例えば特許文献１参照）。
図５の如き電流検出回路は、主電流が流れるパワーＭＯＳＦＥＴ２１と検出電流が流れるセンスＭＯＳＦＥＴ２２は、例えば同一半導体チップに設けられたＭＯＳＦＥＴであり、それぞれのユニットセルがＷ：１（例えば１０００：１）となるように分割され並列接続されている。２つのＭＯＳＦＥＴ２１、２２はゲートに入力信号が印加されるとユニットセルの分割比に応じた電流が流れる。そして、電流検出抵抗Ｒｓにより検出電流が電圧に変換され、センスＭＯＳＦＥＴ２２に接続する比較回路などにより基準電圧と比較される。 In the current detection circuit as shown in FIG. 5, the power MOSFET 21 through which the main current flows and the sense MOSFET 22 through which the detection current flows are, for example, MOSFETs provided on the same semiconductor chip, and each unit cell has W: 1 (for example, 1000: 1). Are divided and connected in parallel. When an input signal is applied to the gates of the two MOSFETs 21 and 22, a current corresponding to the division ratio of the unit cell flows. Then, the detection current is converted into a voltage by the current detection resistor Rs, and is compared with the reference voltage by a comparison circuit connected to the sense MOSFET 22 or the like.
しかしこのような構成の場合、電流検出抵抗Ｒｓを流れる検出電流により電圧Ｖｓが生じる。従って、主電流が流れるパワーＭＯＳＦＥＴ２１のゲート−ソース間電圧Ｖｇｓ１と、センスＭＯＳＦＥＴ２２のゲート−ソース間電圧Ｖｇｓ２は以下の式で示す関係となる。 However, in such a configuration, the voltage Vs is generated by the detection current flowing through the current detection resistor Rs. Therefore, the gate-source voltage Vgs1 of the power MOSFET 21 through which the main current flows and the gate-source voltage Vgs2 of the sense MOSFET 22 have a relationship represented by the following expression.
Ｖｇｓ１＝Ｖｇｓ２＋Ｖｓ
このためセンスＭＯＳＦＥＴ２２に実際に流れる検出電流は、パワーＭＯＳＦＥＴ２１とセンスＭＯＳＦＥＴ２２のユニットセルの分割比（１０００：１）によらなくなり、検出電流の誤差が生じる。
Vgs1 = Vgs2 + Vs
For this reason, the detection current that actually flows through the sense MOSFET 22 does not depend on the division ratio (1000: 1) between the unit cells of the power MOSFET 21 and the sense MOSFET 22, and an error in the detection current occurs.
例えば上記の回路では、検出電流がある基準値に達した場合に、パワーＭＯＳＦＥＴＱ２１のゲートをオフして過電流を保護する回路となっている。しかしセンスＭＯＳＦＥＴ２２のゲート−ソース間電圧Ｖｇｓ２は、パワーＭＯＳＦＥＴ２１のゲート−ソース間電圧Ｖｇｓ１より小さいため、検出電流の誤差はパワーＭＯＳＦＥＴ２１に基準値以上の主電流を流すこととなり、過電流が正確に検出されない問題がある。 For example, in the above circuit, when the detected current reaches a certain reference value, the gate of the power MOSFET Q21 is turned off to protect the overcurrent. However, since the gate-source voltage Vgs2 of the sense MOSFET 22 is smaller than the gate-source voltage Vgs1 of the power MOSFET 21, a detection current error causes a main current exceeding the reference value to flow through the power MOSFET 21, and an overcurrent is accurately detected. There is no problem.
本発明は上記の課題に鑑みてなされ、第１に、電源に直列に接続し主電流が流れる第１トランジスタと、前記主電流に応じた検出電流が流れる第２トランジスタと、前記第１トランジスタのゲートに接続する第１抵抗と、前記第２トランジスタのソースに接続する第２抵抗と、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに接続する入力端子と、を具備し、前記検出電流に基づき前記第１トランジスタに流れる前記主電流を制御することにより解決するものである。 The present invention has been made in view of the above problems. First, a first transistor connected in series to a power supply and through which a main current flows, a second transistor through which a detection current corresponding to the main current flows, and the first transistor A first resistor connected to a gate; a second resistor connected to a source of the second transistor; and an input terminal connected to a gate of the first transistor and a gate of the second transistor; This is solved by controlling the main current flowing through the first transistor based on the above.
また、前記第１トランジスタのゲートおよび前記第２トランジスタのゲートに接続する第３抵抗を有することを特徴とするものである。 Further, a third resistor connected to the gate of the first transistor and the gate of the second transistor is provided.
また、前記第１抵抗は前記第３抵抗より小さいことを特徴とするものである。 The first resistor is smaller than the third resistor.
また、前記第２抵抗により前記検出電流を検出電圧に変換し、前記第２トランジスタのドレインに接続する比較回路により基準電圧と前記検出電圧を比較し、前記第１トランジスタのゲートを制御することを特徴とするものである。 Further, the detection current is converted into a detection voltage by the second resistor, the reference voltage and the detection voltage are compared by a comparison circuit connected to the drain of the second transistor, and the gate of the first transistor is controlled. It is a feature.
また、前記検出電流は前記主電流に比べて十分小さいことを特徴とするものである。 The detected current is sufficiently smaller than the main current.
また、前記第１トランジスタおよび前記第２トランジスタは絶縁ゲート型半導体素子であることを特徴とするものである。 The first transistor and the second transistor are insulated gate semiconductor elements.
本発明によれば、主電流が流れるＭＯＳＦＥＴのゲートにのみ第１抵抗を接続する。これにより、ＭＯＳＦＥＴのゲート−ソース間容量と第１抵抗の時定数により、ＭＯＳＦＥＴのゲート電圧の立ち上がりをセンスＭＯＳＦＥＴのゲート電圧の立ち上がりに対して遅延させることができる。 According to the present invention, the first resistor is connected only to the gate of the MOSFET through which the main current flows. Thereby, the rise of the gate voltage of the MOSFET can be delayed with respect to the rise of the gate voltage of the sense MOSFET by the gate-source capacitance of the MOSFET and the time constant of the first resistor.
これにより、検出抵抗により生じる電圧Ｖｓに相当する検出誤差を小さくでき、ゲート−ソース間電圧Ｖｇｓが小さい領域においても、電流検出の誤差を小さくすることができる。 Thereby, the detection error corresponding to the voltage Vs generated by the detection resistor can be reduced, and the current detection error can be reduced even in a region where the gate-source voltage Vgs is small.
本発明の実施の形態を図１から図４を参照して詳細に説明する。 Embodiments of the present invention will be described in detail with reference to FIGS.
図1を参照して本実施形態の電流検出回路を説明する。図１（Ａ）は電流検出回路の等価回路図であり、図１（Ｂ）は電流検出回路の一例である。第１トランジスタ１１と、第２トランジスタ１２と、第１抵抗１３と、第２抵抗１４と、入力端子１５とを具備する。 The current detection circuit of this embodiment will be described with reference to FIG. FIG. 1A is an equivalent circuit diagram of the current detection circuit, and FIG. 1B is an example of the current detection circuit. The first transistor 11, the second transistor 12, the first resistor 13, the second resistor 14, and the input terminal 15 are provided.
第１トランジスタは、主電流が流れるＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）１１である。第２トランジスタは、例えばＭＯＳＦＥＴと同一半導体チップ上に設けられたセンスＭＯＳＦＥＴ１２である。ＭＯＳＦＥＴ１１とセンスＭＯＳＦＥＴ１２は、ユニットセルがＷ：１（例えば１０００：１）となるように分割され並列接続される。すなわち、センスＭＯＳＦＥＴ１２には、ＭＯＳＦＥＴ１１を流れる主電流のＷ分の１の検出電流が流れる。 The first transistor is a MOSFET (power MOSFET) 11 through which a main current flows. The second transistor is, for example, a sense MOSFET 12 provided on the same semiconductor chip as the MOSFET. The MOSFET 11 and the sense MOSFET 12 are divided and connected in parallel so that the unit cell is W: 1 (for example, 1000: 1). That is, the sense MOSFET 12 is supplied with a detection current that is 1 / W of the main current flowing through the MOSFET 11.
ＭＯＳＦＥＴ１１のドレインはセンスＭＯＳＦＥＴ１２のドレインと接続する。ＭＯＳＦＥＴ１１のソースは接地され、センスＭＯＳＦＥＴ１２のソースは第２抵抗１４を介して接地される。また、ＭＯＳＦＥＴ１１のゲートとセンスＭＯＳＦＥＴ１２のゲートは共通の入力端子１５に接続する。 The drain of the MOSFET 11 is connected to the drain of the sense MOSFET 12. The source of the MOSFET 11 is grounded, and the source of the sense MOSFET 12 is grounded via the second resistor 14. The gate of the MOSFET 11 and the gate of the sense MOSFET 12 are connected to a common input terminal 15.
また、図１（Ｂ）の如く、入力端子１５とＭＯＳＦＥＴ１１のゲート間には第１抵抗１３が接続する。第１抵抗１３は、ＭＯＳＦＥＴ１１のゲート電圧の立ち上がりの時間を遅延させる（ターンオン遅延時間を長くする）ために設けられる。 Further, as shown in FIG. 1B, a first resistor 13 is connected between the input terminal 15 and the gate of the MOSFET 11. The first resistor 13 is provided in order to delay the rise time of the gate voltage of the MOSFET 11 (increase the turn-on delay time).
ＭＯＳＦＥＴ１１の一端（ドレイン）は、例えばソレノイドのような負荷に接続する。そして、その負荷がショート、もしくは異常の場合にセンスＭＯＳＦＥＴ１２によってＭＯＳＦＥＴ１１に流れる過電流を保護する。 One end (drain) of the MOSFET 11 is connected to a load such as a solenoid. Then, when the load is short-circuited or abnormal, the sense MOSFET 12 protects the overcurrent flowing through the MOSFET 11.
センスＭＯＳＦＥＴ１２のソースに接続する第２抵抗１４は検出抵抗であり、センスＭＯＳＦＥＴ１２を流れる検出電流を電圧に変換する。 The second resistor 14 connected to the source of the sense MOSFET 12 is a detection resistor, and converts the detection current flowing through the sense MOSFET 12 into a voltage.
また、入力端子１５と接続点ＣＰ２（すなわちＭＯＳＦＥＴ１１のゲートとセンスＭＯＳＦＥＴ１２のゲート）間には第３抵抗１６が接続される。接続点ＣＰ２は例えばＭＯＳＦＥＴ１１とセンスＭＯＳＦＥＴ１２のゲートを制御するゲート制御回路（不図示）に接続している。第３抵抗１６もゲート制御回路の一部であり、ＭＯＳＦＥＴ１１とセンスＭＯＳＦＥＴ１２のゲートをコントロールする際、ゲートを入力端子１５と分離するために用いられる。 A third resistor 16 is connected between the input terminal 15 and the connection point CP2 (that is, the gate of the MOSFET 11 and the gate of the sense MOSFET 12). The connection point CP2 is connected to a gate control circuit (not shown) that controls the gates of the MOSFET 11 and the sense MOSFET 12, for example. The third resistor 16 is also a part of the gate control circuit, and is used to separate the gate from the input terminal 15 when controlling the gates of the MOSFET 11 and the sense MOSFET 12.
つまり、第３抵抗１６はＭＯＳＦＥＴ１１とセンスＭＯＳＦＥＴ１２のそれぞれのゲートに接続するが、第１抵抗１３はセンスＭＯＳＦＥＴ１２には接続せず、ＭＯＳＦＥＴ１１のゲートのみに接続する。 That is, the third resistor 16 is connected to the respective gates of the MOSFET 11 and the sense MOSFET 12, but the first resistor 13 is not connected to the sense MOSFET 12 but is connected only to the gate of the MOSFET 11.
第３抵抗１６は例えば１０ＫΩの抵抗値を有し、第１抵抗１３の抵抗値は第３抵抗１６より小さく例えば１ＫΩ程度である。なお、ゲート制御回路の構成によっては、第３抵抗１６は設けなくても良い。 The third resistor 16 has a resistance value of, for example, 10 KΩ, and the resistance value of the first resistor 13 is smaller than that of the third resistor 16 and is, for example, about 1 KΩ. Note that the third resistor 16 may not be provided depending on the configuration of the gate control circuit.
また、図では検出電圧を基準電圧Ｖｒｅｆと比較する比較回路１７を示したが、基準電圧Ｖｒｅｆとの比較は図示の構成に限らない。 In the figure, the comparison circuit 17 that compares the detected voltage with the reference voltage Vref is shown. However, the comparison with the reference voltage Vref is not limited to the configuration shown in the figure.
ゲート制御回路に接続する入力端子１５から、ＭＯＳＦＥＴ１１とセンスＭＯＳＦＥＴ１２のゲートにゲート信号Ｇ（例えば“Ｈ”レベル）が印加され、ＭＯＳＦＥＴ１１には主電流が流れる。また、センスＭＯＳＦＥＴ１２には、主電流のＷ分の１の検出電流が流れる。 A gate signal G (for example, “H” level) is applied to the gates of the MOSFET 11 and the sense MOSFET 12 from the input terminal 15 connected to the gate control circuit, and a main current flows through the MOSFET 11. In addition, a detection current of 1 / W of the main current flows through the sense MOSFET 12.
検出電流は、検出抵抗１４の抵抗値に応じて検出電圧Ｖｓに変換され、接続点ＣＰ１に接続する例えば比較回路１７に入力される。 The detection current is converted into a detection voltage Vs according to the resistance value of the detection resistor 14, and is input to, for example, the comparison circuit 17 connected to the connection point CP1.
正常な起動時はセンスＭＯＳＦＥＴ１２ドレイン−ソース間に流れる検出電流Ｉｄ２は少なく、接続点ＣＰ１に出力される検出電圧Ｖｓは小さい。比較回路１７は内蔵の基準電圧Ｖｒｅｆと、入力された検出電圧を比較する。 During normal startup, the detection current Id2 flowing between the drain and source of the sense MOSFET 12 is small, and the detection voltage Vs output to the connection point CP1 is small. The comparison circuit 17 compares the built-in reference voltage Vref with the input detection voltage.
ＭＯＳＦＥＴ１１に何らかの原因により大電流が流れると、検出電流Ｉｄ２も大きくなり、検出電流Ｖｓが大きくなる。比較回路１７は、前述のゲート制御回路などに接続しており、入力された検出電圧が基準電圧Ｖｒｅｆを超えた時点で、所定のゲート信号Ｇ（例えば“Ｌ”レベル）を接続点ＣＰ２に出力する。これにより、ＭＯＳＦＥＴ１１およびセンスＭＯＳＦＥＴ１２のゲートが制御される。ＭＯＳＦＥＴ１１はゲート信号Ｇによってオフされ、過電流から保護される。 When a large current flows through the MOSFET 11 for some reason, the detection current Id2 also increases and the detection current Vs increases. The comparison circuit 17 is connected to the above-described gate control circuit or the like, and outputs a predetermined gate signal G (for example, “L” level) to the connection point CP2 when the input detection voltage exceeds the reference voltage Vref. To do. Thereby, the gates of the MOSFET 11 and the sense MOSFET 12 are controlled. The MOSFET 11 is turned off by the gate signal G and is protected from overcurrent.
本実施形態では、ＭＯＳＦＥＴ１１のゲートに第１抵抗１３が接続している。従って、ゲート信号Ｇ（“Ｈ”レベル）の印加によるＭＯＳＦＥＴ１１のゲート電圧Ｖｇ１とセンスＭＯＳＦＥＴ１２のゲート電圧Ｖｇ２の立ち上がりのタイミングにずれが生じる。 In the present embodiment, the first resistor 13 is connected to the gate of the MOSFET 11. Accordingly, there is a difference between the rising timings of the gate voltage Vg1 of the MOSFET 11 and the gate voltage Vg2 of the sense MOSFET 12 due to the application of the gate signal G (“H” level).
すなわち、ＭＯＳＦＥＴ１１のゲート電圧Ｖｇ１の立ち上がりが、センスＭＯＳＦＥＴ１２のゲート電圧Ｖｇ２より遅れて立ち上がる。 That is, the rise of the gate voltage Vg1 of the MOSFET 11 rises later than the gate voltage Vg2 of the sense MOSFET 12.
図１の回路では、検出抵抗１４によって、ＭＯＳＦＥＴ１１のゲート−ソース間電圧Ｖｇｓ１と、センスＭＯＳＦＥＴ１２のゲート−ソース間電圧Ｖｇｓ２は、以下の関係が成り立つ。 In the circuit of FIG. 1, the following relationship holds between the gate-source voltage Vgs1 of the MOSFET 11 and the gate-source voltage Vgs2 of the sense MOSFET 12 by the detection resistor 14.
Ｖｇｓ１ ＝ Ｖｇｓ２ ＋ Ｖｓ
つまり、常に、Ｖｇｓ１とＶｇｓ２には、検出電圧（検出抵抗１４による電圧）Ｖｓ分の誤差が生じている。従って、主電流と検出電流の比が正確にＷ：１になってはいない。
Vgs1 = Vgs2 + Vs
That is, an error corresponding to the detection voltage (voltage by the detection resistor 14) Vs always occurs in Vgs1 and Vgs2. Therefore, the ratio between the main current and the detected current is not exactly W: 1.
ＭＯＳＦＥＴの特性として、特に、ゲート−ソース間電圧Ｖｇｓの小さい領域（例えば閾値電圧よりわずかに大きい電圧の領域）においては、ゲート−ソース間電圧Ｖｇｓの違いによるオン抵抗の差が大きくなる。これはつまり流すことが可能なドレイン電流Ｉｄの差が大きくなるということである。 As a characteristic of the MOSFET, in particular, in a region where the gate-source voltage Vgs is small (for example, a region having a voltage slightly higher than the threshold voltage), the difference in on-resistance due to the difference in gate-source voltage Vgs is large. This means that the difference in drain current Id that can flow is increased.
従って、このような範囲においては電圧Ｖｓに相当する誤差が検出誤差として大きく影響する。 Therefore, in such a range, an error corresponding to the voltage Vs greatly affects the detection error.
しかし、本実施形態によれば、第１抵抗１３によってＭＯＳＦＥＴ１１のゲート電圧Ｖｇ１の立ち上がりをセンスＭＯＳＦＥＴ１２のゲート電圧Ｖｇ２の立ち上がりより遅らせる（ターンオン遅延時間を延ばす）ことにより、ゲート−ソース間電圧Ｖｇｓの小さい領域においても、検出誤差を少なくすることができる。以下、これについて説明する。 However, according to this embodiment, the first resistor 13 delays the rise of the gate voltage Vg1 of the MOSFET 11 from the rise of the gate voltage Vg2 of the sense MOSFET 12 (extends the turn-on delay time), thereby reducing the gate-source voltage Vgs. Even in the region, the detection error can be reduced. This will be described below.
図２は、従来の回路と本実施形態の回路において、ＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴを抜き出した等価回路図である。ＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴのゲート−ソース間容量Ｃｇｓをそれぞれ容量Ｃ１、Ｃ２とみなし、それぞれのゲートに印加されるゲート電圧との関係を示した。図２（Ａ）が従来の回路図であり、図２（Ｂ）が本実施形態の回路図である。 FIG. 2 is an equivalent circuit diagram in which a MOSFET and a sense MOSFET are extracted from the conventional circuit and the circuit of this embodiment. The gate-source capacitances Cgs of the MOSFET and the sense MOSFET are regarded as the capacitances C1 and C2, respectively, and the relationship with the gate voltage applied to each gate is shown. FIG. 2A is a conventional circuit diagram, and FIG. 2B is a circuit diagram of this embodiment.
図２（Ａ）の如く、従来の回路図では容量Ｃ１、容量Ｃ２の一端に等しいゲート電圧Ｖｇが印加されている。 As shown in FIG. 2A, in the conventional circuit diagram, the gate voltage Vg equal to one end of the capacitors C1 and C2 is applied.
一方図２（Ｂ）の如く本実施形態では、容量Ｃ１の一端にのみ、第１抵抗１３が接続されている。つまり、あるタイミングにおいて容量Ｃ２の一端には図２（Ａ）のゲート電圧Ｖｇと同等のゲート電圧Ｖｇ２が印加されるが、容量Ｃ１に印加されるゲート電圧Ｖｇ１は、第１抵抗１３によってゲート電圧Ｖｇ２より低くなる。つまり、センスＭＯＳＦＥＴ１２のゲートが閾値電圧に達する時間に比べて、ＭＯＳＦＥＴ１１が閾値電圧に達する時間は遅延する。 On the other hand, as shown in FIG. 2B, in the present embodiment, the first resistor 13 is connected only to one end of the capacitor C1. That is, a gate voltage Vg2 equivalent to the gate voltage Vg in FIG. 2A is applied to one end of the capacitor C2 at a certain timing, but the gate voltage Vg1 applied to the capacitor C1 is It becomes lower than Vg2. That is, the time for the MOSFET 11 to reach the threshold voltage is delayed as compared to the time for the gate of the sense MOSFET 12 to reach the threshold voltage.
この遅延時間（ターンオン遅延時間）は、ＭＯＳＦＥＴではゲート信号の入力インピーダンスと、ゲート−ソース間容量Ｃｇｓとの積（時定数）に比例する。つまり、容量Ｃ２（センスＭＯＳＦＥＴ１２）側に比べて、容量Ｃ１（ＭＯＳＦＥＴ１１）側は、第１抵抗１３と容量Ｃ１の時定数に比例したターンオン遅延時間が発生する。 This delay time (turn-on delay time) is proportional to the product (time constant) of the input impedance of the gate signal and the gate-source capacitance Cgs in the MOSFET. That is, the turn-on delay time proportional to the time constant of the first resistor 13 and the capacitor C1 is generated on the capacitor C1 (MOSFET 11) side as compared with the capacitor C2 (sense MOSFET 12) side.
つまり、ＭＯＳＦＥＴ１１のターンオンが遅延した分、センスＭＯＳＦＥＴ１２のゲート電圧Ｖｇ２が先行して基準電圧Ｖｒｅｆに達する。従って、ＭＯＳＦＥＴ１１のゲート電圧Ｖｇ１が基準電圧Ｖｒｅｆに達する以前に主電流を制御することができる。つまり、検出抵抗１４による電圧Ｖｓが発生しても、ＭＯＳＦＥＴ１１のゲート電圧Ｖｇ１は基準電圧Ｖｒｅｆ以下で制御されるので、必要以上に主電流が流れることはない。 That is, the gate voltage Vg2 of the sense MOSFET 12 reaches the reference voltage Vref in advance by the amount that the turn-on of the MOSFET 11 is delayed. Therefore, the main current can be controlled before the gate voltage Vg1 of the MOSFET 11 reaches the reference voltage Vref. In other words, even if the voltage Vs is generated by the detection resistor 14, the gate voltage Vg1 of the MOSFET 11 is controlled to be equal to or lower than the reference voltage Vref, so that the main current does not flow more than necessary.
図３および図４は、本実施形態と従来の回路を比較したシミュレーション結果である。図３がゲート電圧Ｖｇ（Ｖｇ１、Ｖｇ２）と主電流Ｉｄを比較した図であり、図４がＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴのそれぞれのゲート−ソース間電圧Ｖｇｓ１とＶｇｓ２を比較した図である。各図とも（Ａ）が従来の回路であり、（Ｂ）が本実施形態の回路である。また、それぞれの図において、ＭＯＳＦＥＴ１１の波形を実線で示し、センスＭＯＳＦＥＴ１２の波形を破線で示す。また、主電流Ｉｄは一点鎖線で示す。 3 and 4 are simulation results comparing the present embodiment and a conventional circuit. FIG. 3 is a diagram comparing the gate voltage Vg (Vg1, Vg2) and the main current Id, and FIG. 4 is a diagram comparing the gate-source voltages Vgs1 and Vgs2 of the MOSFET and the sense MOSFET. In each figure, (A) is a conventional circuit, and (B) is a circuit of this embodiment. In each figure, the waveform of the MOSFET 11 is indicated by a solid line, and the waveform of the sense MOSFET 12 is indicated by a broken line. The main current Id is indicated by a one-dot chain line.
従来の回路では、図３（Ａ）の如くＭＯＳＦＥＴ２１およびセンスＭＯＳＦＥＴ２２には同じゲート電圧Ｖｇが印加され、ゲート電圧Ｖｇは同じ波形を示す。尚、検出電圧Vsは細線で示した。 In the conventional circuit, as shown in FIG. 3A, the same gate voltage Vg is applied to the MOSFET 21 and the sense MOSFET 22, and the gate voltage Vg shows the same waveform. The detection voltage Vs is indicated by a thin line.
一方本実施形態では、図３（Ｂ）の如く、センスＭＯＳＦＥＴ１２のゲート電圧Ｖｇ２が先行して印加される（破線）。そしてＭＯＳＦＥＴ１１に印加されるゲート電圧Ｖｇ１は、第１抵抗１３とＭＯＳＦＥＴ１１のゲート−ソース間容量の時定数によりゲート電圧Ｖｇ２より遅延する（実線）。 On the other hand, in this embodiment, as shown in FIG. 3B, the gate voltage Vg2 of the sense MOSFET 12 is applied in advance (broken line). The gate voltage Vg1 applied to the MOSFET 11 is delayed from the gate voltage Vg2 by the time constant of the first resistor 13 and the gate-source capacitance of the MOSFET 11 (solid line).
そして、センスＭＯＳＦＥＴ１２が基準電圧Ｖｒｅｆに達した時点で、ＭＯＳＦＥＴ１１に所定のゲート信号（“Ｌ”レベル）が印加され、主電流Ｉｄが制御される。ＭＯＳＦＥＴ１１は、ターンオンが遅延した分、ゲート電圧Ｖｇ１がセンスＭＯＳＦＥＴ１２のゲート電圧Ｖｇ２より低い状態でオフされる。従って、ＭＯＳＦＥＴ１１を流れる主電流Ｉｄ（一点鎖線）を従来（図３（Ａ））と比較して低減することができる。 When the sense MOSFET 12 reaches the reference voltage Vref, a predetermined gate signal (“L” level) is applied to the MOSFET 11 to control the main current Id. The MOSFET 11 is turned off in a state in which the gate voltage Vg1 is lower than the gate voltage Vg2 of the sense MOSFET 12 as much as the turn-on is delayed. Therefore, the main current Id (dashed line) flowing through the MOSFET 11 can be reduced as compared with the conventional case (FIG. 3A).
図４では、ＭＯＳＦＥＴのゲート−ソース間電圧Ｖｇｓ１（実線）と、センスＭＯＳＦＥＴのゲート−ソース間電圧Ｖｇｓ２（破線）を示しており、これらの差が検出抵抗１４による電圧Ｖｓとなる。つまり、本実施形態では、ＭＯＳＦＥＴ１１のゲート電圧Ｖｇ１の立ち上がりが遅延した分、電圧Ｖｓに相当する誤差を小さくすることができ、検出誤差を少なくできる。 FIG. 4 shows the gate-source voltage Vgs1 (solid line) of the MOSFET and the gate-source voltage Vgs2 (broken line) of the sense MOSFET, and the difference between them is the voltage Vs by the detection resistor 14. That is, in the present embodiment, the error corresponding to the voltage Vs can be reduced and the detection error can be reduced as much as the rise of the gate voltage Vg1 of the MOSFET 11 is delayed.
このように、本実施形態では主電流Ｉｄが必要以上に流れる以前に検出電圧Ｖｓが基準電圧Ｖｒｅｆに達し、ＭＯＳＦＥＴ１１のゲートを制御することができる。従って、主電流Ｉｄの過電流保護の誤差を小さくすることができる。
As described above, in the present embodiment, the detection voltage Vs reaches the reference voltage Vref before the main current Id flows more than necessary, and the gate of the MOSFET 11 can be controlled. Therefore, the error in overcurrent protection of the main current Id can be reduced.
１１ ＭＯＳＦＥＴ
１２ センスＭＯＳＦＥＴ
１３ 第１抵抗
１４ 検出抵抗（第２抵抗）
１５ 入力端子
１６ 第３抵抗
１７ 比較回路
２１ ＭＯＳＦＥＴ
２２ センスＭＯＳＦＥＴ
２４ 駆動回路
11 MOSFET
12 sense MOSFET
13 First resistor 14 Detection resistor (second resistor)
15 Input terminal 16 3rd resistor 17 Comparison circuit 21 MOSFET
22 sense MOSFET
24 Drive circuit
Claims (2)
前記主電流に応じた検出電流が流れる第２トランジスタと、
一端が前記第１トランジスタのゲートに接続する第１抵抗と、
前記第２トランジスタのソースに接続する第２抵抗と、
一端が前記第１抵抗の他端および前記第２トランジスタのゲートに接続する第３抵抗と、
前記第３抵抗の他端に接続する入力端子と、を具備し
前記第２抵抗により前記検出電流を検出電圧に変換し、前記第２トランジスタのドレインに接続する比較回路により基準電圧と前記検出電圧を比較し、前記第１トランジスタのゲートを制御すると共に、記第１抵抗は前記第３抵抗よりその抵抗値が小さいことを特徴とする電流検出回路。 A first transistor connected in series to the power supply and through which the main current flows;
A second transistor through which a detection current corresponding to the main current flows;
A first resistor having one end connected to the gate of the first transistor;
A second resistor connected to the source of the second transistor;
A third resistor having one end connected to the other end of the first resistor and the gate of the second transistor;
An input terminal connected to the other end of the third resistor, the detection current is converted into a detection voltage by the second resistor, and a reference voltage and the detection voltage are converted by a comparison circuit connected to the drain of the second transistor. And controlling the gate of the first transistor, and the resistance value of the first resistor is smaller than that of the third resistor .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005280519A JP4610453B2 (en) | 2005-09-27 | 2005-09-27 | Current detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005280519A JP4610453B2 (en) | 2005-09-27 | 2005-09-27 | Current detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007093290A JP2007093290A (en) | 2007-04-12 |
| JP4610453B2 true JP4610453B2 (en) | 2011-01-12 |
Family
ID=37979199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005280519A Expired - Fee Related JP4610453B2 (en) | 2005-09-27 | 2005-09-27 | Current detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4610453B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8581660B1 (en) * | 2012-04-24 | 2013-11-12 | Texas Instruments Incorporated | Power transistor partial current sensing for high precision applications |
| JP2014052192A (en) * | 2012-09-04 | 2014-03-20 | Fuji Electric Co Ltd | Current detection circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226407A (en) * | 1989-02-28 | 1990-09-10 | Nissan Motor Co Ltd | Power mosfet with overcurrent protecting function |
| JPH10271659A (en) * | 1997-03-24 | 1998-10-09 | Nissan Motor Co Ltd | Semiconductor overcurrent detection circuit and its inspection method |
-
2005
- 2005-09-27 JP JP2005280519A patent/JP4610453B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226407A (en) * | 1989-02-28 | 1990-09-10 | Nissan Motor Co Ltd | Power mosfet with overcurrent protecting function |
| JPH10271659A (en) * | 1997-03-24 | 1998-10-09 | Nissan Motor Co Ltd | Semiconductor overcurrent detection circuit and its inspection method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007093290A (en) | 2007-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7924542B2 (en) | Power supply controller and semiconductor device | |
| JP4740320B2 (en) | Semiconductor device drive circuit | |
| JP6045611B2 (en) | Gate drive circuit | |
| US8810984B2 (en) | Gate circuit | |
| US11196386B2 (en) | Operation amplification circuit and over-current protection method therefor | |
| JP6785736B2 (en) | An electronic circuit that reduces undershoot of the output of the voltage regulator | |
| JP3100909B2 (en) | Power transistor with short circuit protection | |
| JP5168413B2 (en) | Driving device for driving voltage-driven element | |
| CN106134051B (en) | Driving device | |
| US20050180236A1 (en) | Precharge circuit for DC/DC boost converter startup | |
| US6917187B2 (en) | Stabilized DC power supply device | |
| JP6706875B2 (en) | Power module and semiconductor device | |
| JP4610453B2 (en) | Current detection circuit | |
| US8033721B2 (en) | Temperature sensor circuit | |
| US20050162189A1 (en) | Current limiter of output transistor | |
| JPH02278915A (en) | Protective circuit of power mos-fet | |
| US10044351B2 (en) | Solid state switch relay | |
| US11217992B2 (en) | High-speed short-to-ground protection circuit for pass field-effect transistor (FET) | |
| JP5003105B2 (en) | Current limit circuit | |
| US10691151B2 (en) | Devices and methods for dynamic overvoltage protection in regulators | |
| JP6796360B2 (en) | Power module | |
| JP6734007B2 (en) | Power module | |
| US11362504B2 (en) | Over current sensing scheme for switch applications | |
| US20210184564A1 (en) | Drive device and power module | |
| JP2006019815A (en) | Level shift circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080903 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100416 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100420 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100610 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100824 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100914 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101012 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131022 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |