KR100973137B1

KR100973137B1 - 부트스트랩회로

Info

Publication number: KR100973137B1
Application number: KR1020030026904A
Authority: KR
Inventors: 배창민
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-04-29
Filing date: 2003-04-29
Publication date: 2010-07-29
Also published as: KR20040095886A

Abstract

본 발명은 스위칭 트랜지스터의 온저항을 감소시키고, 게이트 산화막의 손상방지할 수 있는 부트 스트랩회로를 개시한다.

본 발명의 부트 스트랩회로는 클럭신호 및 반전클럭신호에 따라 스위칭 트랜지스터에 전원전압을 공급하기 위한 부트스트랩수단과; 상기 부트스트랩수단으로부터 전원전압을 스위칭 트랜지스터로 전달하기 위한 전달수단과; 상기 전달수단을 클럭신호에 따라 온/오프시켜 주기 위한 제어수단과; 클럭신호에 따라서 상기 스위칭 트랜지스터의 게이트를 접지시켜 주기위한 게이트접지수단과; 상기 스위칭 트랜지스터를 접지시켜 주기위한 소오스 접지수단을 구비한다.

부트스트랩, 게이트, 온저항, 게이트산화막, 손상

Description

부트스트랩회로{Bootstrap Circuit}

도 1은 종래의 부트스트랩회로의 상세회로도,

도 2는 본 발명의 실시예에 따른 부트스트랩회로의 상세회로도,

도 3은 본 발명의 부트스트랩회로에 있어서, 클럭신호에 따른 스위칭 트랜지스터의 게이트, 소오스 및 드레인간의 전압파형도,

*도면의 주요 부분에 대한 부호의 설명*

10 : 부트스트랩수단 20 : 전달수단

30 : 제어수단 40 : 게이트 접지수단

50 : 소오스 접지수단 M4, M8 : PMOS 트랜지스터

M1-M3, M5, M7, M9, M10, M12, M13 : NMOS 트랜지스터

M11 : 스위칭 트랜지스터

본 발명은 저전압 아날로그 스위치에 사용되는 모스트랜지스터에 게이트 전 압을 공급하는 부트스트랩회로에 관한 것으로서, 보다 구체적으로는 게이트의 온저항을 감소시키고 게이트 산화막의 손상을 방지할 수 있는 부트스트랩회로에 관한 것이다.

CMOS 제조기술의 발달로 인하여 회로선폭이 감소하고, 회로선폭이 감소함에 따라 전원전압도 동시에 감소하였다. 그러므로, CMOS 회로에 사용되는 스위치의 온저항이 커지면 신호감쇄(signal loss)와 신호지연(signal delay)이 증가하기 때문에 고속동작회로를 설계하는 데 어려움이 따른다. 따라서, 저전압에서 동작하는 아날로그회로를 설계하는데 있어서 스위치가 전체 아날로그회로에서 차지하는 역할이 증대되고 있다.

도 1의 스위치용 NMOS 트랜지스터(SW1)에 있어서, 스위치의 온저항은 하기의 수학식1으로 표시된다.

상기 수학식1로부터 스위치의 온저항을 감소시키기 위해서는 스위치용 NMOS 트랜지스터(SW1)의 크기, 즉 길이에 대한 폭의 비(W/L)를 이용하는 방법과 (Vgs-Vth)를 증가시키는 방법이 있다. 트랜지스터의 크기를 증가시키는 방법은 레이아웃면적을 증가시킬 뿐만 아니라 기생캐패시터가 증가하게 되어 고속동작시에 역효과를 미치게되는 문제점이 있었다. 한편, 전압 (Vgs-Vth)를 증가시키기 위해서는 도 1에서와 같은 부트스트랩회로를 사용하게 된다.

도 1은 종래의 부트스트랩회로의 구성도를 도시한 것으로서, 종래의 부트스트랩회로는 모스 트랜지스터(SW1)의 소오스(S) 및 드레인(D)의 전압에 관계없이 게이트(G)에 항상 전원전압(VDD)의 2배의 전압 2VDD 가 인가된다. 이와 같이 게이트(G)에 2VDD 의 전압이 인가되면, 모스 트랜지스터(SW1)의 소오스(S) 또는 드레인(D)의 전압이 접지전압일 때 모스 트랜지스터(SW1)의 게이트-소오스간의 전압(Vgs)은 2VDD 가 된다.

그러므로, 스위치회로가 동작할 때, 모스 트랜지스터의 게이트-소오스 드레인간의 전압(Vgs)이 2VDD 가 되면 게이트 산화막이 손상되고, 이로 인하여 스위칭 트랜지스터는 더욱 더 심한 손상을 입게 되는 문제점이 있었다.

게다가, 스위칭 트랜지스터의 동작시간이 길어지게 되면 게이트 산화막의 손상정도는 더욱 더 심해져 게이트 산화막이 파괴되어 회로의 신뢰성을 확보할 수 없는 문제점이 있었다.

따라서, 본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 온저항을 감소시키고, 게이트 산화막의 손상을 방지할 수 있는 부트스트랩회로를 제공하는 데 그 목적이 있다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 클럭신호 및 반전클럭 신호에 따라 스위칭 트랜지스터에 전원전압을 공급하기 위한 부트스트랩수단과; 상기 부트스트랩수단으로부터 전원전압을 스위칭 트랜지스터로 전달하기 위한 전달수단과; 상기 전달수단을 클럭신호에 따라 온/오프시켜 주기 위한 제어수단과; 클럭신호에 따라서 상기 스위칭 트랜지스터의 게이트를 접지시켜 주기위한 게이트접지수단과; 상기 스위칭 트랜지스터를 접지시켜 주기위한 소오스 접지수단을 구비하는 부트스트랩회로를 제공하는 것을 특징으로 한다.

상기 상기 부트스트랩수단은 전원전압에 드레인이 각각 연결되고 게이트가 서로 연결되는 제1 및 제2NMOS 트랜지스터와; 상기 제1 및 제2NMOS 트랜지스터의 소오스에 일단이 연결되고 타단에 반전클럭신호와 클럭신호가 인가되는 제1 및 제2캐패시터와; 드레인에 전원전압이 인가되고 게이트가 상기 제1NMOS 트랜지스터의 소오스에 연결되는 제3NMOS 트랜지스터와; 상기 제3NMOS 트랜지스터의 소오스에 일단이 연결되는 제3캐패시터와; 상기 제3캐패시터와 접지에 각각 드레인 및 소오스가 연결되고 게이트에 반전클럭신호가 인가되는 제4NMOS 트랜지스터로 이루어진다.

상기 전달수단은 상기 제3NMOS 트랜지스터의 소오스에 소오스가 연결되고 드레인이 상기 스위칭 트랜지스터의 게이트에 연결되며 게이트가 제어수단에 연결되는 제1PMOS 트랜지스터로 이루어진다.

상기 제어수단은 게이트에 클럭신호가 각각 인가되고 전원전압과 제4NMOS 트랜지스터의 드레인사이에 직렬연결되는 제2PMOS 트랜지스터와 제5NMOS 트랜지스터로 이루어진 CMOS 인버터로 이루어진다.

상기 게이트접지수단은 게이트에 각각 전원전압과 반전클럭신호가 인가되고 상기 스위칭 트랜지스터의 게이트와 접지사이에 직렬연결된 제6 및 제7NMOS 트랜지스터로 이루어진다.

상기 소오스접지수단은 상기 제어수단의 출력신호가 드레인에 연결되고, 소오스가 상기 제4NMOS 트랜지스터의 드레인에 연결되며, 게이트가 상기 스위칭 트랜지스터의 게이트에 연결되는 제8NMOS 트랜지스터와; 상기 게이트가 스위칭 트랜지스터의 게이트에 연결되고, 소오스가 상기 제4NMOS 트랜지스터의 드레인에 연결되며, 드레인이 상기 스위칭 트랜지스터의 소오스에 연결되는 제9NMOS 트랜지스터로 이루어진다.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 2는 본 발명의 실시예에 따른 부트스트랩회로의 상세회로도를 도시한 것이다.

도 2를 참조하면, 본 발명의 부트스트랩회로는 클럭신호(Φ) 및 반전클럭신호(/Φ)에 따라 스위칭 트랜지스터(M11)에 전원전압(VDD)을 공급하기 위한 부트스트랩수단(10)과, 상기 부트스트랩수단(10)으로부터 전원전압을 스위칭 트랜지스터(M11)로 전달하기 위한 전달수단(20)과, 상기 전달수단(20)을 클럭신호(Φ)에 따라 온/오프시켜 주기 위한 제어수단(30)과, 클럭신호(Φ)에 따라 상기 스위칭 트랜지스터(M11)의 게이트를 접지시켜 주기위한 게이트 접지수단(40))과, 상기 스위칭 트랜지스터(M11)의 소오스를 접지시켜 주기위한 소오스 접지수단(50)을 구비한다.

상기 부트스트랩수단(10)은 전원전압(VDD)에 드레인이 각각 연결되고 게이트 가 서로 연결되는 NMOS 트랜지스터(M1, M2)와, 상기 NMOS 트랜지스터(M1, M2)의 소오스에 일단이 연결되고 타단에 반전클럭신호(/Φ)와 인버터(I1)를 통한 클럭신호(Φ)가 인가되는 캐패시터(C1, C2)와, 드레인에 전원전압(VDD)이 인가되고 게이트가 상기 NMOS 트랜지스터(M1)의 소오스에 연결되는 NMOS 트랜지스터(M3)와, 상기 NMOS 트랜지스터(M3)의 소오스에 일단이 연결되는 캐패시터(C3)와, 상기 캐패시터(C3)와 접지에 각각 드레인 및 소오스가 연결되고 게이트에 반전클럭신호(/Φ)가 인가되는 NMOS 트랜지스터(M12)로 이루어진다.

상기 전달수단(20)은 상기 NMOS 트랜지스터(M3)의 소오스에 소오스가 연결되고 드레인이 상기 스위칭 트랜지스터(M11)의 게이트에 연결되며 게이트가 제어수단(30)에 연결되는 PMOS 트랜지스터(M8)로 이루어진다.

상기 제어수단(30)은 게이트에 클럭신호(Φ)가 각각 인가되고 전원전압(VDD)과 NMOS 트랜지스터(M12)의 드레인에 직렬연결되는 PMOS 트랜지스터(M4)와 NMOS 트랜지스터(M5)로 이루어진 CMOS 인버터로 이루어진다.

상기 게이트 접지수단(40)은 게이트에 각각 전원전압(VDD)과 반전클럭신호(/Φ)가 인가되고 상기 스위칭 트랜지스터(M11)의 게이트와 접지사이에 직렬연결된 NMOS 트랜지스터(M7, M10)로 이루어진다.

상기 소오스 접지수단(50)은 상기 스위칭수단(30)의 출력신호가 드레인에 연결되고, 소오스가 상기 NMOS 트랜지스터(M12)의 드레인에 연결되며, 게이트가 상기 스위칭 트랜지스터(M11)의 게이트에 연결되는 NMOS 트랜지스터(M13)와, 상기 게이트가 스위칭 트랜지스터(M11)의 게이트에 연결되고, 소오스가 상기 NMOS 트랜지스 터(M12)의 드레인에 연결되며, 드레인이 상기 스위칭 트랜지스터(M11)의 소오스에 연결되는 NMOS 트랜지스터(M9)로 이루어진다.

상기한 바와같은 구성을 갖는 본 발명의 부트스트랩회로의 동작을 도 3을 참조하여 설명하면 다음과 같다.

부트스트랩수단(10)은 클럭신호(Φ)의 사이클이 반복되면 캐패시터(C1, C2, C3)의 양단에 걸리는 전압은 전원전압(VDD)이 걸리게된다. 이상태에서 클럭신호(Φ)가 로우레벨로 되면, 노드(A)와 (B)사이의 전압은 VDD 가 되고, PMOS 트랜지스터(M4)는 턴온되고 NMOS 트랜지스터(M5)는 턴오프되어 인버터의 출력은 하이레벨로 되며, 이에 따라 NMOS 트랜지스터(M8)이 턴오프된다. 이때, NMOS 트랜지스터(M7, M10)가 턴오프되므로 노드(C)는 접지전위로 되고, 노드(C)의 접지전위가 스위칭 트랜지스터(M11)의 게이트에 인가되므로 스위칭 트랜지스터(M11)의 소오스와 드레인은 끊어진 상태가 된다.

한편, 클럭신호(Φ)가 하이레벨로 되면, 트랜지스터(M4)는 턴오프되고 트랜지스터(M5)는 턴온되어 인버터의 출력(D)은 로우레벨로 되어 노드(E)는 접지레벨로 된다. 이에 따라 트랜지스터(M8)가 턴온되고, NMOS 트랜지스터(M7), (M10)이 턴오프되므로, 노드(C)는 노드(A)에 연결된다. 따라서, 캐패시터(C3)의 양단에 걸리는 전압 VDD 가 트랜지스터(M9) 및 스위칭 트랜지스터(M11)의 게이트에 인가되어 모두 턴온되므로 스위칭 트랜지스터(M11)의 게이트와 소오스간의 전압(Vgs)는 VDD 가 된다.

상기한 바와같은 본 발명의 부트스트랩회로는 도 3에 도시된 바와같이 스위 칭 트랜지스터(M11)의 게이트 산화막에 걸리는 전압은 전원전압(VDD)을 초과하지 않으므로, 게이트 산화막파괴를 방지하여 수율을 향상시킬 수 있다.

상기한 바와 같은 본 발명의 실시예에 따른 부트스트랩회로는 스위칭 트랜지스터의 게이트에 일정의 VDD전압을 제공함으로써, 게이트손상을 방지하고, 온저항을 감소시킬 수 있는 이점이 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

클럭신호 및 반전클럭신호에 따라 스위칭 트랜지스터에 전원전압을 공급하기 위한 부트스트랩수단;

상기 부트스트랩수단으로부터 전원전압을 스위칭 트랜지스터로 전달하기 위한 전달수단;

상기 전달수단을 클럭신호에 따라 온/오프시켜 주기 위한 제어수단;

클럭신호에 따라서 상기 스위칭 트랜지스터의 게이트를 접지시켜 주기위한 게이트접지수단; 및

상기 스위칭 트랜지스터를 접지시켜 주기위한 소오스 접지수단

을 구비하는 것을 특징으로 하는 부트스트랩회로.
제1항에 있어서,

상기 상기 부트스트랩수단은

전원전압에 드레인이 각각 연결되고 게이트가 서로 연결되는 제1 및 제2NMOS 트랜지스터;

상기 제1 및 제2NMOS 트랜지스터의 소오스에 일단이 연결되고 타단에 반전클럭신호와 클럭신호가 인가되는 제1 및 제2캐패시터;

드레인에 전원전압이 인가되고 게이트가 상기 제1NMOS 트랜지스터의 소오스 에 연결되는 제3NMOS 트랜지스터;

상기 제3NMOS 트랜지스터의 소오스에 일단이 연결되는 제3캐패시터; 및

상기 제3캐패시터와 접지에 각각 드레인 및 소오스가 연결되고 게이트에 반전클럭신호가 인가되는 제4NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 부트스트랩회로.
제2항에 있어서,

상기 전달수단은 상기 제3NMOS 트랜지스터의 소오스에 소오스가 연결되고 드레인이 상기 스위칭 트랜지스터의 게이트에 연결되며 게이트가 제어수단에 연결되는 제1PMOS 트랜지스터로 이루어지는 것을 특징으로 하는 부트스트랩회로.
제2항에 있어서,

상기 제어수단은 게이트에 클럭신호가 각각 인가되고 전원전압과 제4NMOS 트랜지스터의 드레인사이에 직렬연결되는 제2PMOS 트랜지스터와 제5NMOS 트랜지스터로 이루어진 CMOS 인버터로 이루어지는 것을 특징으로 하는 부트스트랩회로.
제3항에 있어서,

상기 게이트접지수단은 게이트에 각각 전원전압과 반전클럭신호가 인가되고 상기 스위칭 트랜지스터의 게이트와 접지사이에 직렬연결된 제6 및 제7NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 부트스트랩회로.
제2항에 있어서,

상기 소오스접지수단은,

상기 제어수단의 출력신호가 드레인에 연결되고, 소오스가 상기 제4NMOS 트랜지스터의 드레인에 연결되며, 게이트가 상기 스위칭 트랜지스터의 게이트에 연결되는 제8NMOS 트랜지스터; 및

상기 게이트가 스위칭 트랜지스터의 게이트에 연결되고, 소오스가 상기 제4NMOS 트랜지스터의 드레인에 연결되며, 드레인이 상기 스위칭 트랜지스터의 소오스에 연결되는 제9NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 부트스트랩회로.