JPH07131324A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH07131324A JPH07131324A JP5294063A JP29406393A JPH07131324A JP H07131324 A JPH07131324 A JP H07131324A JP 5294063 A JP5294063 A JP 5294063A JP 29406393 A JP29406393 A JP 29406393A JP H07131324 A JPH07131324 A JP H07131324A
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- JP
- Japan
- Prior art keywords
- circuit block
- circuit
- power
- fet switch
- standby
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- Pending
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 スタンバイ機能を持たない回路ブロックに対
するスタンバイ機能の付加を１チップで実現でき、しか
も省電力化が可能な半導体回路を提供する。 【構成】 スタンバイ機能を持たない回路ブロック１１
とＶDD電源との間にＦＥＴスイッチ１２を接続し、この
ＦＥＴスイッチ１２をオフすることによって回路全体と
してスタンバイ状態にするとともに、ＦＥＴスイッチ１
２のＯＮ抵抗ＲONを適切に設定することによって省電力
化を図る構成とする。
するスタンバイ機能の付加を１チップで実現でき、しか
も省電力化が可能な半導体回路を提供する。 【構成】 スタンバイ機能を持たない回路ブロック１１
とＶDD電源との間にＦＥＴスイッチ１２を接続し、この
ＦＥＴスイッチ１２をオフすることによって回路全体と
してスタンバイ状態にするとともに、ＦＥＴスイッチ１
２のＯＮ抵抗ＲONを適切に設定することによって省電力
化を図る構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体回路に関し、特
に所定の機能を有する少なくとも１つの回路ブロックを
具備した半導体回路に関する。
に所定の機能を有する少なくとも１つの回路ブロックを
具備した半導体回路に関する。
【０００２】
【従来の技術】通常、スタンバイモードでの使用を想定
した回路ブロックでは、そのブロック自体がスタンバイ
機能を持っている。一方、既に完成されたスタンバイ機
能を持たない回路ブロックや、性能的にスタンバイ機能
を持たせられない回路ブロックに対しては、従来、ＩＣ
の外部に電力用ＦＥＴ（電界効果トランジスタ）やリレ
ー等のスイッチ素子を用意し、このスイッチ素子によっ
てその回路ブロックへの電源供給を制御することにより
対処していた。
した回路ブロックでは、そのブロック自体がスタンバイ
機能を持っている。一方、既に完成されたスタンバイ機
能を持たない回路ブロックや、性能的にスタンバイ機能
を持たせられない回路ブロックに対しては、従来、ＩＣ
の外部に電力用ＦＥＴ（電界効果トランジスタ）やリレ
ー等のスイッチ素子を用意し、このスイッチ素子によっ
てその回路ブロックへの電源供給を制御することにより
対処していた。
【０００３】ここに、性能的にスタンバイ機能を持たせ
られない回路ブロックとは、一例として、回路ブロック
の実際の性能を決めるトランジスタ等の回路素子以外
に、スタンバイモード用のトランジスタが入ると、動作
速度が低下したり、回路ブロックがアンプの場合にはＤ
Ｃゲインが下がるなど、回路ブロックの性能が低下する
ことから、性能を最大限に発揮させるためには、スタン
バイ機能を持たせない方が良いような回路ブロックを言
う。
られない回路ブロックとは、一例として、回路ブロック
の実際の性能を決めるトランジスタ等の回路素子以外
に、スタンバイモード用のトランジスタが入ると、動作
速度が低下したり、回路ブロックがアンプの場合にはＤ
Ｃゲインが下がるなど、回路ブロックの性能が低下する
ことから、性能を最大限に発揮させるためには、スタン
バイ機能を持たせない方が良いような回路ブロックを言
う。
【０００４】
【発明が解決しようとする課題】上述したように、性能
的にスタンバイ機能を持たせられない回路ブロックや、
既に完成されたスタンバイ機能を持たない回路ブロック
に対してスタンバイ機能を持たせるに当り、ＩＣの外部
に電力用ＦＥＴやリレー等のスイッチ素子を配したので
は、基板の占有面積が増大したり、コスト高になるとい
う問題があった。このため、１チップ化が望まれてい
た。
的にスタンバイ機能を持たせられない回路ブロックや、
既に完成されたスタンバイ機能を持たない回路ブロック
に対してスタンバイ機能を持たせるに当り、ＩＣの外部
に電力用ＦＥＴやリレー等のスイッチ素子を配したので
は、基板の占有面積が増大したり、コスト高になるとい
う問題があった。このため、１チップ化が望まれてい
た。
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、スタンバイ機能を持
たない回路ブロックに対するスタンバイ機能の付加を１
チップで実現でき、しかも省電力化が可能な半導体回路
を提供することにある。
であり、その目的とするところは、スタンバイ機能を持
たない回路ブロックに対するスタンバイ機能の付加を１
チップで実現でき、しかも省電力化が可能な半導体回路
を提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の半導体回
路は、所定の機能を有する少なくとも１つの回路ブロッ
クと、この回路ブロックと電源との間に接続されて回路
ブロックの動作電流を制限する抵抗手段とを具備した構
成となっている。また、請求項２記載の半導体回路で
は、上記抵抗手段がＦＥＴによって構成されている。
路は、所定の機能を有する少なくとも１つの回路ブロッ
クと、この回路ブロックと電源との間に接続されて回路
ブロックの動作電流を制限する抵抗手段とを具備した構
成となっている。また、請求項２記載の半導体回路で
は、上記抵抗手段がＦＥＴによって構成されている。
【０００７】
【作用】請求項１記載の半導体回路において、回路ブロ
ックと電源との間に接続された抵抗手段の抵抗値を例え
ば無限大に設定することで、回路ブロックには電源が供
給されない。これにより、回路ブロック自体がスタンバ
イ機能を持たなくても、当該回路ブロックをスタンバイ
モードにすることができる。また、回路ブロックへの電
源供給時の抵抗手段の抵抗値を適切な値に設定し、当該
回路ブロックに必要以上の電力が供給されないようにす
ることで、省電力化が図れる。
ックと電源との間に接続された抵抗手段の抵抗値を例え
ば無限大に設定することで、回路ブロックには電源が供
給されない。これにより、回路ブロック自体がスタンバ
イ機能を持たなくても、当該回路ブロックをスタンバイ
モードにすることができる。また、回路ブロックへの電
源供給時の抵抗手段の抵抗値を適切な値に設定し、当該
回路ブロックに必要以上の電力が供給されないようにす
ることで、省電力化が図れる。
【０００８】請求項２記載の半導体回路において、ＦＥ
Ｔをスイッチとして機能させ、このＦＥＴスイッチをオ
フさせることで、スタンバイ機能を持たない回路ブロッ
クを容易にスタンバイモードにすることができる。ま
た、回路ブロックへの電源供給時において、ＦＥＴスイ
ッチのＯＮ抵抗により当該回路ブロックの消費電流に応
じた電圧降下が起こる。このことに着目し、ＦＥＴスイ
ッチのＯＮ抵抗を適切な値に設定し、当該回路ブロック
に必要以上の電力が供給されないようにすることで、省
電力化が図れる。
Ｔをスイッチとして機能させ、このＦＥＴスイッチをオ
フさせることで、スタンバイ機能を持たない回路ブロッ
クを容易にスタンバイモードにすることができる。ま
た、回路ブロックへの電源供給時において、ＦＥＴスイ
ッチのＯＮ抵抗により当該回路ブロックの消費電流に応
じた電圧降下が起こる。このことに着目し、ＦＥＴスイ
ッチのＯＮ抵抗を適切な値に設定し、当該回路ブロック
に必要以上の電力が供給されないようにすることで、省
電力化が図れる。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す構成図で
ある。図１において、１１はＡ／Ｄコンバータやアンプ
など、任意の機能を有するアナログ全般の回路ブロック
であり、この回路ブロック１１は先述したスタンバイ機
能を持っていない。回路ブロック１１の電源供給端とＶ
DD電源との間には、抵抗手段としてＰＭＯＳのＦＥＴス
イッチ１２が接続されている。このＦＥＴスイッチ１２
は、“Ｌ”レベル（ＧＮＤレベル）でイネーブルになる
イネーブル信号によってオン／オフ制御される。
に説明する。図１は、本発明の一実施例を示す構成図で
ある。図１において、１１はＡ／Ｄコンバータやアンプ
など、任意の機能を有するアナログ全般の回路ブロック
であり、この回路ブロック１１は先述したスタンバイ機
能を持っていない。回路ブロック１１の電源供給端とＶ
DD電源との間には、抵抗手段としてＰＭＯＳのＦＥＴス
イッチ１２が接続されている。このＦＥＴスイッチ１２
は、“Ｌ”レベル（ＧＮＤレベル）でイネーブルになる
イネーブル信号によってオン／オフ制御される。
【００１０】したがって、イネーブル信号が“Ｈ”レベ
ル（ＶDD電源レベル）のとき、ＦＥＴスイッチ１２がオ
フ状態となり、回路ブロック１１への電源供給を停止す
る。これにより、回路全体としてスタンバイ状態とな
る。一方、イネーブル信号が“Ｌ”レベルになったとき
には、ＦＥＴスイッチ１２がオン状態となる。
ル（ＶDD電源レベル）のとき、ＦＥＴスイッチ１２がオ
フ状態となり、回路ブロック１１への電源供給を停止す
る。これにより、回路全体としてスタンバイ状態とな
る。一方、イネーブル信号が“Ｌ”レベルになったとき
には、ＦＥＴスイッチ１２がオン状態となる。
【００１１】ここで、ＦＥＴスイッチ１２の動作につい
て簡単に説明するに、図２に示すように、ゲート・ソー
ス間電圧をＶgs、ドレイン・ソース間電圧をＶds、ドレ
イン電流をＩdsとすると、一般的に、Ｖgs≦ＶTHのと
き、
て簡単に説明するに、図２に示すように、ゲート・ソー
ス間電圧をＶgs、ドレイン・ソース間電圧をＶds、ドレ
イン電流をＩdsとすると、一般的に、Ｖgs≦ＶTHのと
き、
【数１】 Ｉds≒Ｋ（Ｗ／Ｌ)(Ｖgs−ＶTH−Ｖds／２）Ｖds （Ｖ
ds＞Ｖgs−ＶTH）
ds＞Ｖgs−ＶTH）
【数２】 Ｉds≒（Ｋ／２)(Ｗ／Ｌ)(Ｖgs−ＶTH）2 （Ｖ
ds＜Ｖgs−ＶTH）が成り立つ。
ds＜Ｖgs−ＶTH）が成り立つ。
【００１２】ここに、Ｋはプロセス利得係数、ＶTHはし
きい値電圧であり、共にプロセスによって決まる値であ
るので、回路設計上の自由度は低い。また、ＷはＦＥＴ
のチャネル幅、Ｌはチャネル長であり、これらの設計上
の自由度は大きい。以下に述べるように、この２つの値
を適切に設定することにより、回路ブロック１１に対し
て必要以上の電力を供給しないようにすることができ
る。なお、数１は線形領域の式であり、数２は飽和領域
の式である。
きい値電圧であり、共にプロセスによって決まる値であ
るので、回路設計上の自由度は低い。また、ＷはＦＥＴ
のチャネル幅、Ｌはチャネル長であり、これらの設計上
の自由度は大きい。以下に述べるように、この２つの値
を適切に設定することにより、回路ブロック１１に対し
て必要以上の電力を供給しないようにすることができ
る。なお、数１は線形領域の式であり、数２は飽和領域
の式である。
【００１３】通常、回路がスタンバイではないモードに
あるとき、イネーブル信号はＧＮＤレベルであるから、
Ｖgsは（−ＶDD）に等しい。この場合のＶgsとＩdsとの
関係を図３に示す。数１，数２の各式及び図３からわか
るように、図２のＦＥＴスイッチは、非線形なＯＮ抵抗
ＲONを持つ。このＯＮ抵抗ＲONは、
あるとき、イネーブル信号はＧＮＤレベルであるから、
Ｖgsは（−ＶDD）に等しい。この場合のＶgsとＩdsとの
関係を図３に示す。数１，数２の各式及び図３からわか
るように、図２のＦＥＴスイッチは、非線形なＯＮ抵抗
ＲONを持つ。このＯＮ抵抗ＲONは、
【数３】ＲON＝Ｖds／Ｉds で求められる。よって、図２のＦＥＴスイッチを、図４
の等価回路で表わすことができる。
の等価回路で表わすことができる。
【００１４】図４を用いると、図１の回路を図５のよう
に表わすことができる。ここで、回路ブロック１１の電
源電圧ＶA と消費電流ＩA は、図６の特性図のような関
係であるとすると、図５におけるＶdsとＶA の式、即ち
に表わすことができる。ここで、回路ブロック１１の電
源電圧ＶA と消費電流ＩA は、図６の特性図のような関
係であるとすると、図５におけるＶdsとＶA の式、即ち
【数４】Ｖds＝ＶDD−ＶA ∴ＶA ＝ＶDD−Ｖds を考えることにより、図３と図６を重ねることが可能に
なり、図７の特性図を得ることができる。
なり、図７の特性図を得ることができる。
【００１５】すなわち、図５の動作点ＶA ，ＩA は図７
の特性図により求められる。図７の特性図では、ＦＥＴ
の線形領域に動作点があるが、ＦＥＴスイッチの設計
値、あるいは回路ブロック１１の特性によっては飽和領
域に動作点が存在することもあり得る。いずれの場合に
も、スタンバイ機能を持たない回路ブロック１１に対し
てスタンバイ用のＦＥＴスイッチ１２を付加することに
より、そのままＶDD電源に接続する場合よりも、確実に
省電力化を図ることが可能となる。
の特性図により求められる。図７の特性図では、ＦＥＴ
の線形領域に動作点があるが、ＦＥＴスイッチの設計
値、あるいは回路ブロック１１の特性によっては飽和領
域に動作点が存在することもあり得る。いずれの場合に
も、スタンバイ機能を持たない回路ブロック１１に対し
てスタンバイ用のＦＥＴスイッチ１２を付加することに
より、そのままＶDD電源に接続する場合よりも、確実に
省電力化を図ることが可能となる。
【００１６】また、回路ブロック１１をＦＥＴスイッチ
１２と共にＩＣ化するに際しては、Ｐ型のＣＭＯＳプロ
セスを使用することで実現できる。上記実施例における
回路は、本質的に、多電源のＩＣと同じ構成になるた
め、異電位ウェルの存在は避けられないが、この問題は
Ｐ型半導体基板を使用することによって解決することが
できる。
１２と共にＩＣ化するに際しては、Ｐ型のＣＭＯＳプロ
セスを使用することで実現できる。上記実施例における
回路は、本質的に、多電源のＩＣと同じ構成になるた
め、異電位ウェルの存在は避けられないが、この問題は
Ｐ型半導体基板を使用することによって解決することが
できる。
【００１７】なお、上記実施例においては、回路ブロッ
ク１１の動作電流を制限する抵抗手段として、ＦＥＴス
イッチ１２を用いた場合について説明したが、これに限
定されるものではなく、ポリシリコン抵抗などを用い、
その抵抗値を適当に設定し、主に回路ブロック１１に必
要以上の電力が供給されないようにすることで、省電力
化を図ることができる。また、上記実施例では、回路ブ
ロックが１つの場合について説明したが、複数個の場合
にも同様に適用し得ることは勿論である。
ク１１の動作電流を制限する抵抗手段として、ＦＥＴス
イッチ１２を用いた場合について説明したが、これに限
定されるものではなく、ポリシリコン抵抗などを用い、
その抵抗値を適当に設定し、主に回路ブロック１１に必
要以上の電力が供給されないようにすることで、省電力
化を図ることができる。また、上記実施例では、回路ブ
ロックが１つの場合について説明したが、複数個の場合
にも同様に適用し得ることは勿論である。
【００１８】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、回路ブロックと電源との間に抵抗手段を接
続し、この抵抗手段によって当該回路ブロックの動作電
流を制限するようにしたので、スタンバイ機能を持たな
い回路ブロックに対してスタンバイ機能を持たせること
ができるとともに、これを１チップで実現でき、しかも
抵抗手段の抵抗値を適当に設定することにより省電力化
も図れることになる。
明によれば、回路ブロックと電源との間に抵抗手段を接
続し、この抵抗手段によって当該回路ブロックの動作電
流を制限するようにしたので、スタンバイ機能を持たな
い回路ブロックに対してスタンバイ機能を持たせること
ができるとともに、これを１チップで実現でき、しかも
抵抗手段の抵抗値を適当に設定することにより省電力化
も図れることになる。
【００１９】また、請求項２記載の発明によれば、抵抗
手段としてＦＥＴを用い、このＦＥＴをスイッチとして
機能させるようにしたので、ＦＥＴスイッチをオフさせ
ることで、スタンバイ機能を持たない回路ブロックを容
易にスタンバイモードにすることができるとともに、Ｆ
ＥＴスイッチのＯＮ抵抗を適切な値に設定し、当該回路
ブロックに必要以上の電力が供給されないようにするこ
とで、省電力化が図れることになる。
手段としてＦＥＴを用い、このＦＥＴをスイッチとして
機能させるようにしたので、ＦＥＴスイッチをオフさせ
ることで、スタンバイ機能を持たない回路ブロックを容
易にスタンバイモードにすることができるとともに、Ｆ
ＥＴスイッチのＯＮ抵抗を適切な値に設定し、当該回路
ブロックに必要以上の電力が供給されないようにするこ
とで、省電力化が図れることになる。
【図１】本発明の一実施例を示す構成図である。
【図２】ＦＥＴスイッチの回路図である。
【図３】ＦＥＴのＶds‐Ｉds特性図である。
【図４】図２の等価回路図である。
【図５】動作説明のための回路図である。
【図６】回路ブロックの電圧‐電流特性図である。
【図７】動作点ＶA ，ＩA を求めるための特性図であ
る。
る。
１１ 回路ブロック １２ ＦＥＴスイッチ
Claims (2)
- 【請求項１】 所定の機能を有する少なくとも１つの回
路ブロックと、 前記回路ブロックと電源との間に接続されて前記回路ブ
ロックの動作電流を制限する抵抗手段とを具備したこと
を特徴とする半導体回路。 - 【請求項２】 前記抵抗手段は、電界効果トランジスタ
であることを特徴とする請求項１記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294063A JPH07131324A (ja) | 1993-10-28 | 1993-10-28 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294063A JPH07131324A (ja) | 1993-10-28 | 1993-10-28 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131324A true JPH07131324A (ja) | 1995-05-19 |
Family
ID=17802809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5294063A Pending JPH07131324A (ja) | 1993-10-28 | 1993-10-28 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131324A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236992A (ja) * | 2004-02-16 | 2005-09-02 | Samsung Electronics Co Ltd | 平面パネルソースドライバのマルチレベルシフタ回路 |
| US9048788B2 (en) | 2011-05-13 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a photoelectric conversion portion |
-
1993
- 1993-10-28 JP JP5294063A patent/JPH07131324A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236992A (ja) * | 2004-02-16 | 2005-09-02 | Samsung Electronics Co Ltd | 平面パネルソースドライバのマルチレベルシフタ回路 |
| US9048788B2 (en) | 2011-05-13 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a photoelectric conversion portion |
| US9742362B2 (en) | 2011-05-13 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and operation method thereof |
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