JPS63303410A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63303410A JPS63303410A JP14023087A JP14023087A JPS63303410A JP S63303410 A JPS63303410 A JP S63303410A JP 14023087 A JP14023087 A JP 14023087A JP 14023087 A JP14023087 A JP 14023087A JP S63303410 A JPS63303410 A JP S63303410A
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Links
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- 230000006378 damage Effects 0.000 abstract 2
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- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Electronic Switches (AREA)
- Networks Using Active Elements (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し特に半絶縁性砒化ガリウム基
板上に形成された可変電流供給回路に関する。
板上に形成された可変電流供給回路に関する。
従来、この種の可変電流供給回路蝶、第３図に示す様に
シ、ヨットキーゲー）ＦＥＴ（以下、単にＦＥＴという
）２２のドレインを直接、あるいは抵抗２１を介して、
電流供給端子２５に接続し、ＦＥＴ２２のソースは電源
端子２３に接続して、′電流調整χ′Ｊ子２４で電流を
調整する（電流調整端子２４の電位は必要電流量になる
ように固定し、高周波動作はしない）回路が最も一般的
に用いらｔていた。
シ、ヨットキーゲー）ＦＥＴ（以下、単にＦＥＴという
）２２のドレインを直接、あるいは抵抗２１を介して、
電流供給端子２５に接続し、ＦＥＴ２２のソースは電源
端子２３に接続して、′電流調整χ′Ｊ子２４で電流を
調整する（電流調整端子２４の電位は必要電流量になる
ように固定し、高周波動作はしない）回路が最も一般的
に用いらｔていた。
上述した従来の可変電流供給回路は、第３図に示す様に
、電流供給端子２５がＦＥＴ２２のみ、あるいはＦＥＴ
２２と抵抗２１を介するだけで、電源端子２３と結線す
る形となっているので、電流調整端子２４の電位操作で
供給電流ＯｒｎＡ ＩＣｔ、た堝合、ＦＥＴ２２のドレ
インソース間電圧Ｖ Ｄａ ｉ、ｉ、電流供給端子２５
とｔ原端子２３の電位差に等しくなる。この電位差が大
きいと、ＦＥＴ２２のソースドレイン間°またはゲート
・ドレイン間の耐圧を越え、破壊に至るという欠点があ
る。
、電流供給端子２５がＦＥＴ２２のみ、あるいはＦＥＴ
２２と抵抗２１を介するだけで、電源端子２３と結線す
る形となっているので、電流調整端子２４の電位操作で
供給電流ＯｒｎＡ ＩＣｔ、た堝合、ＦＥＴ２２のドレ
インソース間電圧Ｖ Ｄａ ｉ、ｉ、電流供給端子２５
とｔ原端子２３の電位差に等しくなる。この電位差が大
きいと、ＦＥＴ２２のソースドレイン間°またはゲート
・ドレイン間の耐圧を越え、破壊に至るという欠点があ
る。
本発明は、論理を固定した無負荷の差動シ理回路へ絶え
ずオンしているスイッチングＦＥＴのドレインを電流供
給端子とし、カレントソースのＦＥＴのゲート電圧でそ
の電流量を調整する可変電流供給回路を有している。
ずオンしているスイッチングＦＥＴのドレインを電流供
給端子とし、カレントソースのＦＥＴのゲート電圧でそ
の電流量を調整する可変電流供給回路を有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例である。ＦＥＴＩ。
２．４により無負荷の差動型論理回路を構成しており、
ＦＥＴ１のドレインは直接電源端子５と接続しておシ、
ＦＥＴ２のドレイ／が電流供給端子となる。また、ＦＥ
ＴＩ、２のゲート電位は、内部分割抵抗３により、ＦＥ
Ｔ１はたえずカットオフし、ＦＥＴ２はたえずオンする
電位に保持する（ＦＥＴＩ。
ＦＥＴ１のドレインは直接電源端子５と接続しておシ、
ＦＥＴ２のドレイ／が電流供給端子となる。また、ＦＥ
ＴＩ、２のゲート電位は、内部分割抵抗３により、ＦＥ
Ｔ１はたえずカットオフし、ＦＥＴ２はたえずオンする
電位に保持する（ＦＥＴＩ。
２のゲート電位は外部電位で固定してもかまわない）。
電流調整端子７でカレントソースのＦＥＴ４の電流を調
整すればＦＥＴＩはカットオフしているため、ＦＥＴ４
の電流がそのまま、ＦＥＴ２を通り電流供給端子８に流
れる。この時カレントソースのＦＥＴ４の電流をＯｍＡ
としても、ソースを共有するＦＥＴ１．２のソースの電
位は、電流調整端子７と電源端子６の間の電位となシ、
各ＦＥＴのＶＤ３は従来例に比して小さくすることがで
きる。
整すればＦＥＴＩはカットオフしているため、ＦＥＴ４
の電流がそのまま、ＦＥＴ２を通り電流供給端子８に流
れる。この時カレントソースのＦＥＴ４の電流をＯｍＡ
としても、ソースを共有するＦＥＴ１．２のソースの電
位は、電流調整端子７と電源端子６の間の電位となシ、
各ＦＥＴのＶＤ３は従来例に比して小さくすることがで
きる。
たとえば第１図で電流供給端子８と電源端子５の電位が
供１ｃｏｖで電源端子６が−５，２ｖのとき、ＦＥＴの
サイズ比を１ ： １ 、ＦＥＴＩのゲート電位を−４
，ＯＶ、ＦＥＴ２ Ｏゲート電位ヲ−ｚｓｖ トし、Ｆ
ＥＴのしきい値電圧を一〇、６ｖとすれば、カレントソ
ースのＦＥＴ４に流れる電流によらず、ソースを共有す
るＦＥＴＩ、２のソースの電位は、−ＺＳＶ前後で一定
する。したがっていずれのＦＥＴもＶＤＳく３Ｖに押え
ることが可能である。
供１ｃｏｖで電源端子６が−５，２ｖのとき、ＦＥＴの
サイズ比を１ ： １ 、ＦＥＴＩのゲート電位を−４
，ＯＶ、ＦＥＴ２ Ｏゲート電位ヲ−ｚｓｖ トし、Ｆ
ＥＴのしきい値電圧を一〇、６ｖとすれば、カレントソ
ースのＦＥＴ４に流れる電流によらず、ソースを共有す
るＦＥＴＩ、２のソースの電位は、−ＺＳＶ前後で一定
する。したがっていずれのＦＥＴもＶＤＳく３Ｖに押え
ることが可能である。
第２図は本発明の他の実施例の回路図である。
ＦＥＴ１４〜１９により、無負荷の差動型論理回路を縦
に２段組みあわせてあり分割抵抗１０．１１によシ、内
部発生された電位で、ＦＥＴ１４，１８はたえずカット
オフし、ＦＥＴ１６，１７はたえずオンするようにする
。ＦＥＴ１５に流れる電流はＦＥＴ１６゜１７を通り、
電流供給端子１２に供給され、電流調整端子１３によシ
調整可能である。
に２段組みあわせてあり分割抵抗１０．１１によシ、内
部発生された電位で、ＦＥＴ１４，１８はたえずカット
オフし、ＦＥＴ１６，１７はたえずオンするようにする
。ＦＥＴ１５に流れる電流はＦＥＴ１６゜１７を通り、
電流供給端子１２に供給され、電流調整端子１３によシ
調整可能である。
この実施例では電流供給端子１３と電源端子９０間にＦ
ＥＴが３段あるため第１図の実施例の回路より、各ＦＥ
ＴＣＤＶｐｓは小さくなる。
ＥＴが３段あるため第１図の実施例の回路より、各ＦＥ
ＴＣＤＶｐｓは小さくなる。
以上説明したように、本発明は無負荷の差動型論理回路
の論理を固定し、オンするＦＥＴ・ドレインを電流供給
端子にしている。差動型論理回路のソースを共有するＦ
ＥＴのソース電位は、ソースを共有するＦＥＴとカレン
トソースのＦＥＴのサイズ比、及び各ＦＥＴのゲートＥ
Ｃ位によシ決まり、その電位は第１図の回路であれば、
電流供給端子８の電位と電源端子６の電位の間の電位と
なる。
の論理を固定し、オンするＦＥＴ・ドレインを電流供給
端子にしている。差動型論理回路のソースを共有するＦ
ＥＴのソース電位は、ソースを共有するＦＥＴとカレン
トソースのＦＥＴのサイズ比、及び各ＦＥＴのゲートＥ
Ｃ位によシ決まり、その電位は第１図の回路であれば、
電流供給端子８の電位と電源端子６の電位の間の電位と
なる。
よって、電流供給端子８と電源端子６との電位差が大き
な時に、供給電流をＯｍＡとしても、この２端子間の電
位差がそっくり１つのＦＥＴのソースΦドレイン間にか
かることがないためノース・ドレイン間の耐圧を越えて
ＦＥＴが破壊してしまうのを防止できる効果がある。
な時に、供給電流をＯｍＡとしても、この２端子間の電
位差がそっくり１つのＦＥＴのソースΦドレイン間にか
かることがないためノース・ドレイン間の耐圧を越えて
ＦＥＴが破壊してしまうのを防止できる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図であり、第３図は従来の可
変電流供給回路の回路図である。 １・−・・・・ＦＥＴ、２・・・・・・ＦＥＴ１３・・
・・・・分割抵抗、４・・・・・・ＦＥＴ、５・・・・
・・電源端子、６・・・・・・電源端子、７・・・・・
・電流調整端子、８・・・・・・電流供給端子、９・・
・・・・電源端子、１０・・・・・・分割抵抗、１１・
・・・・・分割抵抗、１２・・・・・・電流供給端子、
１３・・・・・・電流調整端子、１４・−・・・・ＦＥ
Ｔ、１５・・・・・・ＦＥＴ、１６・・・・−・ＦＥＴ
、１７・・・・・・ＦＥＴ、１８・・・・・・ＦＥＴ、
１９・・・・・・ＦＥＴ、２０−・・・・・電源端子、
２１・・・・・・抵抗、２２・・・・・・ＦＥＴ、２３
・・・・・・電源端子、２４・・・・・・電流調整端子
、２５・・・・・・電流供給端子。 代理人 弁理士 内 原 １−′・ゞ７−パ１ノ
゛ ＼ゴ、。 峯 ｔｍ −亭 ２ 図 茅 ３ 叉
明の他の実施例を示す回路図であり、第３図は従来の可
変電流供給回路の回路図である。 １・−・・・・ＦＥＴ、２・・・・・・ＦＥＴ１３・・
・・・・分割抵抗、４・・・・・・ＦＥＴ、５・・・・
・・電源端子、６・・・・・・電源端子、７・・・・・
・電流調整端子、８・・・・・・電流供給端子、９・・
・・・・電源端子、１０・・・・・・分割抵抗、１１・
・・・・・分割抵抗、１２・・・・・・電流供給端子、
１３・・・・・・電流調整端子、１４・−・・・・ＦＥ
Ｔ、１５・・・・・・ＦＥＴ、１６・・・・−・ＦＥＴ
、１７・・・・・・ＦＥＴ、１８・・・・・・ＦＥＴ、
１９・・・・・・ＦＥＴ、２０−・・・・・電源端子、
２１・・・・・・抵抗、２２・・・・・・ＦＥＴ、２３
・・・・・・電源端子、２４・・・・・・電流調整端子
、２５・・・・・・電流供給端子。 代理人 弁理士 内 原 １−′・ゞ７−パ１ノ
゛ ＼ゴ、。 峯 ｔｍ −亭 ２ 図 茅 ３ 叉
Claims (1)
- 論理を固定した無負荷の差動論理回路の絶えずオンして
いるスイッチングＦＥＴのドレインを電流供給端子とし
、カレントソースＦＥＴのゲート電圧でその電流量を調
整する可変電流供給回路を含んで成る事を特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14023087A JPS63303410A (ja) | 1987-06-03 | 1987-06-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14023087A JPS63303410A (ja) | 1987-06-03 | 1987-06-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63303410A true JPS63303410A (ja) | 1988-12-12 |
Family
ID=15263933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14023087A Pending JPS63303410A (ja) | 1987-06-03 | 1987-06-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63303410A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318714A (ja) * | 2002-02-20 | 2003-11-07 | Matsushita Electric Ind Co Ltd | ドライブ回路 |
| JP2007028330A (ja) * | 2005-07-19 | 2007-02-01 | Nec Electronics Corp | 半導体回路及び抵抗値制御方法 |
-
1987
- 1987-06-03 JP JP14023087A patent/JPS63303410A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003318714A (ja) * | 2002-02-20 | 2003-11-07 | Matsushita Electric Ind Co Ltd | ドライブ回路 |
| JP2007028330A (ja) * | 2005-07-19 | 2007-02-01 | Nec Electronics Corp | 半導体回路及び抵抗値制御方法 |
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