JP3505837B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3505837B2 JP3505837B2 JP07426395A JP7426395A JP3505837B2 JP 3505837 B2 JP3505837 B2 JP 3505837B2 JP 07426395 A JP07426395 A JP 07426395A JP 7426395 A JP7426395 A JP 7426395A JP 3505837 B2 JP3505837 B2 JP 3505837B2
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- circuit
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Description
【０００１】
【産業上の利用分野】本発明は、ＩＣにおける電源切り
換え回路、降圧電源回路に関する。
換え回路、降圧電源回路に関する。
【０００２】
【従来の技術】従来の降圧電源回路は、電源切り換え回
路の状態に関係なく常に降圧された電圧を出力してい
る。また従来の電源切り換え回路は、図３に示す様に、
降圧電源回路１１０と内部回路１１３との間にＭＯＳト
ランジスタ１１１を介在させており、ＭＯＳトランジス
タ部での電圧低下の影響を受けている。更にはＭＯＳト
ランジスタ１１１のサブは、ＶＤＤと接続されているた
め、ＭＯＳトランジスタのバックゲート効果の影響でＭ
ＯＳトランジスタ１１１のＶｔｈが大きくなりそれによ
る更なる電圧低下の影響も大きい。また、ＭＯＳプロセ
スでは、Ｖｔｈがばらつくため、その影響もある。
路の状態に関係なく常に降圧された電圧を出力してい
る。また従来の電源切り換え回路は、図３に示す様に、
降圧電源回路１１０と内部回路１１３との間にＭＯＳト
ランジスタ１１１を介在させており、ＭＯＳトランジス
タ部での電圧低下の影響を受けている。更にはＭＯＳト
ランジスタ１１１のサブは、ＶＤＤと接続されているた
め、ＭＯＳトランジスタのバックゲート効果の影響でＭ
ＯＳトランジスタ１１１のＶｔｈが大きくなりそれによ
る更なる電圧低下の影響も大きい。また、ＭＯＳプロセ
スでは、Ｖｔｈがばらつくため、その影響もある。
【０００３】
【発明が解決しようとする課題】従来の電源切り換え回
路は前述したように、降圧電源と内部回路用電源供給ラ
イン間にＭＯＳトランジスタを介在させていたため、Ｍ
ＯＳトランジスタ部での電圧低下が著しく、降圧電源電
圧より、内部回路に供給される電源電圧は相当低下して
いる。内部回路が動作する電源電圧は、集積回路によっ
て決まっており、降圧電源が使用できる電源電圧は、例
えば１／ｎ降圧の場合、（内部回路最低動作電圧）×ｎ
＋（ＭＯＳトランジスタによる低下電圧）△Ｖ×ｎ以上
なければならない。通常、ＩＣの電源電圧は決まってお
り、その電源電圧範囲内で降圧電源が使える電圧範囲が
広いほど、ＩＣは低消費電力化が図れる。従来の電源電
圧切り換え回路には△Ｖ×ｎだけ降圧電源の使える電圧
範囲が狭くなり、ＩＣの低消費電力化が図れなくなると
いう問題点を有する。また、降圧電源と内部回路用電源
ライン間に介在する図３の１１１で示すＭＯＳトランジ
スタを無くして降圧電源と内部回路用電源ラインを直接
接続した場合は、従来の降圧電源回路は常に降圧された
電圧を出力しているため、ＩＣの電源と電源ショートす
るという問題点も新たに発生する。
路は前述したように、降圧電源と内部回路用電源供給ラ
イン間にＭＯＳトランジスタを介在させていたため、Ｍ
ＯＳトランジスタ部での電圧低下が著しく、降圧電源電
圧より、内部回路に供給される電源電圧は相当低下して
いる。内部回路が動作する電源電圧は、集積回路によっ
て決まっており、降圧電源が使用できる電源電圧は、例
えば１／ｎ降圧の場合、（内部回路最低動作電圧）×ｎ
＋（ＭＯＳトランジスタによる低下電圧）△Ｖ×ｎ以上
なければならない。通常、ＩＣの電源電圧は決まってお
り、その電源電圧範囲内で降圧電源が使える電圧範囲が
広いほど、ＩＣは低消費電力化が図れる。従来の電源電
圧切り換え回路には△Ｖ×ｎだけ降圧電源の使える電圧
範囲が狭くなり、ＩＣの低消費電力化が図れなくなると
いう問題点を有する。また、降圧電源と内部回路用電源
ライン間に介在する図３の１１１で示すＭＯＳトランジ
スタを無くして降圧電源と内部回路用電源ラインを直接
接続した場合は、従来の降圧電源回路は常に降圧された
電圧を出力しているため、ＩＣの電源と電源ショートす
るという問題点も新たに発生する。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
電源電圧を降圧する降圧回路と、前記降圧回路の出力電
圧と、前記電源電圧のどちらかを選択して動作する内部
回路と、前記内部回路と電源電圧が供給される電源端子
との間に接続されるスイッチ素子とを有し、前記降圧回
路の出力端子は、前期スイッチ素子と前記内部回路との
接続点に接続され、前記降圧回路は、前記電源電圧と基
準電圧との間に直列に接続される第１トランジスタ〜第
４トランジスタと、第１トランジスタと第２トランジス
タ間の接続点と、第３トランジスタと第４トランジスタ
の接続点とが第１のコンデンサを介して接続され、第２
トランジスタと第３トランジスタ間の接続点と、第４ト
ランジスタと基準電圧間の接続点とが第２のコンデンサ
を介して接続され、第２トランジスタと第３トランジス
タ間の接続点は前記内部回路に接続され、前記内部回路
は前記降圧回路へ制御信号を出力し、前記スイッチ素子
が導通状態に制御される場合は、前記制御信号に基づい
て第１〜第４トランジスタのうち２以上のトランジスタ
がオフとなり、前記降圧回路はハイインピーダンス状態
になることを特徴とする。また、本発明の半導体装置
は、前記スイッチ素子はＭＯＳトランジスタであり、前
記ＭＯＳトランジスタは前記内部回路によって制御され
ることを特徴とする。また、本発明の半導体装置は、前
記スイッチ素子は前記内部回路により制御されることを
特徴とする。
電源電圧を降圧する降圧回路と、前記降圧回路の出力電
圧と、前記電源電圧のどちらかを選択して動作する内部
回路と、前記内部回路と電源電圧が供給される電源端子
との間に接続されるスイッチ素子とを有し、前記降圧回
路の出力端子は、前期スイッチ素子と前記内部回路との
接続点に接続され、前記降圧回路は、前記電源電圧と基
準電圧との間に直列に接続される第１トランジスタ〜第
４トランジスタと、第１トランジスタと第２トランジス
タ間の接続点と、第３トランジスタと第４トランジスタ
の接続点とが第１のコンデンサを介して接続され、第２
トランジスタと第３トランジスタ間の接続点と、第４ト
ランジスタと基準電圧間の接続点とが第２のコンデンサ
を介して接続され、第２トランジスタと第３トランジス
タ間の接続点は前記内部回路に接続され、前記内部回路
は前記降圧回路へ制御信号を出力し、前記スイッチ素子
が導通状態に制御される場合は、前記制御信号に基づい
て第１〜第４トランジスタのうち２以上のトランジスタ
がオフとなり、前記降圧回路はハイインピーダンス状態
になることを特徴とする。また、本発明の半導体装置
は、前記スイッチ素子はＭＯＳトランジスタであり、前
記ＭＯＳトランジスタは前記内部回路によって制御され
ることを特徴とする。また、本発明の半導体装置は、前
記スイッチ素子は前記内部回路により制御されることを
特徴とする。
【０００５】
【実施例】本発明の第１の実施例として図１に電源切り
換え回路の回路図を示す。
換え回路の回路図を示す。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
電源電圧を降圧した降圧電圧を発生する降圧回路と、前
記降圧電圧または前記電源電圧が選択的に供給される内
部回路と、前記内部回路と電源電圧が供給される電源端
子との間に接続されるスイッチ素子とを有し、前記降圧
回路の出力端子は、前記スイッチ素子と前記内部回路と
の接続点に接続され、前記スイッチ素子が導通状態に制
御される場合は、前記降圧回路の出力はハイインピーダ
ンスになるよう制御されることを特徴とする。また、前
記スイッチ素子はＭＯＳトランジスタであることを特徴
とする。また、前記降圧回路は、電源間に複数のトラン
ジスタが直列接続され、該トランジスタのいずれかの接
続点より降圧電圧を出力する構成であり、前記スイッチ
素子が導通状態に制御される場合は、前記複数のトラン
ジスタのうちのいずれかが非導通状態になることによ
り、出力がハイインピーダンスとなることを特徴とす
る。さらに、前記スイッチ素子は前記内部回路により制
御されることを特徴とする。
電源電圧を降圧した降圧電圧を発生する降圧回路と、前
記降圧電圧または前記電源電圧が選択的に供給される内
部回路と、前記内部回路と電源電圧が供給される電源端
子との間に接続されるスイッチ素子とを有し、前記降圧
回路の出力端子は、前記スイッチ素子と前記内部回路と
の接続点に接続され、前記スイッチ素子が導通状態に制
御される場合は、前記降圧回路の出力はハイインピーダ
ンスになるよう制御されることを特徴とする。また、前
記スイッチ素子はＭＯＳトランジスタであることを特徴
とする。また、前記降圧回路は、電源間に複数のトラン
ジスタが直列接続され、該トランジスタのいずれかの接
続点より降圧電圧を出力する構成であり、前記スイッチ
素子が導通状態に制御される場合は、前記複数のトラン
ジスタのうちのいずれかが非導通状態になることによ
り、出力がハイインピーダンスとなることを特徴とす
る。さらに、前記スイッチ素子は前記内部回路により制
御されることを特徴とする。
【０００７】
【発明の効果】以上説明したように本発明によれば、降
圧電源回路を有し、前記降圧電源回路が出力する降圧電
源とＩＣの電源とを切り変えて使用するＩＣでは、降圧
電源の使用できる電源電圧範囲が広がり、低消費電力化
が図れる。これは、１／ｎ降圧電源を使用すると、電力
消費はＩＣの電源使用時に比較して１／ｎになるために
その効果は大きい。特に電池等を使用する場合、電池特
性は、使用時間と共に出力電圧が少しづつ下がっていく
ため、降圧回路の使用できる電源電圧が広ければ広いほ
ど長時間電池を使用できる。従って本発明では、降圧回
路を使用するメリットつまりＩＣの低消費電力化を図る
という点に対して、それを最大限引き出すことを可能に
している。
圧電源回路を有し、前記降圧電源回路が出力する降圧電
源とＩＣの電源とを切り変えて使用するＩＣでは、降圧
電源の使用できる電源電圧範囲が広がり、低消費電力化
が図れる。これは、１／ｎ降圧電源を使用すると、電力
消費はＩＣの電源使用時に比較して１／ｎになるために
その効果は大きい。特に電池等を使用する場合、電池特
性は、使用時間と共に出力電圧が少しづつ下がっていく
ため、降圧回路の使用できる電源電圧が広ければ広いほ
ど長時間電池を使用できる。従って本発明では、降圧回
路を使用するメリットつまりＩＣの低消費電力化を図る
という点に対して、それを最大限引き出すことを可能に
している。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す電源切り換え回路
の回路図である。
の回路図である。
【図２】本発明の第２の実施例を示す電源切り換え回路
の回路図である。
の回路図である。
【図３】第１の従来例を示す電源切り換え回路の回路図
である。
である。
【図４】本発明の第１の実施例を示す降圧回路出力部の
回路図である。
回路図である。
【図５】第１の従来例を示す電源切り換え回路のトラン
ジスタ部のＩＣ断面図である。
ジスタ部のＩＣ断面図である。
１００、１１０、２００、２０７ 降圧回路
１０２、１１３、２０２ 内部回路
１０１、１１１、１１２、１２０、１２１、１２２、１
２３、２０１ ＭＯＳトランジスタ １２４、１２５ コンデンサ １０４、１１６、１１７、１２７、１２８、１２９、１
３０、１６７、１６８、２０４ ＭＯＳトランジスタの
ゲート １６１、１６３ ＭＯＳトランジスタのソース １６２、１６４ ＭＯＳトランジスタのドレイン １０６、１１８、１１９、１６５、１６６、１６９、１
７０、２０６ ＭＯＳトランジスタのサブ １７１ ＩＣの基板部分 １７２ 降圧電源電圧 １０３、１０５、１１４、１１５、１２６、１３１、１
３２、１６０、２０３、２０５、２０８ 接続ノード
２３、２０１ ＭＯＳトランジスタ １２４、１２５ コンデンサ １０４、１１６、１１７、１２７、１２８、１２９、１
３０、１６７、１６８、２０４ ＭＯＳトランジスタの
ゲート １６１、１６３ ＭＯＳトランジスタのソース １６２、１６４ ＭＯＳトランジスタのドレイン １０６、１１８、１１９、１６５、１６６、１６９、１
７０、２０６ ＭＯＳトランジスタのサブ １７１ ＩＣの基板部分 １７２ 降圧電源電圧 １０３、１０５、１１４、１１５、１２６、１３１、１
３２、１６０、２０３、２０５、２０８ 接続ノード
Claims (3)
- 【請求項１】電源電圧を降圧する降圧回路と、前記降圧
回路の出力電圧と、前記電源電圧のどちらかを選択して
動作する内部回路と、前記内部回路と電源電圧が供給さ
れる電源端子との間に接続されるスイッチ素子とを有す
る半導体装置であって、 前記降圧回路の出力端子は、前記スイッチ素子と前記内
部回路との接続点に接続され、 前記降圧回路は、 前記電源電圧と基準電圧との間に直列に接続される第１
トランジスタ〜第４トランジスタとを有し、 第１トランジスタと第２トランジスタ間の接続点と、第
３トランジスタと第４トランジスタの接続点とが第１の
コンデンサを介して接続され、 第２トランジスタと第３トランジスタ間の接続点と、第
４トランジスタと基準電圧間の接続点とが第２のコンデ
ンサを介して接続され、 第２トランジスタと第３トランジスタ間の接続点は前記
内部回路に接続され、 前記内部回路は前記降圧回路へ制御信号を出力し、 前記スイッチ素子が導通状態に制御される場合は、前記
制御信号に基づいて第１〜第４トランジスタのうち２以
上のトランジスタがオフとなり、前記降圧回路はハイイ
ンピーダンス状態になることを特徴とする半導体装置。 - 【請求項２】前記スイッチ素子はＭＯＳトランジスタで
あり、前記ＭＯＳトランジスタは前記内部回路によって
制御されることを特徴とする請求項１記載半導体装置。 - 【請求項３】前記スイッチ素子は前記内部回路により制
御されることを特徴とする請求項１乃至２記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07426395A JP3505837B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07426395A JP3505837B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08272466A JPH08272466A (ja) | 1996-10-18 |
| JP3505837B2 true JP3505837B2 (ja) | 2004-03-15 |
Family
ID=13542078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07426395A Expired - Fee Related JP3505837B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3505837B2 (ja) |
-
1995
- 1995-03-30 JP JP07426395A patent/JP3505837B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08272466A (ja) | 1996-10-18 |
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Legal Events
| Date | Code | Title | Description |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031208 |
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Free format text: PAYMENT UNTIL: 20081226 Year of fee payment: 5 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091226 Year of fee payment: 6 |
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| LAPS | Cancellation because of no payment of annual fees |