JPH10214487A - 電力散逸制御を有する集積回路 - Google Patents

電力散逸制御を有する集積回路

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JPH10214487A
JPH10214487A JP35434097A JP35434097A JPH10214487A JP H10214487 A JPH10214487 A JP H10214487A JP 35434097 A JP35434097 A JP 35434097A JP 35434097 A JP35434097 A JP 35434097A JP H10214487 A JPH10214487 A JP H10214487A
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Abstract

(57)【要約】 【課題】 電力消費を著しく減少させた集積回路装置を
提供する。 【解決手段】 ポータブル電子装置の動作において非選
択状態とされた場合に静止モードで動作するか又はバッ
テリバックアップモードで動作するＳＲＡＭ等の集積回
路装置が、内部電力供給ノード上の電圧を減少させる電
力散逸制御回路を有しており、従ってメモリアレイは、
その中に格納されているデータを不変のまま維持するの
に充分な最小レベルにおいて電力が駆動される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路装置に関
するものであって、更に詳細には、電力消費が低いバッ
テリ駆動型集積回路に関するものである。
【０００２】
【従来の技術】例えばスタティックランダムアクセスメ
モリ（ＳＲＡＭ）装置等の多くの集積回路は、それが使
用されている機器がターンオフされるか又は該機器への
電源に障害が発生した場合に、メモリ装置内に格納され
ているデータを維持するためのバックアップ電源として
バッテリに依存している。このような集積回路はますま
す複雑なものとなっており、従ってこのようなバックア
ップバッテリに対する要求が高まっている。バッテリ技
術は改良されているが、バッテリ能力の増加はそれら使
用される集積回路装置の増加するパワー条件にみあった
ものではない。従って、バッテリバックアップモードで
使用される場合には集積回路の電力消費を減少させるこ
とが必要である。
【０００３】更に、ポータブル電子装置（コンピュー
タ、携帯電話等）は、通常の使用期間中に動作電力を供
給するためにバッテリに依存する。このような装置は、
集積回路装置を使用しており、それはバッテリの電力を
消費し且つバッテリ再充電の間の動作時間を減少させ
る。従って、バッテリの単一の充電での動作時間を延長
させるためにポータブル電子装置において使用される集
積回路の電力消費を減少させることが必要である。
【０００４】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、電力消費を低下させた集積回路を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明によれば、電力消
費制御回路が集積回路装置内に設けられ、それは集積回
路装置の主回路の動作モードに依存して、該主回路へ供
給される電力をフルパワー即ち全電力状態から減少させ
た電力状態へスイッチさせる。本発明の別の特徴によれ
ば、集積回路メモリ装置が提供され、該装置が外部回路
によって非選択状態とされる場合に低電力散逸モードへ
スイッチさせ、従って該装置は入力／出力動作を実行す
ることなしに格納されている情報のステータスを維持す
ることが必要であるに過ぎない。本発明の更に別の特徴
によれば、集積回路メモリ装置が提供され、該装置はバ
ッテリバックアップ動作期間中に低電力散逸モードへス
イッチされ、従って長期間にわたってその中に格納され
ているデータを維持するために最小の保持電圧を該装置
へ印加させる。
【０００６】
【発明の実施の形態】図１を参照すると、本発明に基づ
いて構成された集積回路装置１０が示されており、それ
はより大きな点線の輪郭内に含まれる回路として示して
ある。集積回路装置１０は、主回路１２を有しており、
それは、好適には、例えばＳＲＡＭメモリアレイ等のメ
モリ回路である。従来のＳＲＡＭは、所謂「４Ｔ」及び
「６Ｔ」タイプのものを包含しており、両方とも当該技
術分野において公知である。４Ｔ型ＳＲＡＭは４個のＮ
チャンネルＭＯＳＦＥＴ（金属・酸化物・半導体電界効
果トランジスタ）及び２個の抵抗をメモリアレイの各メ
モリセルに対して使用する。これらの抵抗は、典型的
に、アレイ内を走行する多結晶シリコン（ポリシリコ
ン）ラインからなる高固有抵抗部分である。６Ｔ型ＳＲ
ＡＭは６個のＭＯＳＦＥＴを使用し、そのうちの２個は
Ｐチャンネルトランジスタであり且つそのうちの４個は
Ｎチャンネルトランジスタである。
【０００７】集積回路装置１０は高電圧端子１４と低電
圧端子１６との間に接続されており、それらは、夫々、
Ｖext （外部電圧供給を表わしている）及びＧＮＤ（接
地端子を表わしている）として示されている。集積回路
装置１０はより小さな点線で囲まれた電力散逸制御回路
２０を有している。この電力散逸制御回路２０は第一電
力供給枝２２を有しており、それは第二電力供給枝２４
と並列接続されている。第一スイッチＳＷ１が第一枝２
２内に配設されており且つ第二スイッチＳＷ２が第二枝
２４内に配設されている。電圧シフト要素３０も第二ス
イッチＳＷ２と直列して第二枝２４内に配設されてい
る。
【０００８】第一及び第二枝２２及び２４は、高電圧端
子１４と内部電力供給ノードＶINTとの間に代替的な経
路を与えている。主回路１２は内部電力供給ノードＶ
INT と低電圧即ちＧＮＤ端子１６との間に接続されてい
る。スイッチＳＷ１及びＳＷ２の状態は制御回路２６に
よって制御される。主回路１２が活性モードにある場合
には、即ち、それは、ＳＲＡＭメモリアレイの場合に
は、外部回路からデータを読み取るか又は外部回路へデ
ータを書込む場合に相当するが、主回路１２は通常動作
電圧レベルにおけるフルパワー即ち全電力を必要とす
る。然しながら、主回路が静止（ｑｕｉｅｓｃｅｎｔ）
モードにある場合には、それは、ＳＲＡＭメモリの場合
には、その中に格納されているデータのステータスを単
に維持することを意味しているが、それは通常動作電圧
レベルにおけるフルパワー即ち全電力を必要とするもの
ではない。その代わりに、静止モードにおいては、それ
は各メモリセルアレイにおけるトランジスタをターンオ
ンした状態に維持するために必要な最小電圧を印加する
ことによってメモリアレイ内に格納されている情報のス
テータスを維持することが可能である。このような最小
電圧即ち「保持」電圧は、該アレイの各メモリセルにお
いて使用される典型的なトランジスタのスレッシュホー
ルド電圧よりも１Ｖの１０分の数Ｖ高いものであるに過
ぎない場合がある。例えば、典型的なメモリセルにおい
ては、トランジスタはオン状態に維持されるためには単
に０．６Ｖを必要とするに過ぎない。あるプロセスはＮ
チャンネル及びＰチャンネルトランジスタを製造するた
めに使用されるドーピングを異なるものとさせ、従って
Ｎチャンネルトランジスタはオン状態に維持されるため
に０．６Ｖ必要とする場合があり、一方Ｐチャンネルト
ランジスタはオン状態に維持されるのに約０．８Ｖ必要
とする場合がある。従って、全部Ｎチャンネルトランジ
スタを使用する４Ｔ型ＳＲＡＭの場合には、内部電力供
給ノードＶINT へ印加される約１．０Ｖの保持電圧がメ
モリアレイ内に格納されているデータを維持するのに充
分である。ＰチャンネルとＮチャンネルの両方のトラン
ジスタを使用する６Ｔ型ＳＲＡＭメモリの場合には、約
１．２Ｖの保持電圧がメモリアレイ内に格納されている
データを維持するのに充分である。
【０００９】従って、メモリアレイが静止モードで動作
中の場合には、完全な通常の動作電圧をメモリアレイへ
印加させることは不必要に過剰な電力散逸を発生させる
こととなることが理解される。従って、メモリアレイが
静止モードにある場合には、制御回路２６が第一スイッ
チＳＷ１を開成し且つ第二スイッチＳＷ２を閉成し、従
って電力は第二枝２４を介して主回路へ供給される。第
二枝２４においては、電圧シフト要素３０が通常動作電
圧のレベルから主回路１２のメモリアレイ内において格
納されているデータのステータスを維持するのに必要な
所望の保持電圧レベルへの電圧降下を発生させる。
【００１０】図２を参照して、本発明の特定の適用例に
ついて説明する。この適用例はメインのバッテリ（不図
示）が通常動作電圧レベルＶCCで電力を供給する場合の
ポータブル電子装置におけるバッテリパワーを節約する
ために有用である。図２の集積回路装置は、大略参照番
号４０で示してあり、且つ高電圧端子ＶCCと低電圧端子
ＶSSとを有している。装置４０は主回路４２を有してお
り、それは例えばＳＲＡＭ又はＤＲＡＭ等のメモリアレ
イとすることが可能であり、又は活性モードと静止モー
ドとを有するその他の種々の集積回路のいずれかとする
ことが可能である。
【００１１】主回路４２は内部電力供給ノードＶINT と
低電圧端子ＶSSとの間に接続されている。電力散逸制御
回路４４が高電圧端子ＶCCと内部電力供給ノードＶINT
との間に接続されている。電力散逸制御回路４４は、第
一枝４６を有しており、それは第二枝４８と並列して接
続されている。第一枝４６はＰチャンネルＭＯＳトラン
ジスタＴ１を有しており、それは高電圧端子ＶCCを内部
電力供給ノードＶINTへ接続させる。第二枝４８は第一
ＮチャンネルＭＯＳトランジスタＴ2 を有しており、そ
れは第二ＮチャンネルＭＯＳトランジスタＴ3 と直列し
て高電圧端子ＶCCを内部電力供給ノードＶINT へ接続す
る経路内に設けられている。トランジスタＴ3 がダイオ
ードとして機能すべくそのゲートをそのドレインへ接続
して公知の態様で接続されている。
【００１２】制御回路５０は、トランジスタＴ1 及びＴ
2 のゲートの間の共通接続部に印加される制御信号Ｖ
CTR によってトランジスタＴ1 及びＴ2 のオン及びオフ
状態を制御する。従って、トランジスタＴ1 がオンであ
る場合には、トランジスタＴ2がオフであり、その逆も
又真である。制御回路５０は、集積回路装置４０へ印加
される外部信号Ｓに応答して動作する。例えば、入力す
る信号Ｓが集積回路装置外部の他の回路からのチップ選
択及びチップ非選択信号を伝達する場合がある。制御回
路５０は信号Ｓを解釈して、集積回路装置４０が通常動
作のために信号Ｓによって選択されている即ち「イネー
ブル」される場合には、トランジスタＴ1をターンオン
させ且つトランジスタＴ2 をターンオフさせる低電圧信
号としてＶCTR を印加させる。このような条件において
は、通常のＶCC動作電圧が主回路４２へ印加され、トラ
ンジスタＴを横断して基本的に電圧降下は発生しない。
何故ならば、それは強くターンオンされているからであ
る。集積回路装置４０が入力する信号Ｓによって非選択
状態とされる場合には、制御回路５０は、高電圧レベル
における制御信号ＶCTR を発生してトランジスタＴ1 を
ターンオフさせ且つトランジスタＴ2 をターンオンさせ
る。これらの条件下においては、電圧ＶCCは内部電力供
給ノードＶINT に表われる前にトランジスタＴ1 及びＴ
3 を横断しての電圧降下によって減少される。トランジ
スタＴ2 は特にＮチャンネルトランジスタとして示して
あるが、それは反転したＶCTR 信号によって駆動される
Ｐチャンネルトランジスタとして実現することも可能で
ある。然しながら、前述したようにＮチャンネルトラン
ジスタＴ2 によって与えられる増加した電圧降下は本発
明の特定の具体例において好適な場合がある。
【００１３】ノードＶINT において必要とされる通常電
圧供給ＶCC及び最小保持電圧の夫々のレベルに基づい
て、例えばトランジスタＴ3 のような１つ又はそれ以上
の付加的なトランジスタを２番目の枝４８内において直
列して接続させることが可能である。例えば、簡単に図
４を参照すると、２個のＮチャンネルトランジスタＴA
及びＴB を直列して接続させ且つ各々のゲートをそのド
レインへ接続させることによって、図２における単一の
トランジスタＴ3 の電圧降下の２倍の電圧降下を与える
ことが可能である。従って、電力散逸制御回路４４の第
二枝４８内の電圧降下は、ＶCCから静止モードにおいて
主回路４２の条件を維持するのに必要なほぼ最小の保持
電圧へ電圧レベルを減少させるために適宜調節させるこ
とが可能である。本発明のこの適用例は、メモリ装置が
非選択状態にあり且つ単に静止状態でデータを維持する
に過ぎない場合に、例えばＳＲＡＭメモリ装置等の集積
回路装置の電力散逸を減少させることによってバッテリ
駆動型ポータブル電子装置の動作時間を延長させるもの
であることが理解される。
【００１４】次に、図３を参照して、バッテリバックア
ップ型ＳＲＡＭに関連して本発明の別の実施例について
説明する。図３は集積回路装置を大略参照番号６０で示
してある。集積回路装置６０は主回路６２を有してお
り、それは、この場合には、ＳＲＡＭメモリアレイであ
る。それは、前述した如く、４Ｔ型か又は６Ｔ型のいず
れかのＳＲＡＭとすることが可能である。
【００１５】主回路６２は、通常、高電圧端子ＶCCと低
電圧端子ＶSSに接続されている従来の外部電源（不図
示）によって電力が供給される。外部電源に障害が発生
した場合に、バックアップバッテリＶBAT が接続されて
主回路６２に対する電力供給源を与える。典型的に、こ
のようなバックアップバッテリは集積回路装置６０のハ
ウジング（不図示）へ直接的に取付けられる小型のバッ
テリである。
【００１６】バックアップバッテリＶBAT は負端子６４
と正端子６６とを有している。負端子６４は低電圧端子
ＶSSへ接続している。主回路６２は、内部電力供給ノー
ドＶINT と低電圧端子ＶSSとの間に接続している。第一
電力供給枝６８は、高電圧端子ＶCCをＰチャンネルＭＯ
ＳトランジスタＴ1 を介して内部電力供給ノードＶINT
へ接続している。第二電力供給枝７０が、バックアップ
バッテリＶBAT の正端子６６を、直列接続されているＮ
チャンネルトランジスタＴ2 及びＴ3 を介して内部電力
供給ノードＶINT へ接続している。
【００１７】高電圧端子ＶCCとバックアップバッテリＶ
BAT の正端子６６へ接続している制御回路７２が、主回
路６２に対して電力が第一枝６８を介して供給されるか
又は第二枝７０を介して供給されるかを決定する。トラ
ンジスタＴ1 及びＴ2 のゲートは制御回路７２によって
発生される制御信号ＶCTR を受取るノードにおいて共通
接続されている。制御回路７２は高電圧端子ＶCC上の電
圧のレベルを検知し且つそれを内部的に発生された基準
電圧と比較し、それにより、高電圧端子ＶCC上の電圧レ
ベルがバックアップバッテリ動作を必要とするレベルへ
降下したか否かを表わすことが可能である。制御回路７
２は、高電圧端子ＶCC上の電圧レベルが基準電圧よりも
高い場合には、低レベル（即ち、接地即ちＶSSにおけ
る）制御信号ＶCTR を発生する。これはトランジスタＴ
1 をターンオンさせ且つトランジスタＴ2 をターンオフ
させた状態に維持し、従って主回路６２はＶCC接続部を
介して外部電圧源から直接的に電力が供給される。然し
ながら、高電圧端子ＶCC上の電圧レベルが基準電圧より
降下すると、制御回路７２は、トランジスタＴ1 をター
ンオフさせ且つトランジスタＴ2 をターンオンさせるの
に充分な高レベルにおける制御信号ＶCTR を発生し、従
って電力は、第二枝７０及びその中に設けられている直
列接続されているトランジスタＴ2 及びＴ3 を介してバ
ックアップバッテリＶBAT によって主回路６２へ供給さ
れる。
【００１８】図２におけるように、図３のトランジスタ
Ｔ3 は、電圧シフト要素として作用し、それは内部電力
供給ノードＶINT における電圧レベルを主回路６２のメ
モリ内に格納されているデータを維持するのに必要な最
小の保持電圧レベルへ減少させるための１つのターンオ
ンスレッシュホールド電圧降下を与えている。前述した
ように、図３の単一のトランジスタＴ3 の代わりに２個
又はそれ以上のこのようなダイオード接続したＮチャン
ネルトランジスタ（例えば、図４参照）を置換させるこ
とが可能である。更に、図１に関連して一般的に説明し
た電圧シフト要素３０は、例えば図２及び３におけるト
ランジスタＴ3 のようなダイオード接続したＭＯＳトラ
ンジスタとして実現することは必ずしも必要ではなく、
その代わりに、例えば以下に説明するようなその他の回
路要素によって実現することも可能である。
【００１９】図５は、図２及び３のダイオード接続型Ｍ
ＯＳトランジスタＴ3 に対する代替物として抵抗Ｒを示
している。この抵抗Ｒは、高抵抗値を与えるために種々
の公知の技術を使用して集積回路装置において製造する
ことが可能なものである。例えば、抵抗Ｒは、高固有抵
抗多結晶シリコン（ポリシリコン）のストリップ内に構
成することが可能である。このような高固有抵抗ポリシ
リコン抵抗は、通常、４Ｔ型ＳＲＡＭメモリセルにおけ
る負荷要素として使用されている。
【００２０】然しながら、例えばダイオード又はダイオ
ード接続型トランジスタの整流要素は、電圧シフト要素
として非整流型抵抗よりも好適である。何故ならば、整
流要素は、抵抗と比較してより予測可能な電圧降下を与
えるからである。更に、ＶCC端子へ印加される外部パワ
ーが瞬間的に降下し次いで通常のレベルに復帰する場合
には、整流型の電圧シフト要素を設けてない場合にデー
タが失われる可能性がある。例えば、静止モードにおけ
る図２の集積回路装置４０の動作はＶCCが瞬間的に落下
する場合において整流型電圧シフト要素（即ちトランジ
スタＴ3 ）を使用することから利点が得られる。
【００２１】図６は図２及び３におけるトランジスタＴ
3 の代わりに１個又はそれ以上の直列接続したダイオー
ドＤA 及びＤB を使用する代替物を示している。１個又
はそれ以上のこのようなダイオードＤA 及びＤB は図１
の電圧シフト要素３０として機能することが可能であ
る。何故ならば、このような各ダイオードは図２及び３
のトランジスタＴ3 によって与えられるスレッシュホー
ルド電圧降下と同様の態様で約０．６Ｖの１個のターン
オンスレッシュホールドに等しい電圧降下を供給するか
らである。図６のダイオードＤA 及びＤB は、図７に示
したような従来の態様で実現することが可能である。そ
の場合に、Ｎ＋及びＰ＋のドープ領域は、従来の技術を
使用して基板７８内に形成されるＰウエル７６内に設け
られる。
【００２２】図８及び９はバイポーラトランジスタを製
造し且つそのベースをそのコレクタへ接続することによ
って集積回路内にダイオードの均等物を製造する付加的
な変形例を示している。図８は、ダイオード等価物を与
えるべく接続したＮＰＮバイポーラトランジスタＴNPN
を示している。図９はダイオード等価物を与えるべく接
続したＰＮＰバイポーラトランジスタＴPNP を示してい
る。これらのダイオード接続型バイポーラトランジスタ
のいずれもが、図２及び３のダイオード接続したＮチャ
ンネルトランジスタＴ3 と同様の態様で電圧シフト要素
として作用することが可能である。
【００２３】図１０は本発明の回路内において使用され
る場合に、通常のスレッシュホールド電圧よりも一層高
く且つ対応的に一層高い電圧降下を与えるトランジスタ
の実現例を示している。図１０のトランジスタは、概略
参照番号８０で示してあり、軽度にドープしたドレイン
（ＬＤＤ）タイプトランジスタの修正形態のものであ
る。トランジスタ８０はＮチャンネルＭＯＳＦＥＴであ
って、ゲート層８２がゲート酸化物層８４の上側に配設
されており且つゲート８２の側部において従来のＬＤＤ
型酸化物スペーサ８６及び８８を有している。トランジ
スタ８０はソース及びドレイン領域９０及び９２を有し
ており、それらは完全に高度にドープされている。点線
９４及び９６は、軽度にドープしたドレイン領域が通常
形成される位置を表わしているが、この場合には、これ
らの領域内においてドーピングは与えられていない。従
って、ソース及びドレイン領域９０及び９２は、従来の
ＭＯＳＦＥＴ装置のようにゲート８２の下側に延在する
ものではない。このＮチャンネルＭＯＳＦＥＴの修正形
態は、通常のものよりも一層高いターンオンスレッシュ
ホールド電圧を有するトランジスタを提供している。例
えば、このタイプのこのような装置は、１．２乃至２．
０Ｖの範囲内のスレッシュホールド電圧を有するように
製造することが可能である。図１０のトランジスタ８０
を効果的に使用することにより、スイッチＳＷ２及び図
１の電圧シフト要素３０をこのタイプの単一の高いスレ
ッシュホールドのトランジスタと共に実現することが可
能である。図２及び３の特定の回路において、トランジ
スタＴ2 はこのような高いスレッシュホールド電圧のト
ランジスタを使用して実現することが可能であり、従っ
て、該回路のその枝内に所望の電圧降下を達成するため
に、それと直列する何等付加的なトランジスタＴ3 を設
けることが必要でない場合がある。
【００２４】本発明において有用な好適な高スレッシュ
ホールド電圧トランジスタは図１０に示したタイプのも
のであるが、トランジスタのターンオンスレッシュホー
ルド電圧を増加させるその他の方法がある。例えば、ゲ
ート酸化膜を一層厚くさせることが可能であり、又はチ
ャンネル内のドーピングを調節することが可能である。
このようなその他のタイプの高いスレッシュホールド電
圧のトランジスタは、図２及び３のトランジスタＴ2 及
びＴ3 によって達成される所望の電圧降下を与えるため
に置換させることが可能である。
【００２５】前述した説明から、理解されるように、本
発明の集積回路装置は、静止ノード又はバッテリバック
アップモードで動作する場合に電力散逸を著しく減少さ
せることを可能としている。ＳＲＡＭ例においては、主
動作回路を、該装置内に格納されているデータを維持す
るための最小の保持電圧レベルより僅かに高い電圧で動
作させることが可能である。主回路がより低い電圧で動
作されるので、電力散逸は著しく減少される。従って、
本発明は、バックアップバッテリを使用する集積回路装
置における適用において有用であるばかりか、ポータブ
ル電子機器において使用される集積回路装置の場合にも
効果的なものであることが理解される。以上、本発明の
具体的実施の態様について詳細に説明したが、本発明
は、これら具体例にのみ限定されるべきものではなく、
本発明の技術的範囲を逸脱することなしに種々の変形が
可能であることは勿論である。
【図面の簡単な説明】
【図１】 本発明の１実施例に基づく装置を示した概略
回路図。
【図２】 本発明の別の実施例に基づいて構成した装置
を示した概略回路図。
【図３】 本発明の更に別の実施例に基づいて構成した
装置を示した概略回路図。
【図４】 本発明の装置において使用するのに好適な構
成要素の一例を示した概略図。
【図５】 本発明の装置において使用するのに好適な構
成要素の別の１例を示した概略図。
【図６】 本発明の装置において使用するのに好適な更
に別の１例を示した概略図。
【図７】 図６の構成に使用したＰＮ接合ダイオードを
示した概略断面図。
【図８】 本発明の装置において使用するのに適した構
成要素の更に別の例を示した概略図。
【図９】 本発明の装置において使用するのに適した構
成要素の更に別の例を示した概略図。
【図１０】 本発明の更に別の実施例において有用な比
較的高いスレッシュホールド電圧を与えるために製造し
たトランジスタを示した概略断面図。
【符号の説明】
１０ 集積回路装置 １２ 主回路 １４ 高電圧端子 １６ 低電圧端子 ２０ 電力散逸制御回路 ２２ 第一電力供給枝 ２４ 第二電力供給枝 ２６ 制御回路

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 高及び低電圧端子によって供給される外
    部電力を使用し、前記高電圧端子が通常の動作電圧を供
    給する集積回路装置において、 内部電源ノード、 前記内部電源ノードと前記低電圧端子との間に接続され
    ている主回路、 前記高電圧端子と前記内部電源ノードとの間に接続され
    ている電力散逸制御回路、を有しており、前記電力散逸
    制御回路は、異なる時間において異なる値の供給電圧を
    前記内部電源ノードへ接続させる第一及び第二並列枝を
    有しており、第一スイッチが前記第一枝内に配設されて
    おり且つ第二スイッチが前記第二枝内に配設されてお
    り、電圧シフト要素が前記第二スイッチと直列して前記
    第二枝内に配設されており、且つ前記第一及び第二スイ
    ッチの動作を制御する制御回路が設けられており、前記
    制御回路は、前記主回路が活性モードにある場合に、前
    記第一スイッチをターンオンさせ且つ前記第二スイッチ
    をターンオフさせて前記高電圧端子を直接的に前記内部
    電源ノードへ接続させ、前記主回路が静止モードにある
    場合には前記制御回路が前記第一スイッチをターンオフ
    させ且つ前記第二スイッチをターンオンさせて前記電圧
    シフト要素を介して前記内部電源ノードへ電流を供給
    し、その際に前記電圧シフト要素が前記内部電源ノード
    上の電圧を通常の動作電圧レベル以下の保持電圧へ低下
    させることを特徴とする集積回路装置。
  2. 【請求項２】 請求項１において、更に、前記電力散逸
    制御回路の第二枝を介して前記主回路へ電力を供給すべ
    くバックアップバッテリが接続されていることを特徴と
    する集積回路装置。
  3. 【請求項３】 請求項２において、前記電圧シフト要素
    が、前記第二スイッチがオンである場合に少なくとも１
    個のターンオンスレッシュホールドの電圧降下を前記第
    二枝内に与える少なくとも１個の整流要素を有すること
    を特徴とする集積回路装置。
  4. 【請求項４】 請求項３において、前記整流要素がその
    ゲートをそのドレインへ接続したＮチャンネルＭＯＳＦ
    Ｔを有していることを特徴とする集積回路装置。
  5. 【請求項５】 請求項３において、前記整流要素がＰＮ
    接合ダイオードを有していることを特徴とする集積回路
    装置。
  6. 【請求項６】 請求項３において、前記整流要素がその
    ベースをそのコレクタへ接続したＮＰＮバイポーラトラ
    ンジスタを有していることを特徴とする集積回路装置。
  7. 【請求項７】 請求項３において、前記整流要素がその
    ベースをそのコレクタへ接続したＰＮＰバイポーラトラ
    ンジスタを有していることを特徴とする集積回路装置。
  8. 【請求項８】 請求項２において、前記電圧シフト要素
    及び前記第二スイッチが比較的高いスレッシュホールド
    電圧を有する単一のＮチャンネルトランジスタとして集
    積化されていることを特徴とする集積回路装置。
  9. 【請求項９】 請求項８において、前記Ｎチャンネルト
    ランジスタがそのソース及びドレイン領域が高度にドー
    プされており且つ軽度にドープされたドレイン部分を欠
    如しているＬＤＤ型トランジスタを有していることを特
    徴とする集積回路装置。
  10. 【請求項１０】 請求項２において、前記電圧シフト要
    素が抵抗を有していることを特徴とする集積回路装置。
  11. 【請求項１１】 請求項１０において、前記抵抗が高固
    有抵抗多結晶シリコンを有していることを特徴とする集
    積回路装置。
  12. 【請求項１２】 高及び低電圧端子によって供給される
    外部電力と共に使用し、前記高電圧端子が通常動作電圧
    を供給する集積回路装置において、 内部電力供給ノード、 前記内部電力供給ノードと前記低電圧端子との間に接続
    されている主回路、 前記高電圧端子と前記内部電力供給ノードとの間に接続
    されている電力散逸制御回路、を有しており、前記電力
    散逸制御回路が、第一及び第二の並列枝を有しており、
    前記枝の第一端部は前記高電圧端子に供給接続しており
    且つ前記枝の第二端部は前記内部電力供給ノードへ共通
    接続しており、第一ＭＯＳトランジスタが前記第一枝内
    に配設されており且つ第二ＭＯＳトランジスタが前記第
    二枝内に配設されており、電圧シフト要素が前記第二ト
    ラジスタと直列して前記第二枝内に配設されており、前
    記第一及び第二トランジスタのゲートへ制御信号を供給
    する制御回路が設けられており、前記制御回路は、本集
    積回路装置が本装置をして活性モードで動作させるチッ
    プ選択信号を受取る場合に、前記第一トランジスタをタ
    ーンオンさせ且つ前記第二トランジスタをターンオフさ
    せて前記高電圧端子を直接的に前記内部電力供給ノード
    へ接続させ、前記制御回路は、本集積回路装置が本装置
    をして静止モードで動作させるためのチップ非選択信号
    を受取る場合に前記第一トランジスタをターンオフされ
    且つ前記第二トランジスタをターンオンさせて前記高電
    圧端子から電流を前記第二枝を介してのみ前記主回路へ
    供給し、それにより、本装置が静止モードにある場合
    に、前記電圧シフト要素が前記内部電力供給ノード上の
    電圧を前記通常動作電圧のレベルより低い保持電圧へ低
    下させることを特徴とする集積回路装置。
  13. 【請求項１３】 請求項１２において、前記電圧シフト
    要素が、前記第二ＭＯＳトランジスタがオンである場合
    に、少なくとも１つのターンオンスレッシュホールドの
    電圧降下を前記第二枝内に与える少なくとも１個の整流
    要素を有していることを特徴とする集積回路装置。
  14. 【請求項１４】 請求項１３において、前記第一ＭＯＳ
    トランジスタがＰチャンネルＭＯＳＦＥＴであり、前記
    第二ＭＯＳトランジスタがＮチャンネルＭＯＳＦＥＴで
    あり、前記整流要素がそのゲートをそのドレインへ接続
    しているＮチャンネルＭＯＳＦＥＴであることを特徴と
    する集積回路装置。
  15. 【請求項１５】 電力散逸制御能力を具備するバッテリ
    バックアップ型集積回路装置において、 正及び負端子を具備するバックアップバッテリ、 外部電力源へ接続するための高及び低電圧供給端子であ
    って、前記低電圧供給端子が前記バックアップバッテリ
    の負端子へ接続される正及び負電圧供給端子、 内部電力供給ノード、 前記内部電力供給ノードと前記低電圧供給端子との間に
    接続されている主回路、 前記高電圧供給端子を前記内部電力供給ノードへ接続し
    ている第一電力供給枝、 前記バックアップバッテリの正端子を前記内部電力供給
    ノードへ接続している第二電力供給枝、 前記第一電力供給枝内に配設されており前記高電圧供給
    端子へ印加される外部電圧によって前記内部電力供給ノ
    ードを選択的に駆動する第一トランジスタ、 前記第二電力供給枝内に配設されており前記バックアッ
    プバッテリによって供給される電圧によって前記内部電
    力供給ノードを選択的に駆動する第二トランジスタ、 前記第二トランジスタと直列して前記第二電力供給枝内
    に配設されている電圧シフト要素、 前記高電圧供給端子及び前記バックアップバッテリの正
    端子へ接続している制御回路であって、前記高電圧供給
    端子上の電圧レベルに応答して前記第一及び第二トラン
    ジスタを選択的にターンオン及びターンオフさせる制御
    信号を発生し、それにより前記電圧レベルが基準電圧よ
    りも高い場合には前記第一トランジスタがターンオンさ
    れ且つ前記第二トランジスタがターンオフされ、且つ前
    記電圧レベルが前記基準電圧よりも低い場合には前記第
    一トランジスタがターンオフされ且つ前記第二トランジ
    スタがターンオンされるように制御する制御回路、を有
    することを特徴とする集積回路装置。
  16. 【請求項１６】 請求項１５において、前記主回路がＳ
    ＲＡＭメモリであることを特徴とする集積回路装置。
  17. 【請求項１７】 請求項１６において、前記電圧シフト
    要素が、前記第二トランジスタがオンである場合に、少
    なくとも１個のターンオンスレッシュホールドの電圧降
    下を前記第二電力供給枝内に与える少なくとも１個の整
    流要素を有しており、それにより前記電圧シフト要素
    が、前記内部電力供給ノード上の電圧を前記バックアッ
    プバッテリの電圧レベルよりも少なくとも１個のターン
    オンスレッシュホールド低い保持電圧へ低下させること
    を特徴とする集積回路装置。
  18. 【請求項１８】 請求項１７において、前記整流要素が
    そのゲートをそのドレインへ接続しているＮチャンネル
    ＭＯＳＦＥＴを有していることを特徴とする集積回路装
    置。
  19. 【請求項１９】 請求項１７において、前記整流要素が
    ＰＮ接合を有していることを特徴とする集積回路装置。
  20. 【請求項２０】 請求項１５において、前記電圧シフト
    要素が前記第二トランジスタの一部として集積化されて
    おり、且つ前記第二トランジスタが比較的高いスレッシ
    ュホールド電圧を有していることを特徴とする集積回路
    装置。
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