JP2869791B2 - 半導体集積回路装置およびそれを応用した電子装置 - Google Patents
半導体集積回路装置およびそれを応用した電子装置Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/30—Power supply circuits
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に係り、特に外部供給電源
電圧より低い内部電圧を発生させて内部回路の電源とし
て使用する内部電圧発生手段を備えてなる半導体集積回
路装置およびそれを応用した電子装置に関する。
電圧より低い内部電圧を発生させて内部回路の電源とし
て使用する内部電圧発生手段を備えてなる半導体集積回
路装置およびそれを応用した電子装置に関する。
一般に半導体集積回路は、たとえばCMOSトランジスタ
で代表されるように、その動作電源として5V電源が用い
られている。
で代表されるように、その動作電源として5V電源が用い
られている。
一方、各素子の微細化が進むにつれ、素子内部の電界
も増々上昇してきている。このことは、MOSトランジス
タのしきい値電圧Vthの変動やパンチスルーの発生な
ど、素子の性能や信頼性に重大な影響を及ぼすことか
ら、たとえば、0.5μｍ以下の微細化素子にあっては、5
V電源で動作させることが困難となり、3.3V程度の電源
を使用するようになることが予測されるに至っている。
も増々上昇してきている。このことは、MOSトランジス
タのしきい値電圧Vthの変動やパンチスルーの発生な
ど、素子の性能や信頼性に重大な影響を及ぼすことか
ら、たとえば、0.5μｍ以下の微細化素子にあっては、5
V電源で動作させることが困難となり、3.3V程度の電源
を使用するようになることが予測されるに至っている。
しかし、現状においては、一般の電子回路は依然とし
て5Vの標準電源が用いられていることから、半導体集積
回路としては5Vの電圧を入力させ、内部でそれより低い
電圧を発生させる内部回路を動作させることが必要とな
ってくる。
て5Vの標準電源が用いられていることから、半導体集積
回路としては5Vの電圧を入力させ、内部でそれより低い
電圧を発生させる内部回路を動作させることが必要とな
ってくる。
第12図は、このような内部電圧発生回路を内蔵した従
来の半導体集積回路の一例を示した構成図である。同図
において、1200は半導体チップ、1201はNPNトランジス
タ（以下、NPNと称す）。1202はNPNの寄生コレクタ抵
抗、1203は外部電源入力端子、1204は抵抗R1,R2からな
る電圧検出手段、1205は増幅器1206は基準電圧発生器、
1207はＰチャンネルMOSトランジスタ（以下PMOSと略
す）M1とＮチャンネルMOSトランジスタ（以下NMOSと略
す）M2から成る内部回路、Cwは内部配線による容量また
は、内部で形成された容量である。
来の半導体集積回路の一例を示した構成図である。同図
において、1200は半導体チップ、1201はNPNトランジス
タ（以下、NPNと称す）。1202はNPNの寄生コレクタ抵
抗、1203は外部電源入力端子、1204は抵抗R1,R2からな
る電圧検出手段、1205は増幅器1206は基準電圧発生器、
1207はＰチャンネルMOSトランジスタ（以下PMOSと略
す）M1とＮチャンネルMOSトランジスタ（以下NMOSと略
す）M2から成る内部回路、Cwは内部配線による容量また
は、内部で形成された容量である。
この回路は基準電圧発生器1206の出力と電圧検出手段
1204の出力を比較し、増幅器1205の出力でNPN1201のベ
ース電位を制御することにより、所定の出力電圧を得る
ものである。
1204の出力を比較し、増幅器1205の出力でNPN1201のベ
ース電位を制御することにより、所定の出力電圧を得る
ものである。
第13図は第12図の回路のNPNとPMOS,NMOSの断面構造を
示す。図において、1300はＮ型半導体基板、1301,1302
はＰ型ウエルであり、NPNはＮ型基板1300をコレクタ、
Ｐ型ウエル1301をベース、Ｎ＋拡散層1303をエミッタと
して形成され、Ｎ＋拡散層1304、Ｐ＋拡散層1305が夫
々、コレクタ、ベース電極となる。1306,1307はNPNのコ
レクタ寄生抵抗であり、第12図の抵抗1202に相当する。
示す。図において、1300はＮ型半導体基板、1301,1302
はＰ型ウエルであり、NPNはＮ型基板1300をコレクタ、
Ｐ型ウエル1301をベース、Ｎ＋拡散層1303をエミッタと
して形成され、Ｎ＋拡散層1304、Ｐ＋拡散層1305が夫
々、コレクタ、ベース電極となる。1306,1307はNPNのコ
レクタ寄生抵抗であり、第12図の抵抗1202に相当する。
PMOSはＰ＋拡散層1308,1309を夫々ソース、およびド
レイン電極、ポリシリコン1310をゲート電極として形成
される。また、NMOSはＰ型ウエル1302を基板とし、Ｎ＋
拡散層1311,1312を夫々ドレイン，ソース電極，ポリシ
リコン1313をゲート電極として形成される。
レイン電極、ポリシリコン1310をゲート電極として形成
される。また、NMOSはＰ型ウエル1302を基板とし、Ｎ＋
拡散層1311,1312を夫々ドレイン，ソース電極，ポリシ
リコン1313をゲート電極として形成される。
また、第14図は内部電圧発生回路を内蔵した従来の半
導体集積回路の他の一例を示した構成図である。同図に
おいて、1400は半導体チップ、1401はPNPトランジスタ
（以下PNPと称す）、1402はPNPの寄生コレクタ抵抗、14
03は外部電源入力端子、1404は抵抗R1,R2からなる電圧
検出手段、1405は増幅器、1406は基準電圧発生器、1407
はPMOSM1,NMOSM2からなる内部回路、Cwは内部配線によ
る容量又は内部で形成された容量である。
導体集積回路の他の一例を示した構成図である。同図に
おいて、1400は半導体チップ、1401はPNPトランジスタ
（以下PNPと称す）、1402はPNPの寄生コレクタ抵抗、14
03は外部電源入力端子、1404は抵抗R1,R2からなる電圧
検出手段、1405は増幅器、1406は基準電圧発生器、1407
はPMOSM1,NMOSM2からなる内部回路、Cwは内部配線によ
る容量又は内部で形成された容量である。
この回路は基準電圧発生器1406の出力と電圧検出手段
1404の出力を比較し、増幅器1405の出力でPNP1401のベ
ース電位を制御することにより、所定の出力電圧を得る
ものである。
1404の出力を比較し、増幅器1405の出力でPNP1401のベ
ース電位を制御することにより、所定の出力電圧を得る
ものである。
第15図は第14図の回路のPNPとPMOS,NMOSの断面構造を
示す。図において、1500はＰ型半導体基板、1501,1502
はＮ型ウエルであり、PNPはＰ型基板1500をコレクタ、
Ｎ型ウエル1501をベース、Ｐ＋拡散層1503をエミッタと
して形成され、Ｐ＋拡散層1504、Ｎ＋拡散層1505が夫
々、コレクタ、ベース電極とからなる。1506,1507はPNP
のコレクタ寄生抵抗であり、第14図の抵抗1402に相当す
る。
示す。図において、1500はＰ型半導体基板、1501,1502
はＮ型ウエルであり、PNPはＰ型基板1500をコレクタ、
Ｎ型ウエル1501をベース、Ｐ＋拡散層1503をエミッタと
して形成され、Ｐ＋拡散層1504、Ｎ＋拡散層1505が夫
々、コレクタ、ベース電極とからなる。1506,1507はPNP
のコレクタ寄生抵抗であり、第14図の抵抗1402に相当す
る。
NMOSはＮ＋拡散層1508,1509を夫々ソースおよびドレ
イン電極、ポリシリコン1510をゲート電極として形成さ
れる。また、PMOSはＮ型ウエル1502を基板とし、Ｐ＋拡
散層1511,1512を夫々ドレインおよびソース電極、ポリ
シリコン1513をゲート電極として形成される。
イン電極、ポリシリコン1510をゲート電極として形成さ
れる。また、PMOSはＮ型ウエル1502を基板とし、Ｐ＋拡
散層1511,1512を夫々ドレインおよびソース電極、ポリ
シリコン1513をゲート電極として形成される。
そして、このように半導体集積回路に内蔵される内部
電圧発生回路としては、少なくとも以下の条件が要求さ
れる。
電圧発生回路としては、少なくとも以下の条件が要求さ
れる。
１）半導体基板を電源電流の通路としないこと。
けだし、電源電流が半導体基板を流れることにより、
基板電位が揺動し、ラッチアップを引き起したり、内部
回路への無用の結合を起したりするからである。
基板電位が揺動し、ラッチアップを引き起したり、内部
回路への無用の結合を起したりするからである。
２）内部電圧発生回路が所定の負荷電流を供給した場
合、外部電源電圧との差が過大にならないこと。
合、外部電源電圧との差が過大にならないこと。
けだし、内部電圧をたとえば3.3Vとした場合、5Vの外
部電源を使用するには、1.7Vの電圧降下しか許されない
ことになる。そうしなければ5Vより高い非標準の電源装
置が必要となるからである。
部電源を使用するには、1.7Vの電圧降下しか許されない
ことになる。そうしなければ5Vより高い非標準の電源装
置が必要となるからである。
３）内部電圧発生回路の出力に負荷となる内部回路のス
イッチング等によって、ノイズが重畳した場合、その雑
音を効果的に除去できること。
イッチング等によって、ノイズが重畳した場合、その雑
音を効果的に除去できること。
けだし、素子の微細化、高性能化により、内部回路の
スイッチング速度が向上し、電源に重畳するスイッチン
グノイズも大きくなるからである。一方、電源電圧の低
下により内部回路のノイズマージンは少なくなるため、
電源ノイズを効果的に除去することが不可欠だからであ
る。
スイッチング速度が向上し、電源に重畳するスイッチン
グノイズも大きくなるからである。一方、電源電圧の低
下により内部回路のノイズマージンは少なくなるため、
電源ノイズを効果的に除去することが不可欠だからであ
る。
このようなことから明らかとなるように、第13図に示
す構成にあっては、まず、外部電源VINから内部電源Vou
tへの電源電流通路が、Ｎ型半導体基板1300にて形成さ
れてしまうものである。
す構成にあっては、まず、外部電源VINから内部電源Vou
tへの電源電流通路が、Ｎ型半導体基板1300にて形成さ
れてしまうものである。
また、通常半導体基板1300は低濃度であるため、コレ
クタ寄生抵抗rc1,rc2が大きくなってしまうことにあ
る。このコレクタ寄生抵抗rc1,rc2は以下の理由で所定
値以下に抑えるのが望ましい。すなわち、VINを外部電
源入力、Voutを内部電源出力とした電圧降下部のモデル
を第16図に示す。この場合において、NPNトランジスタ1
601を活性状態（非飽和動作領域）に維持させる条件
は、 VIN≧Vout＋VBE＋IL・rc となり、負荷電流ILに対する外部電源VINの下限値の関
係を、コレクタ寄生抵抗rcをパラメータとして、表わし
たのが第17図である。同図から、たとえば、外部電源V
In＝5V、内部電源Vout＝3.3Vのとき、負荷電流ILを100m
A流すためにはコレクタ寄生抵抗rcを10Ω以下にする必
要がある。
クタ寄生抵抗rc1,rc2が大きくなってしまうことにあ
る。このコレクタ寄生抵抗rc1,rc2は以下の理由で所定
値以下に抑えるのが望ましい。すなわち、VINを外部電
源入力、Voutを内部電源出力とした電圧降下部のモデル
を第16図に示す。この場合において、NPNトランジスタ1
601を活性状態（非飽和動作領域）に維持させる条件
は、 VIN≧Vout＋VBE＋IL・rc となり、負荷電流ILに対する外部電源VINの下限値の関
係を、コレクタ寄生抵抗rcをパラメータとして、表わし
たのが第17図である。同図から、たとえば、外部電源V
In＝5V、内部電源Vout＝3.3Vのとき、負荷電流ILを100m
A流すためにはコレクタ寄生抵抗rcを10Ω以下にする必
要がある。
このようなことは第14図に示す構成にても同様なこと
がいえる。
がいえる。
それ故、本発明は、このような事情に基づいてなされ
たものであり、ラッチアップを引き起したり、内部回路
への無用な結合を起こすことを防止した半導体集積回路
を提供することを目的とするものである。
たものであり、ラッチアップを引き起したり、内部回路
への無用な結合を起こすことを防止した半導体集積回路
を提供することを目的とするものである。
また、内部電源の電圧制御やオン・オフ制御等を可能
とした半導体集積回路およびそれを応用した電子装置を
提供することを目的とするものである。
とした半導体集積回路およびそれを応用した電子装置を
提供することを目的とするものである。
このような課題を解決するために、本発明は、外部供
給電源電圧より低い内部電圧を発生させて内部回路の電
源として使用する内部電圧発生手段を備えてなる半導体
集積回路において、前記内部電圧発生手段は、Ｐ型半導
体基板のＮ型の島に形成されたNPNトランジスタと、Ｎ
型の島に形成されたPMOSトランジスタとから構成され、
前記NPNトランジスタのコレクタと前記PMOSトランジス
タのソースとを外部供給電源端子とし、前記PMOSトラン
ジスタのドレインが前記NPNトランジスタのベースに接
続されているとともにそのゲートを制御信号端子とし、
かつ、前記NPNトランジスタのエミッタを内部電源出力
端子とし、該内部電源出力端子の電位を前記PMOSトラン
ジスタのソース電圧及び前記NPNトランジスタのベース
・エミッタ間電圧に基づいて設定できるようにしたもの
である。
給電源電圧より低い内部電圧を発生させて内部回路の電
源として使用する内部電圧発生手段を備えてなる半導体
集積回路において、前記内部電圧発生手段は、Ｐ型半導
体基板のＮ型の島に形成されたNPNトランジスタと、Ｎ
型の島に形成されたPMOSトランジスタとから構成され、
前記NPNトランジスタのコレクタと前記PMOSトランジス
タのソースとを外部供給電源端子とし、前記PMOSトラン
ジスタのドレインが前記NPNトランジスタのベースに接
続されているとともにそのゲートを制御信号端子とし、
かつ、前記NPNトランジスタのエミッタを内部電源出力
端子とし、該内部電源出力端子の電位を前記PMOSトラン
ジスタのソース電圧及び前記NPNトランジスタのベース
・エミッタ間電圧に基づいて設定できるようにしたもの
である。
さらに、上述した基本的構成において、内部電圧発生
回路の出力を、半導体集積回路の外部ピンに導出させる
ようにしたものである。
回路の出力を、半導体集積回路の外部ピンに導出させる
ようにしたものである。
さらに、上述した基本的構成において、内部電源と基
準電位間に外部制御信号によりオン・オフ制御されるス
イッチング手段を設け、該スイッチング手段がオンのと
き、内部電源電位を基準電位、またはそれに近い電位に
スイッチするようにしたものである。
準電位間に外部制御信号によりオン・オフ制御されるス
イッチング手段を設け、該スイッチング手段がオンのと
き、内部電源電位を基準電位、またはそれに近い電位に
スイッチするようにしたものである。
このように構成した半導体集積回路では、内部電源電
圧を、内部電圧発生回路を構成するPMOSトランジスタの
ソース電圧及NPNトランジスタのベース・エミッタ間電
圧に基づいて設定でき、外部供給電源電圧である前記PO
MSトランジスタのソース電圧を変えることにより任意の
内部電源電圧を発生することができる。また、上記構成
の半導体集積回路の主要部となる内部電圧発生回路を構
成するNPNトランジスタとPMOSトランジスタとがそれぞ
れＮ型の島に形成されているため、電源電流の通路は該
Ｎ型の島に限定できる。
圧を、内部電圧発生回路を構成するPMOSトランジスタの
ソース電圧及NPNトランジスタのベース・エミッタ間電
圧に基づいて設定でき、外部供給電源電圧である前記PO
MSトランジスタのソース電圧を変えることにより任意の
内部電源電圧を発生することができる。また、上記構成
の半導体集積回路の主要部となる内部電圧発生回路を構
成するNPNトランジスタとPMOSトランジスタとがそれぞ
れＮ型の島に形成されているため、電源電流の通路は該
Ｎ型の島に限定できる。
また、前記NPNトランジスタにベース電流を供給するP
MOSトランジスタは、ソースに外部電源入力、ゲートに
オン・オフ制御信号が供給されるため、内部電源の電圧
制御機能やオン・オフ制御機能などを行うことができる
ようになる。
MOSトランジスタは、ソースに外部電源入力、ゲートに
オン・オフ制御信号が供給されるため、内部電源の電圧
制御機能やオン・オフ制御機能などを行うことができる
ようになる。
そして、内部電圧発生回路の出力を外部ピンに導出さ
せた構成とすることにより、外部バイパスコンデンサの
付加による内部電源ノイズ除去ができるばかりでなく、
内部電源電圧の状態監視や他の半導体集積回路への給電
等が可能となる。
せた構成とすることにより、外部バイパスコンデンサの
付加による内部電源ノイズ除去ができるばかりでなく、
内部電源電圧の状態監視や他の半導体集積回路への給電
等が可能となる。
さらに、内部電圧発生回路の出力をリセットする回路
を備えることにより、複数個の半導体集積回路の電源の
オン・オフの順序を制御する電源シーケンス制御等が可
能となる。
を備えることにより、複数個の半導体集積回路の電源の
オン・オフの順序を制御する電源シーケンス制御等が可
能となる。
第１図に本発明による半導体集積回路の第１の実施例
を示す。同図において、100は集積回路チップ、101はコ
レクタが外部電源111、エミッタが内部電源出力140に接
続されたNPNトランジスタ、102はソースが外部電源11
2、ゲートが制御信号113、ドレインがNPNトランジスタ1
01のベースに接続されたPMOSトランジスタ103はソース
が外部電源114、ゲートが制御信号115、ドレインがNPN
トランジスタ101のベースに接続されたPMOSトランジス
タ、104,105はNPNトランジスタ101のベースと基準電位V
ss間に直列接続されたNMOSトランジスタで、夫々のゲー
トは制御信号113と115に接続されている。120は内部電
源出力140を低電位にスイッチするリセット回路であ
り、コレクタが内部電源出力140、エミッタが基準電位V
ssに接続されたNPNトランジスタ121とドレインおよびソ
ースがNPNトランジスタ121のコレクタとベースに接続さ
れ、ゲートがリセット制御信号116に接続されたNMOSト
ランジスタと、NPNトランジスタ121のベース、エミッタ
間に接続された抵抗123から成っている。130は、内部電
源出力140を電源として動作する内部回路であり、PMOS
トランジスタ131、NMOSトランジスタ132から成るインバ
ータ回路の例が示されている。
を示す。同図において、100は集積回路チップ、101はコ
レクタが外部電源111、エミッタが内部電源出力140に接
続されたNPNトランジスタ、102はソースが外部電源11
2、ゲートが制御信号113、ドレインがNPNトランジスタ1
01のベースに接続されたPMOSトランジスタ103はソース
が外部電源114、ゲートが制御信号115、ドレインがNPN
トランジスタ101のベースに接続されたPMOSトランジス
タ、104,105はNPNトランジスタ101のベースと基準電位V
ss間に直列接続されたNMOSトランジスタで、夫々のゲー
トは制御信号113と115に接続されている。120は内部電
源出力140を低電位にスイッチするリセット回路であ
り、コレクタが内部電源出力140、エミッタが基準電位V
ssに接続されたNPNトランジスタ121とドレインおよびソ
ースがNPNトランジスタ121のコレクタとベースに接続さ
れ、ゲートがリセット制御信号116に接続されたNMOSト
ランジスタと、NPNトランジスタ121のベース、エミッタ
間に接続された抵抗123から成っている。130は、内部電
源出力140を電源として動作する内部回路であり、PMOS
トランジスタ131、NMOSトランジスタ132から成るインバ
ータ回路の例が示されている。
次に、この回路の動作を説明する。いま、端子111,11
2,114に第１、第２、第３の電圧が与えられていて、制
御信号115は“1"レベルリセット制御信号116は“0"レベ
ルとする。このとき、制御信号113が“0"レベルになる
とPMOSトランジスタ102がオンして、NPNトランジスタ10
1にベース電流を供給し、NPNトランジスタ101はオンに
なる。したがって、このとき、外部電源端子111からNPN
トランジスタ101を通して、内部回路130に電源電流が供
給される。この時、内部電源出力140の電圧Voutは、端
子112の電圧をVIN、NPNトランジスタ101のベースエミッ
タ間電圧をVBE、PMOSトランジスタ102のオン抵抗をrpと
すると次のようになる。
2,114に第１、第２、第３の電圧が与えられていて、制
御信号115は“1"レベルリセット制御信号116は“0"レベ
ルとする。このとき、制御信号113が“0"レベルになる
とPMOSトランジスタ102がオンして、NPNトランジスタ10
1にベース電流を供給し、NPNトランジスタ101はオンに
なる。したがって、このとき、外部電源端子111からNPN
トランジスタ101を通して、内部回路130に電源電流が供
給される。この時、内部電源出力140の電圧Voutは、端
子112の電圧をVIN、NPNトランジスタ101のベースエミッ
タ間電圧をVBE、PMOSトランジスタ102のオン抵抗をrpと
すると次のようになる。
ここで、β:NPNトランジスタ101の電流増幅率 IL:負荷電流 したがって、上記の第３項を十分小さくなるように設
計すると、内部電圧VoutはPMOSトランジスタ102のソー
ス電圧と、NPNトランジスタ101のVBEで決定することが
できる。
計すると、内部電圧VoutはPMOSトランジスタ102のソー
ス電圧と、NPNトランジスタ101のVBEで決定することが
できる。
このことは、外部ピン112の電圧を変えることによ
り、集積回路チップ100の内部で任意の電圧を設定でき
ることを意味している。
り、集積回路チップ100の内部で任意の電圧を設定でき
ることを意味している。
同様に、制御信号115が“0"レベルでPMOSトランジス
タ103がオンのときは端子114の電位で出力Voutの電圧を
設定できる。制御信号113,115が共に“1"レベルのと
き、PMOSトランジスタ102,103は共にオフ、NOSトランジ
スタ104,105は共にオンになり、NPNトランジスタ101の
ベース電位はVssレベルになって、NPNトランジスタ101
はオフになる。したがって、このとき、外部電源端子11
1から内部回路130への電源供給が停止される。このと
き、内部電源の電位は負荷回路の時定数で決まる速度で
基準電位Vssまで低下する。すなわち、NPNトランジスタ
101をオフにしただけでは電源電位の低下速度を制御す
ることが困難である。このため120はこの問題を解決す
るための内部電圧リセット回路であり、リセット制御信
号116を“1"にするとNMOSトランジスタ122、NPNトラン
ジスタ121がオンになり、内部電圧レベルをVssのレベル
に高速にスイッチする。
タ103がオンのときは端子114の電位で出力Voutの電圧を
設定できる。制御信号113,115が共に“1"レベルのと
き、PMOSトランジスタ102,103は共にオフ、NOSトランジ
スタ104,105は共にオンになり、NPNトランジスタ101の
ベース電位はVssレベルになって、NPNトランジスタ101
はオフになる。したがって、このとき、外部電源端子11
1から内部回路130への電源供給が停止される。このと
き、内部電源の電位は負荷回路の時定数で決まる速度で
基準電位Vssまで低下する。すなわち、NPNトランジスタ
101をオフにしただけでは電源電位の低下速度を制御す
ることが困難である。このため120はこの問題を解決す
るための内部電圧リセット回路であり、リセット制御信
号116を“1"にするとNMOSトランジスタ122、NPNトラン
ジスタ121がオンになり、内部電圧レベルをVssのレベル
に高速にスイッチする。
端子110は内部電源出力140を集積回路チップの外部に
引出すために設けており、この端子を設けることによ
り、内部電源の雑音除去や外部からの内部電源状態の監
視、制御を始めとする様々な応用をすることができる。
引出すために設けており、この端子を設けることによ
り、内部電源の雑音除去や外部からの内部電源状態の監
視、制御を始めとする様々な応用をすることができる。
第２図（ａ）は第１図の発明の主要部を構成するNPN
トランジスタ101、PMOSトランジスタ102、NMOSトランジ
スタ104のデバイス断面構造を示す。なお、PMOSトラン
ジスタ102、NMOSトランジスタ104、NPNトランジスタ101
はそれぞれ第２図（ａ）に対応させて位置づけた第２図
（ｂ）ないし（ｄ）に記載している。同図において、20
1はＰ型半導体基板であり、Ｎ＋埋込層202,203を有する
Ｎ型ウエル204,205が形成される。NPNトランジスタ101
はＮ型ウエル205をコレクタ、Ｐ型拡散層206をベース、
Ｎ＋拡散層207をエミッタ電極として形成され、ベース
電極はＰ＋拡散層208から取出される。コレクタ電極は
Ｎ＋拡散層209から取出され、さらに、Ｎ＋コレクタ電
極209とＮ＋埋込み層203を連結するＮ＋の深い拡散層21
0が形成される。Ｎ＋埋込み層203とＮ＋拡散層210はコ
レクタ寄生抵抗を小さくするために必要である。また、
コレクタはＰ型の半導体基板201から電気的に分離され
ている。PMOSトランジスタ102はＰ＋拡散層211をソー
ス、ポリシリコン212をゲート、Ｐ＋拡散層213をドレイ
ンとして形成され、PMOSトランジスタ102の基板となる
Ｎ型ウエル204はＮ＋拡散層214を通して外部電源111に
接続される。NMOSトランジスタ104はＮ＋拡散層215をド
レイン、ポリシリコン216をゲート、Ｎ＋拡散層217をソ
ースとして形成される。なお、NMOSトランジスタ104の
基板はチップの基板201と共通であり、Ｐ＋拡散層218を
通して基準電位Vssに接続される。
トランジスタ101、PMOSトランジスタ102、NMOSトランジ
スタ104のデバイス断面構造を示す。なお、PMOSトラン
ジスタ102、NMOSトランジスタ104、NPNトランジスタ101
はそれぞれ第２図（ａ）に対応させて位置づけた第２図
（ｂ）ないし（ｄ）に記載している。同図において、20
1はＰ型半導体基板であり、Ｎ＋埋込層202,203を有する
Ｎ型ウエル204,205が形成される。NPNトランジスタ101
はＮ型ウエル205をコレクタ、Ｐ型拡散層206をベース、
Ｎ＋拡散層207をエミッタ電極として形成され、ベース
電極はＰ＋拡散層208から取出される。コレクタ電極は
Ｎ＋拡散層209から取出され、さらに、Ｎ＋コレクタ電
極209とＮ＋埋込み層203を連結するＮ＋の深い拡散層21
0が形成される。Ｎ＋埋込み層203とＮ＋拡散層210はコ
レクタ寄生抵抗を小さくするために必要である。また、
コレクタはＰ型の半導体基板201から電気的に分離され
ている。PMOSトランジスタ102はＰ＋拡散層211をソー
ス、ポリシリコン212をゲート、Ｐ＋拡散層213をドレイ
ンとして形成され、PMOSトランジスタ102の基板となる
Ｎ型ウエル204はＮ＋拡散層214を通して外部電源111に
接続される。NMOSトランジスタ104はＮ＋拡散層215をド
レイン、ポリシリコン216をゲート、Ｎ＋拡散層217をソ
ースとして形成される。なお、NMOSトランジスタ104の
基板はチップの基板201と共通であり、Ｐ＋拡散層218を
通して基準電位Vssに接続される。
第３図は本発明による半導体集積回路の第２の実施例
を示す。同図において、300は半導体チップ、301はコレ
クタが外部電源端子311エミッタが内部電源出力320に接
続されたNPNトランジスタ、302はコレクタとエミッタが
夫々NPNトランジスタ301のコレクタおよびベースに接続
されたNPNトランジスタ、303はソースが外部電源端子31
2に、ゲートが制御信号端子313に、ドレインがNPN301の
ベースに接続されたPMOSトランジスタ、304,305は夫々
のドレインがNPNトランジスタ302のベースとNPNトラン
ジスタ301のベースに接続され、ゲートが制御信号端子3
13に共通接続され、夫々のソースが基準電位に接続され
たNMOSトランジスタである。306は内部回路、307は電圧
リセット回路、314はリセット信号端子である。また、3
10は内部電源出力を半導体チップの外部に導出するため
の端子である。
を示す。同図において、300は半導体チップ、301はコレ
クタが外部電源端子311エミッタが内部電源出力320に接
続されたNPNトランジスタ、302はコレクタとエミッタが
夫々NPNトランジスタ301のコレクタおよびベースに接続
されたNPNトランジスタ、303はソースが外部電源端子31
2に、ゲートが制御信号端子313に、ドレインがNPN301の
ベースに接続されたPMOSトランジスタ、304,305は夫々
のドレインがNPNトランジスタ302のベースとNPNトラン
ジスタ301のベースに接続され、ゲートが制御信号端子3
13に共通接続され、夫々のソースが基準電位に接続され
たNMOSトランジスタである。306は内部回路、307は電圧
リセット回路、314はリセット信号端子である。また、3
10は内部電源出力を半導体チップの外部に導出するため
の端子である。
次に、この回路の動作を説明する。いま、端子311,31
2に第1,第２の電源が印加されていて、リセット信号314
を“0"レベルとする。このとき、制御信号313が“0"レ
ベルになるとPMOSトランジスタ303がオンして、NPNトラ
ンジスタ302にベース電流を供給し、NPNトランジスタ30
2がオンになり、NPNトランジスタ301もオンになる。し
たがって、このとき外部電源311からNPNトランジスタ30
1を通して内部回路306に電源電流が供給される。このと
き、内部電源出力320の電圧Voutは端子312の電圧をVIN,
NPNトランジスタ301,302のベースエミッタ間電圧をVBE,
PMOSトランジスタ303のオン抵抗をrPとすると次のよう
になる。
2に第1,第２の電源が印加されていて、リセット信号314
を“0"レベルとする。このとき、制御信号313が“0"レ
ベルになるとPMOSトランジスタ303がオンして、NPNトラ
ンジスタ302にベース電流を供給し、NPNトランジスタ30
2がオンになり、NPNトランジスタ301もオンになる。し
たがって、このとき外部電源311からNPNトランジスタ30
1を通して内部回路306に電源電流が供給される。このと
き、内部電源出力320の電圧Voutは端子312の電圧をVIN,
NPNトランジスタ301,302のベースエミッタ間電圧をVBE,
PMOSトランジスタ303のオン抵抗をrPとすると次のよう
になる。
ここで、β:NPNトランジスタ301,302の電流増幅率 IL:負荷電流 したがって、上式の第３項を十分小さくなるように設
計すると、内部電圧VoutはPMOSトランジスタ302のソー
ス電圧と、NPNトランジスタ301,302のベース、エミッタ
間電圧で決定することができる。たとえば、VIN＝5VでV
BE＝0.8Vとすると、Vout≒3.4Vとなる。
計すると、内部電圧VoutはPMOSトランジスタ302のソー
ス電圧と、NPNトランジスタ301,302のベース、エミッタ
間電圧で決定することができる。たとえば、VIN＝5VでV
BE＝0.8Vとすると、Vout≒3.4Vとなる。
制御信号313が“1"レベルになると、PMOSトランジス
タ303がオフになり、NMOSトランジスタ304,305はオンに
なる。したがって、NPNトランジスタ301,302もオフにな
って、外部電源端子311から内部回路306への電源供給が
停止される。307は第２図の120に相当するものであり、
リセット信号314を“1"レベルにすると内部電圧320のレ
ベルをVssのレベルに高速にスイッチする電圧リセット
回路である。310は内部電源出力を集積回路チップの外
部に導出するための端子である。
タ303がオフになり、NMOSトランジスタ304,305はオンに
なる。したがって、NPNトランジスタ301,302もオフにな
って、外部電源端子311から内部回路306への電源供給が
停止される。307は第２図の120に相当するものであり、
リセット信号314を“1"レベルにすると内部電圧320のレ
ベルをVssのレベルに高速にスイッチする電圧リセット
回路である。310は内部電源出力を集積回路チップの外
部に導出するための端子である。
第４図に本発明による半導体集積回路の第３の実施例
を示す。同図において、400は半導体チップ,401,402,40
3は例えば第１図，第３図に示すような内部電圧発生回
路であり、端子410からの外部電源をVcとVc1に入力し、
Voから同じ電圧の421,422,423を出力する。また、これ
らの出力は内部で共通接続されており、内部回路407,40
8,409に供給される。401〜403のC1はオン，オフ制御端
子であり、本実施例ではVssに接続して401〜403を常に
活性の状態にしているが、特に限定されるものでなく、
外部ピンに引き出してオン，オフコントロールを行って
もよい。404〜406は例えば第１図の120で示した電圧リ
セット回路であり、リセット信号端子のレベルによっ
て、オン又はオフの動作をする。これらがオンのとき、
401〜403の出力VoはVssレベルにスイッチされ、オフの
とき、401〜403の出力は入力電源電圧410より低い一定
の電圧を出力し、内部回路407〜409に供給する。412は
内部電圧を半導体チップの外部に導出するための端子で
ある。内部の電源には内部回路407〜409のスイッチング
によって高調波雑音が発生するが、低電圧動作の微細化
デバイスはノイズマージンが低下しているため、誤動作
のない安全動作のために電源雑音を効果的に除去するこ
とは不可欠である。高調波雑音を除去するには電源とVs
s間にバイパスコンデンサを挿入することが有効である
が、従来の内部電圧発生回路を含む半導体集積回路で
は、チップの内部に大容量のコンデンサを組込むことは
占有面積の点で不可能なため、電源ノイズの除去にはほ
とんど無力であった。しかし、本実施例では、この問題
を解決する目的および他の目的のために、内部電圧発生
回路の出力を外部端子412に導出している。413は端子41
2とGND間に接続されたバイパスコンデンサである。この
ように、バイパスコンデンサを外付けできるため、内部
電源の雑音に応じてバイパスコンデンサ412の容量を自
在に選択できるため、内部電源ノイズを効果的に除去で
きる。したがって、内部回路407〜409は雑音に影響され
ない高信頼性動作を行うことができる。
を示す。同図において、400は半導体チップ,401,402,40
3は例えば第１図，第３図に示すような内部電圧発生回
路であり、端子410からの外部電源をVcとVc1に入力し、
Voから同じ電圧の421,422,423を出力する。また、これ
らの出力は内部で共通接続されており、内部回路407,40
8,409に供給される。401〜403のC1はオン，オフ制御端
子であり、本実施例ではVssに接続して401〜403を常に
活性の状態にしているが、特に限定されるものでなく、
外部ピンに引き出してオン，オフコントロールを行って
もよい。404〜406は例えば第１図の120で示した電圧リ
セット回路であり、リセット信号端子のレベルによっ
て、オン又はオフの動作をする。これらがオンのとき、
401〜403の出力VoはVssレベルにスイッチされ、オフの
とき、401〜403の出力は入力電源電圧410より低い一定
の電圧を出力し、内部回路407〜409に供給する。412は
内部電圧を半導体チップの外部に導出するための端子で
ある。内部の電源には内部回路407〜409のスイッチング
によって高調波雑音が発生するが、低電圧動作の微細化
デバイスはノイズマージンが低下しているため、誤動作
のない安全動作のために電源雑音を効果的に除去するこ
とは不可欠である。高調波雑音を除去するには電源とVs
s間にバイパスコンデンサを挿入することが有効である
が、従来の内部電圧発生回路を含む半導体集積回路で
は、チップの内部に大容量のコンデンサを組込むことは
占有面積の点で不可能なため、電源ノイズの除去にはほ
とんど無力であった。しかし、本実施例では、この問題
を解決する目的および他の目的のために、内部電圧発生
回路の出力を外部端子412に導出している。413は端子41
2とGND間に接続されたバイパスコンデンサである。この
ように、バイパスコンデンサを外付けできるため、内部
電源の雑音に応じてバイパスコンデンサ412の容量を自
在に選択できるため、内部電源ノイズを効果的に除去で
きる。したがって、内部回路407〜409は雑音に影響され
ない高信頼性動作を行うことができる。
また、本実施例では複数の内部電圧発生回路401〜403
の出力同志が共通接続されているため、夫々に出力電圧
にンバラツキがあっても、内部回路07〜409は常に同一
電源電圧の下で動作することができる。したがって、電
源電圧のバラツキによる内部回路間の動作速度のバラツ
キがなくなる。また、回路間の電源電圧の不一致はCMOS
トランジスタ回路のラッチアップの重大要因の一つであ
るが、この問題も解消することができるようになる。
の出力同志が共通接続されているため、夫々に出力電圧
にンバラツキがあっても、内部回路07〜409は常に同一
電源電圧の下で動作することができる。したがって、電
源電圧のバラツキによる内部回路間の動作速度のバラツ
キがなくなる。また、回路間の電源電圧の不一致はCMOS
トランジスタ回路のラッチアップの重大要因の一つであ
るが、この問題も解消することができるようになる。
第５図に本発明による半導体集積回路を使用した圧電
子装置実施例を示す。同図において、501〜503は夫々集
積回路チップであり、外部電源510の入力端子521〜523,
基準電位端子531〜533,内部電圧出力端子541〜543を有
し、内部に夫々、内部電圧発生回路504〜506を有し、夫
々の内部回路507〜509に電源を供給している。
子装置実施例を示す。同図において、501〜503は夫々集
積回路チップであり、外部電源510の入力端子521〜523,
基準電位端子531〜533,内部電圧出力端子541〜543を有
し、内部に夫々、内部電圧発生回路504〜506を有し、夫
々の内部回路507〜509に電源を供給している。
本実施例では、夫々の内部電圧発生回路504〜506は夫
々の内部回路507〜509に電源を供給すると共に、外部端
子541〜543に取り出され、外部配線511で共通に接続さ
れている。これにより、複数の半導体チップの内部回路
507〜509は全く同一の電源条件で動作できる利点があ
る。また、夫々の内部回路の電源電流は時々刻々に変化
しているが、本実施例によると、あるチップの電源電流
が増大したとき、他のチップからの電源電流を融通でき
るという利点もある。なお、541〜543の夫々の端子と基
準電位間に接続された513〜515のコンデンサは、高調波
雑音除去用のバイパスコンデンサである。
々の内部回路507〜509に電源を供給すると共に、外部端
子541〜543に取り出され、外部配線511で共通に接続さ
れている。これにより、複数の半導体チップの内部回路
507〜509は全く同一の電源条件で動作できる利点があ
る。また、夫々の内部回路の電源電流は時々刻々に変化
しているが、本実施例によると、あるチップの電源電流
が増大したとき、他のチップからの電源電流を融通でき
るという利点もある。なお、541〜543の夫々の端子と基
準電位間に接続された513〜515のコンデンサは、高調波
雑音除去用のバイパスコンデンサである。
第６図は本発明による半導体集積回路を使用した電子
装置の実施例を示す。同図において、600〜602は半導体
チップであり、夫々603〜605の内部回路を含んでいる。
半導体チップ600には内部電圧発生回路610を含み、その
出力は内部回路603に供給されると共に端子621に導出さ
れる。内部電圧発生回路610は端子614から外部電源を入
力し、特に制限されないがオン，オフ制御信号620によ
り、動作が制御される。内部電圧発生回路の出力は端子
621から導出され、外部配線633により、他の半導体チッ
プ601,602の電源として供給される。なお、611〜613は
基準電位用端子であり、622は雑音除去用のバイパスコ
ンデンサである。本実施例によると、半導体チップ601,
602は内部電圧発生回路を内蔵する必要がないため、そ
の分、内部回路の集積度を高められる利点がある。
装置の実施例を示す。同図において、600〜602は半導体
チップであり、夫々603〜605の内部回路を含んでいる。
半導体チップ600には内部電圧発生回路610を含み、その
出力は内部回路603に供給されると共に端子621に導出さ
れる。内部電圧発生回路610は端子614から外部電源を入
力し、特に制限されないがオン，オフ制御信号620によ
り、動作が制御される。内部電圧発生回路の出力は端子
621から導出され、外部配線633により、他の半導体チッ
プ601,602の電源として供給される。なお、611〜613は
基準電位用端子であり、622は雑音除去用のバイパスコ
ンデンサである。本実施例によると、半導体チップ601,
602は内部電圧発生回路を内蔵する必要がないため、そ
の分、内部回路の集積度を高められる利点がある。
第７図は本発明による半導体集積回路の第６の実施例
を示す。同図において、700は集積回路チップ,701はコ
レクタが外部電源端子710,エミッタが内部回路704用の
内部電圧出力となるNPNトランジスタ、702はソースが外
部電源端子711に、ゲートが制御信号712に、ドレインが
NPNトランジスタ701のベースに接続されたPMOSトランジ
スタ,703はドレインがNPNトランジスタ701のベースに、
ゲートが制御信号712に、ソースが基準電位に接続され
たNMOSトランジスタである。また、720は外部に設けら
れた安定化電源であり、その出力が半導体チップ700の
外部電源端子711に接続される。さらに、端子713に導出
された内部電源出力は安定化電源720に帰還されてお
り、安定化電源720はその電圧をモニタすることによ
り、それが所定の電圧になるように端子711への出力電
圧を制御する。なお、714は高調波雑音除去用のバイパ
スコンデンサである。
を示す。同図において、700は集積回路チップ,701はコ
レクタが外部電源端子710,エミッタが内部回路704用の
内部電圧出力となるNPNトランジスタ、702はソースが外
部電源端子711に、ゲートが制御信号712に、ドレインが
NPNトランジスタ701のベースに接続されたPMOSトランジ
スタ,703はドレインがNPNトランジスタ701のベースに、
ゲートが制御信号712に、ソースが基準電位に接続され
たNMOSトランジスタである。また、720は外部に設けら
れた安定化電源であり、その出力が半導体チップ700の
外部電源端子711に接続される。さらに、端子713に導出
された内部電源出力は安定化電源720に帰還されてお
り、安定化電源720はその電圧をモニタすることによ
り、それが所定の電圧になるように端子711への出力電
圧を制御する。なお、714は高調波雑音除去用のバイパ
スコンデンサである。
本実施例によると高調波の電源雑音はバイパスコンデ
ンサ714によって除去され、ゆっくりした変動の内部電
圧は外部安定化電源の出力電位を制御することにより補
償できるので、内部回路704により質のよい電源を供給
できる利点がある。
ンサ714によって除去され、ゆっくりした変動の内部電
圧は外部安定化電源の出力電位を制御することにより補
償できるので、内部回路704により質のよい電源を供給
できる利点がある。
第８図は本発明による半導体集積回路の参考例を示
す。同図において、801,802は内部電圧発生回路であ
り、夫々の出力を内部回路803,804に供給するようにな
っている。810は外部電源端子,811は基準電位端子,812
は内部電圧発生回路802の外部への導出端子である。端
子812と基準電位間にダイオード830と外部電源830が接
続される。また、840は端子812と基準電位間に接続され
たバイパスコンデンサである。
す。同図において、801,802は内部電圧発生回路であ
り、夫々の出力を内部回路803,804に供給するようにな
っている。810は外部電源端子,811は基準電位端子,812
は内部電圧発生回路802の外部への導出端子である。端
子812と基準電位間にダイオード830と外部電源830が接
続される。また、840は端子812と基準電位間に接続され
たバイパスコンデンサである。
参考例によると、端子812が外部電源830からの電源供
給端子をも兼ねられる利点があり、特に制限されない
が、メモリ素子からなる内部回路804の電源電圧が所定
値以下になったとき、外部電源830から電源が供給さ
れ、記憶内容を保存することができる。
給端子をも兼ねられる利点があり、特に制限されない
が、メモリ素子からなる内部回路804の電源電圧が所定
値以下になったとき、外部電源830から電源が供給さ
れ、記憶内容を保存することができる。
第９図に本発明による半導体集積回路を使用した電子
装置の第７の実施例を示す。同図において、900はタイ
ミング制御回路,901〜903は集積回路チップであり、夫
々内部電圧発生回路911,921,931と内部回路941〜943を
有している。901〜903には外部電源Vcc,基準電位Vssが
接続され、タイミング制御回路からオン，オフ制御信号
C1〜C3が入力される。また、901〜903は制御線961とデ
ータ線962により結合されている。
装置の第７の実施例を示す。同図において、900はタイ
ミング制御回路,901〜903は集積回路チップであり、夫
々内部電圧発生回路911,921,931と内部回路941〜943を
有している。901〜903には外部電源Vcc,基準電位Vssが
接続され、タイミング制御回路からオン，オフ制御信号
C1〜C3が入力される。また、901〜903は制御線961とデ
ータ線962により結合されている。
タイミング制御回路900は集積回路チップ901〜903の
夫々の電源投入，遮断の順序のシーケンスを制御するよ
うに、例えば第10図のC1〜C3に示すようなタイミング信
号を発生する。これにより、内部電源回路911,921,931
の出力電圧V1〜V3は、第10図に示すようなタイミングシ
ーケンスで投入，遮断が行われる。
夫々の電源投入，遮断の順序のシーケンスを制御するよ
うに、例えば第10図のC1〜C3に示すようなタイミング信
号を発生する。これにより、内部電源回路911,921,931
の出力電圧V1〜V3は、第10図に示すようなタイミングシ
ーケンスで投入，遮断が行われる。
本実施例によると、内部電圧発生回路911,921,931自
身がオン，オフの制御機能を有しているため、複数の集
積回路チップ間の電源投入，遮断のシーケンスを外部タ
イミング制御回路により自在にできる利点があり、シス
テム応用上の有用な機能を提供できる。
身がオン，オフの制御機能を有しているため、複数の集
積回路チップ間の電源投入，遮断のシーケンスを外部タ
イミング制御回路により自在にできる利点があり、シス
テム応用上の有用な機能を提供できる。
第11図（ａ）（ｂ）に本発明による半導体集積回路の
第８の実施例を示す。同図において、1100は多値情報を
記憶する多値メモリセルであり、MOSトランジスタ1101
とコンデンサ1102で構成されている。このセルの読出し
動作は次のとおりである。ワード線WLの電位をステップ
状に上昇していくと、コンデンサ1102の電荷に応じてワ
ード線WLの所定の電位でMOSトランジスタ1101がオン
し、あらかじめ高レベルにプリチャージされたビット線
BLを低レベルに引き下げる。これをセンス回路1103で検
出し、その出力を２値化回路1104で２値情報に変換す
る。ところで、この場合において、多値メモリの読出し
には上述のようにワード線WLの電位を順次ステップ状に
上昇していかなければならなかったため、読出し時間が
非常に遅くなるという問題がある。このため、ワード線
WLの電位の多段切換えをいかに高速化できるかが高速読
出しの鍵となる。
第８の実施例を示す。同図において、1100は多値情報を
記憶する多値メモリセルであり、MOSトランジスタ1101
とコンデンサ1102で構成されている。このセルの読出し
動作は次のとおりである。ワード線WLの電位をステップ
状に上昇していくと、コンデンサ1102の電荷に応じてワ
ード線WLの所定の電位でMOSトランジスタ1101がオン
し、あらかじめ高レベルにプリチャージされたビット線
BLを低レベルに引き下げる。これをセンス回路1103で検
出し、その出力を２値化回路1104で２値情報に変換す
る。ところで、この場合において、多値メモリの読出し
には上述のようにワード線WLの電位を順次ステップ状に
上昇していかなければならなかったため、読出し時間が
非常に遅くなるという問題がある。このため、ワード線
WLの電位の多段切換えをいかに高速化できるかが高速読
出しの鍵となる。
それ故、1110は基準電圧発生回路であり、V0,V1,…,V
14,V15の電圧を発生する。これらの電圧はPMOSトランジ
スタ1120〜1125のソースに接続される。前記PMOSトラン
ジスタ1120〜1125のゲートはタイミング信号ψ0,ψ1,
…，ψ14,ψ15に接続され、ドレインは共通接続されてN
PNトランジスタ1130のベースに接続される。1130はNPN
トランジスタであり、コレクタが電源Ｖ＋にエミッタが
ワード線WLに接続される。タイミング信号をψ0,ψ1,
…，ψ14,ψ15の順に付勢していくと、PMOSトランジス
タ1120,1121,1122,…1124,1125が順次オンし、NPNトラ
ンジスタのエミッタにステップ状の電圧が発生される。
このような実施例によると、ワード線WLはNPNトランジ
スタ1130のエミッタフォロワ回路で駆動され、ワード線
WLの大きな負荷（図示されていない）を高速に駆動でき
るため、多値メモリの高速読出しができる利点がある。
また、ワード線の電位は基準電位V0,V1,V2,…,V14,V15
とNPNトランジスタ1130のVBEだけで決められる利点があ
る。
14,V15の電圧を発生する。これらの電圧はPMOSトランジ
スタ1120〜1125のソースに接続される。前記PMOSトラン
ジスタ1120〜1125のゲートはタイミング信号ψ0,ψ1,
…，ψ14,ψ15に接続され、ドレインは共通接続されてN
PNトランジスタ1130のベースに接続される。1130はNPN
トランジスタであり、コレクタが電源Ｖ＋にエミッタが
ワード線WLに接続される。タイミング信号をψ0,ψ1,
…，ψ14,ψ15の順に付勢していくと、PMOSトランジス
タ1120,1121,1122,…1124,1125が順次オンし、NPNトラ
ンジスタのエミッタにステップ状の電圧が発生される。
このような実施例によると、ワード線WLはNPNトランジ
スタ1130のエミッタフォロワ回路で駆動され、ワード線
WLの大きな負荷（図示されていない）を高速に駆動でき
るため、多値メモリの高速読出しができる利点がある。
また、ワード線の電位は基準電位V0,V1,V2,…,V14,V15
とNPNトランジスタ1130のVBEだけで決められる利点があ
る。
なお、図中、NMOSトランジスタ1126と1127は夫々、NP
Nトランジスタ1130のベースとワード線WLの電位を制御
信号Rsに従ってVssレベルにスイッチするためのもので
ある。
Nトランジスタ1130のベースとワード線WLの電位を制御
信号Rsに従ってVssレベルにスイッチするためのもので
ある。
以上説明したことから明らかなように、本発明による
半導体集積回路によれば、半導体基板を電源電流の通路
としない構成とすることから、ラッチアップを引き起し
たり、内部回路への無用な結合を起こすことを防止する
ことができるようになる。
半導体集積回路によれば、半導体基板を電源電流の通路
としない構成とすることから、ラッチアップを引き起し
たり、内部回路への無用な結合を起こすことを防止する
ことができるようになる。
また、内部電源の電圧制御やオン・オフ制御等を利用
した様々なシステム応用が可能となる。
した様々なシステム応用が可能となる。
第１図は本発明による半導体集積回路の第１の実施例を
示す構成図、第２図（ａ）は第１図のデバイス断面構造
を示す図、第２図（ｂ）ないし（ｄ）は第２図（ａ）に
対応づけたトランジスタを示す図、第３図は本発明の第
２の実施例を示す構成図、第４図は本発明の第３の実施
例を示す構成図、第５図は本発明の第４の実施例を示す
構成図、第６図は本発明の第５の実施例を示す構成図、
第７図は本発明の第６の実施例を示す構成図、第８図は
本発明の参考例を示す構成図、第９図は本発明の第７の
実施例を示す構成図、第10図は第９図の動作タイムチャ
ートを示す図、第11図（ａ）、（ｂ）は本発明の第８の
実施例を示す構成図、第12図は従来の内部電圧発生回路
を示す構成図、第13図は第10図のデバイス断面構造を示
す図、第14図は従来の内部電圧発生回路を示す構成図、
第15図は第14図のデバイス断面構造を示す図、第16図は
電圧降下部のモデルを示す図、第17図は第16図に示すモ
デルの特性図である。 100……半導体回路チップ、101……NPNトランジスタ、1
02……PMOSトランジスタ、103……PMOSトランジスタ、1
20……リセット回路、130……内部回路。
示す構成図、第２図（ａ）は第１図のデバイス断面構造
を示す図、第２図（ｂ）ないし（ｄ）は第２図（ａ）に
対応づけたトランジスタを示す図、第３図は本発明の第
２の実施例を示す構成図、第４図は本発明の第３の実施
例を示す構成図、第５図は本発明の第４の実施例を示す
構成図、第６図は本発明の第５の実施例を示す構成図、
第７図は本発明の第６の実施例を示す構成図、第８図は
本発明の参考例を示す構成図、第９図は本発明の第７の
実施例を示す構成図、第10図は第９図の動作タイムチャ
ートを示す図、第11図（ａ）、（ｂ）は本発明の第８の
実施例を示す構成図、第12図は従来の内部電圧発生回路
を示す構成図、第13図は第10図のデバイス断面構造を示
す図、第14図は従来の内部電圧発生回路を示す構成図、
第15図は第14図のデバイス断面構造を示す図、第16図は
電圧降下部のモデルを示す図、第17図は第16図に示すモ
デルの特性図である。 100……半導体回路チップ、101……NPNトランジスタ、1
02……PMOSトランジスタ、103……PMOSトランジスタ、1
20……リセット回路、130……内部回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山内 辰美 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 増田 郁朗 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 中野 哲夫 東京都小平市上水本町1450番地 株式会 社日立製作所コンピュータ事業本部デバ イス開発センター内 (56)参考文献 特開 昭63−207000（ＪＰ，Ａ) 特開 昭60−256826（ＪＰ，Ａ) 特開 昭62−210724（ＪＰ，Ａ) 特開 昭60−239994（ＪＰ，Ａ) 特開 昭60−256229（ＪＰ，Ａ) 特開 昭63−4665（ＪＰ，Ａ) 特開 昭59−186330（ＪＰ，Ａ) 特開 昭55−154758（ＪＰ，Ａ) 特開 昭62−276867（ＪＰ，Ａ) 特開 昭60−113946（ＪＰ，Ａ) 特開 昭49−123528（ＪＰ，Ａ) 特開 昭52−11728（ＪＰ，Ａ) 特開 昭53−18923（ＪＰ，Ａ) 特開 昭60−27965（ＪＰ，Ａ) 実開 昭63−51535（ＪＰ，Ｕ) 実開 昭60−49650（ＪＰ，Ｕ) 実開 昭54−87070（ＪＰ，Ｕ) 古川静二郎著「半導体デバイス」（昭 57−10−20）電子情報通信学会 ｐ. 136 永田穣編「超音速バイポーラ・デバイ ス」（昭60−11−15）培風館 ｐ．133 相川孝作著「電子回路」（昭55−11− 10）コロナ社 ｐ．91−92
Claims (19)
- 【請求項１】外部供給電源電圧より低い内部電圧を発生
させて内部回路の電源として使用する内部電圧発生手段
を備えてなる半導体集積回路において、前記内部電圧発
生手段は、Ｐ型半導体基板のＮ型の島に形成されたNPN
トランジスタと、Ｎ型の島に形成されたPMOSトランジス
タとから構成され、前記NPNトランジスタのコレクタと
前記PMOSトランジスタのソースとを外部供給電源端子と
し、前記PMOSトランジスタのドレインが前記NPNトラン
ジスタのベースに接続されているとともにそのゲートを
制御信号端子とし、かつ、前記NPNトランジスタのエミ
ッタを内部電源出力端子とし、該内部電源出力端子の電
位を前記PMOSトランジスタのソース電圧及び前記NPNト
ランジスタのベース・エミッタ間電圧に基づいて設定で
きるようにしたことを特徴とする半導体集積回路装置。 - 【請求項２】請求項第１記載において、PMOSトランジス
タのゲートに印加される制御信号により、該PMOSトラン
ジスタを直接オン・オフ制御することにより前記NPNト
ランジスタをオン・オフ制御し、前記内部電源発生回路
を活性又は非活性の状態に制御できるようにしたことを
特徴とする半導体集積回路装置。 - 【請求項３】請求項第１記載において、NPNトランジス
タのコレクタとPMOSのソースは夫夫異なる電圧の外部電
源に接続されることを特徴とする半導体集積回路装置。 - 【請求項４】請求項第１記載において、NPNトランジス
タのコレクタとPMOSのソースは同一電圧の外部電源に接
続されることを特徴とする半導体集積回路装置。 - 【請求項５】請求項第１項記載において、NPNトランジ
スタのベースと基準電位間にNMOSによる電荷放電手段を
設けたことを特徴とする半導体集積回路装置。 - 【請求項６】請求項第１項および請求項第３記載のうち
いずれかにおいて、外部制御信号によりオン・オフ制御
できるNMOSによる電荷放電手段を設けたことを特徴とす
る半導体集積回路装置。 - 【請求項７】請求項第１記載において、ドレインがNPN
トランジスタのベースに共通接続され、夫々のソースと
ゲートに異なる電源電圧とオン・オフ制御信号が供給さ
れる複数のＰチャンネルMOSトランジスタを有し、ゲー
ト制御信号を切換え制御することにより、１つだけ選択
されたPMOSトランジスタのソースに供給される電圧と１
ヶ以上のNPNトランジスタのベース・エミッタ間電圧と
から内部電圧を発生するようにしたことを特徴とする半
導体集積回路装置。 - 【請求項８】外部電源を入力し、それより低い内部電圧
を発生させて内部回路の電源として使用する半導体集積
回路において、内部電源の出力と基準電位間に外部制御
信号の論理レベルに対応してオン・オフ制御されるスイ
ッチング手段を設け、該スイッチング手段がオンのと
き、内部電源電位を基準電位、又基準電位に近い低電位
レベルにスイッチすることを特徴とする半導体集積回路
装置。 - 【請求項９】外部供給電圧より低い内部電圧を発生させ
て内部回路の電源として使用する内部電圧発生手段を備
えてなる半導体集積回路装置において、前記内部電圧発
生手段はＰ型半導体基板のＮ型の島に形成された第１、
第２のNPNトランジスタとＮ型の島に形成されたPMOSト
ランジスタとから構成され、前記第１、第２のNPNトラ
ンジスタをダーリントン接続してそのコレクタを第１の
外部供給電圧端子とし、前記PMOSトランジスタのソース
を第２の外部供給電圧端子とし、該PMOSトランジスタの
ドレインが前記第２のNPNトランジスタのベースに接続
されるとともに、そのゲートを制御信号端子とし、か
つ、前記第１のNPNトランジスタのエミッタを内部電源
出力端子とし、該内部電源出力端子の電位を前記PMOSト
ランジスタのソース電圧及び前記第１、第２のNPNトラ
ンジスタのベース・エミッタ間電圧に基づいて設定でき
るようにしたことを特徴とする半導体集積回路装置。 - 【請求項１０】請求項第９記載において、第２の外部供
給電源端子に印加する電圧を略5Vとし、第１の外部供給
電源に印加する電圧を第２の外部供給電源端子の電圧に
等しい電圧とし、内部電圧発生手段の出力を略3.4Vとし
た事を特徴とする半導体集積回路装置。 - 【請求項１１】外部電源を入力し、それより低い内部電
圧を発生させて内部回路の電源として使用する内部電圧
発生回路を少くとも一つ含む複数の半導体集積回路装置
の夫々の内部電源出力を外部ピンに導出すると共に、夫
々の外部ピンを外部配線で共通接続したことを特徴とす
る電子装置。 - 【請求項１２】請求項第11記載において、外部で共通接
続された内部電源出力のそれぞれに高周波雑音減衰用の
バイパスコンデンサを接続したことを特徴とする電子装
置。 - 【請求項１３】外部電源を入力し、それより低い内部電
圧を発生させて内部回路の電源として使用する内部電圧
発生回路を有する半導体集積回路装置を少なくとも一つ
含み、その内部電圧出力を外部ピンに導出し、外部配線
を介して他の半導体集積回路の電源として供給すること
を特徴とする電子装置。 - 【請求項１４】請求項第13記載において、外部ピンに導
出された内部電源出力と基準電位間に高周波雑音除去用
のバイパスコンデンサを接続したことを特徴とする電子
装置。 - 【請求項１５】請求項第13記載もしくは請求項第14記載
において、内部電源発生回路を有する半導体集積回路装
置は外部制御信号により、内部電源出力を基準電位レベ
ルにスイッチする機能を有することを特徴とする電子装
置。 - 【請求項１６】コレクタが外部電源に、エミッタが内部
電源線と外部出力ピンに接続されたNPNトランジスタと
ソースが外部安定化電源装置の出力に接続され、ドレイ
ンがNPNトランジスタのベースに接続されたＰチャンネ
ルMOSトランジスタを含む内部電圧発生装置と該内部電
圧発生装置の出力を電源として動作する内部回路を含む
半導体集積回路装置において、内部電圧発生回路の出力
を前記外部安定化電源装置に帰還し、その出力電位を制
御することにより、内部電圧発生回路の出力を所定の電
圧レベルに制御するようにしたことを特徴とする半導体
集積回路装置。 - 【請求項１７】請求項第16記載において、外部出力ピン
に導出された内部電圧発生回路と基準電位間に高周波雑
音除去用のバイパスコンデンサを接続したことを特徴と
する半導体集積回路装置。 - 【請求項１８】外部電圧を入力し、それより低い内部を
外部からの制御信号に応答して発生して内部回路の電源
として使用する内部発生回路を含む複数の半導体集積回
路装置と複数の半導体集積回路の内部電圧発生回路の動
作を位相の異なる所定のタイミングで発生するタイミン
グ制御部とからなり、複数の内部電圧発生回路の出力を
所定のシーケンスで制御できるようにしたことを特徴と
する電子装置。 - 【請求項１９】ドレインがビット線に、ゲートがワード
線に、ソースが電荷蓄積用キャパシタに接続された多値
メモリセルのビット線に接続され、その電位変化を検知
する手段とその出力を２値化する手段を少くても含む多
値メモリを含み、この多値メモリは、複数の基準電圧出
力を発生する手段とコレクタが固定電源に、エミッタが
前記メモリセルのワードラインに接続されたNPNトラン
ジスタと、ドレインがNPNトランジスタのベースに共通
接続され、夫々のソースが前記基準電圧発生手段の対応
する出力に接続され、夫々のゲートが夫々位相の異なる
タイミング信号に接続された複数のＰチャンネルMOSト
ランジスタとからなり、夫々のゲートに所定の順序で前
記タイミング信号を印加することにより、メモリセルの
ワイド線に階段状の電圧を発生させるようにしたことを
特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217255A JP2869791B2 (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置およびそれを応用した電子装置 |
| US07/401,849 US5153452A (en) | 1988-08-31 | 1989-08-30 | Bipolar-MOS IC with internal voltage generator and LSI device with internal voltage generator |
| KR1019890012391A KR0132053B1 (ko) | 1988-08-31 | 1989-08-30 | 반도체집적회로장치 및 그 조합전자장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217255A JP2869791B2 (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置およびそれを応用した電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0265268A JPH0265268A (ja) | 1990-03-05 |
| JP2869791B2 true JP2869791B2 (ja) | 1999-03-10 |
Family
ID=16701278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217255A Expired - Fee Related JP2869791B2 (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置およびそれを応用した電子装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5153452A (ja) |
| JP (1) | JP2869791B2 (ja) |
| KR (1) | KR0132053B1 (ja) |
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