JPS6061988A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6061988A JPS6061988A JP58170693A JP17069383A JPS6061988A JP S6061988 A JPS6061988 A JP S6061988A JP 58170693 A JP58170693 A JP 58170693A JP 17069383 A JP17069383 A JP 17069383A JP S6061988 A JPS6061988 A JP S6061988A
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- JP
- Japan
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- power supply
- memory
- memory cell
- semiconductor memory
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/141—Battery and back-up supplies
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電池バックアップの不揮発性メモリとして使用
される半導体メモリに関する。
される半導体メモリに関する。
従来よυ、電池バックアップの半導体メモリが知られて
いる。第１図にその従来例を示す。
いる。第１図にその従来例を示す。
図中１１は半導体メモリ集積回路チップ、１２は外部動
作用電源、１３はバックアップ用電源（電池）、１４．
１５はダイオード、ＶＣＣはチップｌｌ上に設けられた
電源端子、ｖＢｇは同接地線端子である。上記バックア
ップ用電源１３には一次電池または二次電池が用いられ
、外部動作用電源１２がオフした時、半導体メモリ集積
回路チップ１１に記憶保持用電源を供給する。
作用電源、１３はバックアップ用電源（電池）、１４．
１５はダイオード、ＶＣＣはチップｌｌ上に設けられた
電源端子、ｖＢｇは同接地線端子である。上記バックア
ップ用電源１３には一次電池または二次電池が用いられ
、外部動作用電源１２がオフした時、半導体メモリ集積
回路チップ１１に記憶保持用電源を供給する。
上記従来技術の欠点として、下記の（イ）〜（ハ）が上
げられる。
げられる。
（イ）半導体メモリ集積回路チップ１１の外部に出てい
る電源線１６を通じてバックアップ用電源１３のパワー
損失がある。例えば電源線１６を接地線とショートする
と短時間にバックアップ用電源１３は電力を失なう。
る電源線１６を通じてバックアップ用電源１３のパワー
損失がある。例えば電源線１６を接地線とショートする
と短時間にバックアップ用電源１３は電力を失なう。
（ロ）半導体メモリ集積回路チップ１１の入ったパッケ
ージをデートから抜きとると、外部動作用電源１２だけ
でなく、バックアップ用電源１３からも切り離されて、
半導体メモリ集積回路チッグ１ノはその記憶情報を失な
う。
ージをデートから抜きとると、外部動作用電源１２だけ
でなく、バックアップ用電源１３からも切り離されて、
半導体メモリ集積回路チッグ１ノはその記憶情報を失な
う。
（ハ） バックアップ用電源１３は記憶セルの消費電力
に比べ、はるかに大きな周辺回路の電力をも供給するた
め、バックアップ用電源Ｉ３の消耗が早い。
に比べ、はるかに大きな周辺回路の電力をも供給するた
め、バックアップ用電源Ｉ３の消耗が早い。
本発明の第１の目的は、外部電源線を通じてバックアッ
プ用電源のパワー損失のない半導体メモリを提供するこ
とにある。
プ用電源のパワー損失のない半導体メモリを提供するこ
とにある。
本発明の第２の目的は、・臂ッケージをデートから抜き
と９たり、・臂ッケージのビン（端子）間をショートし
ても記憶情報を失なわない半導体メモリを提供すること
にある。
と９たり、・臂ッケージのビン（端子）間をショートし
ても記憶情報を失なわない半導体メモリを提供すること
にある。
本発明の第３の目的は、記憶保持時間の長い不揮発性メ
モリ機能を有する半導体メモリを提供することにある。
モリ機能を有する半導体メモリを提供することにある。
本発明では、半導体メモリ集積回路チップ上において動
作電源・ぐラドとバックアップ用型源ノクッドを有し、
かつ両Ａ？ッドからそれぞれ整流素子を介して接続され
る記憶セル用電源線よシ記憶セルに電力を供給するよう
にして上記第１゜第３の目的を達成する。更にバックア
ップ用の電源（電池）と半導体メモリ集積回路とを一体
型に実装して上記第２の目的を達成するものである。
作電源・ぐラドとバックアップ用型源ノクッドを有し、
かつ両Ａ？ッドからそれぞれ整流素子を介して接続され
る記憶セル用電源線よシ記憶セルに電力を供給するよう
にして上記第１゜第３の目的を達成する。更にバックア
ップ用の電源（電池）と半導体メモリ集積回路とを一体
型に実装して上記第２の目的を達成するものである。
以下図面を参照して本発明の一実施例を説明する。第２
図は同実施例を示す構成であシ、半導体メモリ２１はメ
モリ集積回路チップ２２と電池（バックアラｆ電源）２
３を一体型に実装している。メモリ集積回路チップ２２
は、第３図（、）または（ｂ）に示す記憶セルを行列配
列した記憶セルアレイ２４と記憶セルの情報のリード／
ライトをコントロールする周辺回路２５を含んでいる。
図は同実施例を示す構成であシ、半導体メモリ２１はメ
モリ集積回路チップ２２と電池（バックアラｆ電源）２
３を一体型に実装している。メモリ集積回路チップ２２
は、第３図（、）または（ｂ）に示す記憶セルを行列配
列した記憶セルアレイ２４と記憶セルの情報のリード／
ライトをコントロールする周辺回路２５を含んでいる。
第３図（ａ） 、 （ｂ）において２６はワード線、２
７、．２７２はデータ線、２Ｂ、、２Ｂ２は電源線、２
９〜３２はフリツノフロップを構成するＭＯＳ ）ラン
ジスタ、３３．３４はトランスファダートである。壕だ
第２図において記憶セルと周辺回路２５の接地線３５は
まとめてパッドＰｖ３につながれている。周辺回路２５
の動作電源線３６は動作電源パッドＰｖｌにつながれて
、外部動作電源３７かも電力を供給されている。
７、．２７２はデータ線、２Ｂ、、２Ｂ２は電源線、２
９〜３２はフリツノフロップを構成するＭＯＳ ）ラン
ジスタ、３３．３４はトランスファダートである。壕だ
第２図において記憶セルと周辺回路２５の接地線３５は
まとめてパッドＰｖ３につながれている。周辺回路２５
の動作電源線３６は動作電源パッドＰｖｌにつながれて
、外部動作電源３７かも電力を供給されている。
記憶セルの電源線である記憶セル用電源綜３８は、バッ
クアップ用電源２３に接続されるバックアップ用型源／
ｅッドＰｖ２につながるバックアップ用電源線３９とダ
イオード４０を介して接続され、更に動作電源線３６と
ダイオード４Ｉを介して接続されている。図中周辺回路
２５０入力信号線または出力信号線用ｉＪ？ッドをＰＣ
ｎｐｏ ｌ・・・ｐＩ、 ｐＫ、・・・ｐＮは表わす。
クアップ用電源２３に接続されるバックアップ用型源／
ｅッドＰｖ２につながるバックアップ用電源線３９とダ
イオード４０を介して接続され、更に動作電源線３６と
ダイオード４Ｉを介して接続されている。図中周辺回路
２５０入力信号線または出力信号線用ｉＪ？ッドをＰＣ
ｎｐｏ ｌ・・・ｐＩ、 ｐＫ、・・・ｐＮは表わす。
ＩＡが・やッケージした本発明の半導体メモリの動作電
源リード端子、３Ａが・臂ツケージの接地リード端子、
５− Ｃ，Ｄ、・・・Ｉ、に、・・・Ｎが入力または出力信号
リード端子を示す。
源リード端子、３Ａが・臂ツケージの接地リード端子、
５− Ｃ，Ｄ、・・・Ｉ、に、・・・Ｎが入力または出力信号
リード端子を示す。
本発明の半導体メモリは、第４図に示すように動作電源
線３６の電位ｖ１がバックアップ用電源２３の電位ｖ２
に比べ、大の期間Ｔ１と小の期間Ｔ２で異なった動作を
する。例えば時刻ｔ１以前に外部動作電源３７がオフか
らオンされたとする。ｖｌ＝ｖ２となる時刻ｔ２以前は
Ｖｌ〈Ｖ、であり、このため第２図でダイオード４１は
オフで、ダイオード４０を通じて記憶セルアレイ２４中
の記憶セルの記憶保持電流は供給されることになる。次
にＶｌ＞Ｖ＊となると、自動的にダイオード４１がオン
で、ダイオード４０がオフとなり、記憶セルの記憶保持
電流は外部動作電源３７から供給されることになる。Ｖ
１＝Ｖ、の時は、記憶セルの記憶保持電流は外部動作電
源３７とバックアップ用電源２３の両方から供給される
。こうしてｖ１≦Ｖ。
線３６の電位ｖ１がバックアップ用電源２３の電位ｖ２
に比べ、大の期間Ｔ１と小の期間Ｔ２で異なった動作を
する。例えば時刻ｔ１以前に外部動作電源３７がオフか
らオンされたとする。ｖｌ＝ｖ２となる時刻ｔ２以前は
Ｖｌ〈Ｖ、であり、このため第２図でダイオード４１は
オフで、ダイオード４０を通じて記憶セルアレイ２４中
の記憶セルの記憶保持電流は供給されることになる。次
にＶｌ＞Ｖ＊となると、自動的にダイオード４１がオン
で、ダイオード４０がオフとなり、記憶セルの記憶保持
電流は外部動作電源３７から供給されることになる。Ｖ
１＝Ｖ、の時は、記憶セルの記憶保持電流は外部動作電
源３７とバックアップ用電源２３の両方から供給される
。こうしてｖ１≦Ｖ。
の時のみバックアップ用電源２３の電力が消費され、し
かもバックアップ用電源２３は記憶セ６一 ルの記憶保持用の小さな電力しか供給しないため、極め
て長時間の記憶保持が可能となる。最近知られているリ
チウム電池をバックアップ用電源に用いれば、約７〜１
０年以上の記憶保持が可能であり、実用上完全な不揮発
性メモリとしての機能を果たすものである。
かもバックアップ用電源２３は記憶セ６一 ルの記憶保持用の小さな電力しか供給しないため、極め
て長時間の記憶保持が可能となる。最近知られているリ
チウム電池をバックアップ用電源に用いれば、約７〜１
０年以上の記憶保持が可能であり、実用上完全な不揮発
性メモリとしての機能を果たすものである。
第５図、第６図は本発明の半導体メモリのメモリ集積回
路チッ７″２２とバックアップ用電源２３の一体化の実
装例を示す。第５図は一体化実装前〜だ半導体メモリの
外形を示す。第６図は一体化実装前のそれぞれメモリ集
積回路テップ２２とバックアップ用電池２３を独立にモ
ールドしたものを示す。メモリ集積回路チツｆ２２のモ
ールドＭｌ上にはバックアップ用電池２３の正極性接続
端子２Ｐ、負極性接続端子３Ｐが設けられており、バッ
クアップ用電池２３のモールドＭ２にはバックアップ用
電池２３の陽極２Ｂと陰極３Ｂが設けられている。一体
化実装するには、例えば端子２Ｐと陽極２Ｂ間、端子３
Ｐと陰極３Ｂ間をそれぞれ半田接続してやればよいもの
である。
路チッ７″２２とバックアップ用電源２３の一体化の実
装例を示す。第５図は一体化実装前〜だ半導体メモリの
外形を示す。第６図は一体化実装前のそれぞれメモリ集
積回路テップ２２とバックアップ用電池２３を独立にモ
ールドしたものを示す。メモリ集積回路チツｆ２２のモ
ールドＭｌ上にはバックアップ用電池２３の正極性接続
端子２Ｐ、負極性接続端子３Ｐが設けられており、バッ
クアップ用電池２３のモールドＭ２にはバックアップ用
電池２３の陽極２Ｂと陰極３Ｂが設けられている。一体
化実装するには、例えば端子２Ｐと陽極２Ｂ間、端子３
Ｐと陰極３Ｂ間をそれぞれ半田接続してやればよいもの
である。
上述した構成によれば、半導体メモリの外部電源線とし
ての動作電源端子ＩＡと接地リード端子３Ａ間をたとえ
短絡しても、バックアップ用電池２３のノ臂ワー損失は
ほとんどないようにできた。！ｆ、たプリント板へ実装
したが一ドから・母ツケージごと引き抜いて、リード端
子間をショートしても記憶セルにはバックアップ用電源
２３から記憶保持用電位が供給され続け、データ内容を
失わないことを可能とした。またバックアップ用電源２
３は外部動作電源３７がオフの場合のみ記憶セルへの記
憶保持用電力が供給されるので、バックアップ用電源２
３の電力消費が極めて少なく、記憶保持時間の長い不揮
発性メモリを実現できる。本発明を第１図の従来例と比
較しても、従来例では動作用主電源１２がオフした時は
、バックアップ用電源１３がメモリ集積回路チップ１１
に含まれる周辺回路と記憶セルの両者に電力を供給しな
くてはならないのに対し、第２図ではバックアップ用電
源２３は記憶セルのみへの供給であって、周辺回路２５
へは電力を供給しないように構成できており、バックア
ップ用電池２３の消耗を極めて少なくできる。また第２
図では、第１図と比べればダイオード２個と／４’ツド
１個をメモリ集積回路チップＩｌ上に配置するのみであ
り、チップ面積増は１チ程度またはそれ以下でほとんど
無祈できる。またノ＋ッケージ外部にバックアップ用電
源を必要とせず、実装密度も著しく高くなる。
ての動作電源端子ＩＡと接地リード端子３Ａ間をたとえ
短絡しても、バックアップ用電池２３のノ臂ワー損失は
ほとんどないようにできた。！ｆ、たプリント板へ実装
したが一ドから・母ツケージごと引き抜いて、リード端
子間をショートしても記憶セルにはバックアップ用電源
２３から記憶保持用電位が供給され続け、データ内容を
失わないことを可能とした。またバックアップ用電源２
３は外部動作電源３７がオフの場合のみ記憶セルへの記
憶保持用電力が供給されるので、バックアップ用電源２
３の電力消費が極めて少なく、記憶保持時間の長い不揮
発性メモリを実現できる。本発明を第１図の従来例と比
較しても、従来例では動作用主電源１２がオフした時は
、バックアップ用電源１３がメモリ集積回路チップ１１
に含まれる周辺回路と記憶セルの両者に電力を供給しな
くてはならないのに対し、第２図ではバックアップ用電
源２３は記憶セルのみへの供給であって、周辺回路２５
へは電力を供給しないように構成できており、バックア
ップ用電池２３の消耗を極めて少なくできる。また第２
図では、第１図と比べればダイオード２個と／４’ツド
１個をメモリ集積回路チップＩｌ上に配置するのみであ
り、チップ面積増は１チ程度またはそれ以下でほとんど
無祈できる。またノ＋ッケージ外部にバックアップ用電
源を必要とせず、実装密度も著しく高くなる。
なお本発明は上記実施例のみに限られることなく種々の
応用が可能である。例えば実施例では本発明の整流素子
としてダイオードを用いたが、ＭＯＳ ）ランジスタの
ドレインとｒ−トを接続し、ドレインとソース間にでき
る回路等を整流素子として用いることもできる。
応用が可能である。例えば実施例では本発明の整流素子
としてダイオードを用いたが、ＭＯＳ ）ランジスタの
ドレインとｒ−トを接続し、ドレインとソース間にでき
る回路等を整流素子として用いることもできる。
以上説明した如く本発明によれば、外部電源線を通じて
バックアップ用電源のノ４？ワー損失がなく、またパッ
ケージをが−ドから抜き取った９− リ、パッケージのビン間をショートしても記憶情報を失
なわず、また記憶保持時間を長くできる等の利点を有し
た半導体メモリが提供できるものである。
バックアップ用電源のノ４？ワー損失がなく、またパッ
ケージをが−ドから抜き取った９− リ、パッケージのビン間をショートしても記憶情報を失
なわず、また記憶保持時間を長くできる等の利点を有し
た半導体メモリが提供できるものである。
第１図は従来の半導体メモリの回路構成図、第２図は本
発明の一実施例の回路構成図、第３図（ａ） 、 （ｂ
）は記憶セルの回路図、第４図は上記実施例回路の動作
モーＰを示す図、第５図は本発明の半導体メモリのパッ
ケージを示す外観図、第６図は同ノＪ？ツケージの分解
斜視図である。 ２１・・・半導体メモリ、２２・・・メモリ集積回路チ
ッｆ、２３・・・バックアップ用電源、す４・・・記憶
セルアレイ、２５・・・周辺回路、Ｐｖ１〜ＰＶ３・・
・ノぐラド、４０．４１・・・ダイオード。 出願人代理人 弁理士 鈴 江 武 彦１０−
発明の一実施例の回路構成図、第３図（ａ） 、 （ｂ
）は記憶セルの回路図、第４図は上記実施例回路の動作
モーＰを示す図、第５図は本発明の半導体メモリのパッ
ケージを示す外観図、第６図は同ノＪ？ツケージの分解
斜視図である。 ２１・・・半導体メモリ、２２・・・メモリ集積回路チ
ッｆ、２３・・・バックアップ用電源、す４・・・記憶
セルアレイ、２５・・・周辺回路、Ｐｖ１〜ＰＶ３・・
・ノぐラド、４０．４１・・・ダイオード。 出願人代理人 弁理士 鈴 江 武 彦１０−
Claims (3)
- （１）記憶セルを複数個行列配列してなる記憶セルアレ
イと、前記記憶セルに情報をリード／ライトする周辺回
路を有し、動作電源パッドとバックアップ用電源パッド
のそれぞれから、それぞれ整流素子を介して前記記憶セ
ル用重源線に接続してなるメモリ集積回路チップを具備
したことを特徴とする半導体メモリ。 - （２）前記メモリ集積回路チップは、前記バックアップ
用電源を構成する電池と一体に実装されることを特徴と
する特許請求の範囲第１項に記載の半導体メモリ。 - （３）前記周辺回路の電源は、前記動作電源パッドと前
記整流素子との間からとるものであることを特徴とする
特許請求の範囲第１項に記載の半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170693A JPS6061988A (ja) | 1983-09-16 | 1983-09-16 | 半導体メモリ |
| US06/894,494 US4710905A (en) | 1983-09-16 | 1986-08-04 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58170693A JPS6061988A (ja) | 1983-09-16 | 1983-09-16 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6061988A true JPS6061988A (ja) | 1985-04-09 |
Family
ID=15909644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58170693A Pending JPS6061988A (ja) | 1983-09-16 | 1983-09-16 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4710905A (ja) |
| JP (1) | JPS6061988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278097A (ja) * | 1985-06-03 | 1986-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 記憶集積回路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2508103B2 (ja) * | 1987-07-02 | 1996-06-19 | 日本電気株式会社 | 半導体論理集積回路装置 |
| US4984211A (en) * | 1988-02-16 | 1991-01-08 | Texas Instruments Incorporated | Battery backup bus scheme for an ECL BiCMOS SRAM |
| JP2869791B2 (ja) * | 1988-08-31 | 1999-03-10 | 株式会社日立製作所 | 半導体集積回路装置およびそれを応用した電子装置 |
| US5121359A (en) * | 1989-09-29 | 1992-06-09 | Sgs-Thomson Microelectronics, Inc. | Configuration memory for programmable logic device |
| US5099453A (en) * | 1989-09-29 | 1992-03-24 | Sgs-Thomson Microelectronics, Inc. | Configuration memory for programmable logic device |
| JPH04109547A (ja) * | 1990-08-30 | 1992-04-10 | Sharp Corp | メモリデータ保護装置 |
| US5329168A (en) * | 1991-12-27 | 1994-07-12 | Nec Corporation | Semiconductor integrated circuit device equipped with substrate biasing system selectively powered from internal and external power sources |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56122132U (ja) * | 1980-02-18 | 1981-09-17 | ||
| JPS57109183A (en) * | 1980-12-26 | 1982-07-07 | Hitachi Ltd | Non-volatile memory |
-
1983
- 1983-09-16 JP JP58170693A patent/JPS6061988A/ja active Pending
-
1986
- 1986-08-04 US US06/894,494 patent/US4710905A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278097A (ja) * | 1985-06-03 | 1986-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 記憶集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4710905A (en) | 1987-12-01 |
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