JPS61278097A

JPS61278097A - 記憶集積回路

Info

Publication number: JPS61278097A
Application number: JP60120174A
Authority: JP
Inventors: Takeshi Mizusawa; 水沢　武
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1985-06-03
Filing date: 1985-06-03
Publication date: 1986-12-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ＣＭＯ３形の記１息集積回路に関し、特にそ
の記憶内容を電池電圧で保持するように構成する場合に
、電池を接続するのみで他の付加回路を必要とせず、ま
た記憶保持のための操作を不要にすることが可能で、極
めて簡栄に不揮発性記憶装置を構成できるようにした記
憶集積回路に関する。

〔従来技術〕

第４図は従来のＣＭＯ３形記憶集積回路の電池による記
憶保持回路の一例を示すものである。１ばＣＭＯ３形記
憶集積回路、２は■ｒＣの外部電源端子、３は接地端子
、４はチップセレクト端子（τ丁）で、この記憶集積回
路１の他の端子は省略しである。５′はこの記憶集積回
Ｂ１を用いている本体装置から供給される直流電源、６
は記憶内容を保持するための電池である。７．８は２つ
の電源、つまり直流電源５′と電池６とを分離するため
のダイオード、９はチップセレクト端子４に接続される
のプルアップ抵抗である。

さて、この従来回路においては、通常は直流電源５′の
電圧が電池６の電圧よりも高いために、外部電＃端子２
には、本体装置の電源が投入されている間は直流電／Ｊ
Ｒ５′からの電圧が供給され、本体装置の電源を切った
場合は電池６からの電圧が供給される。

ところが、この回路では、ダイオード７の順方向電圧降
下があるために、その電圧降下分を電圧ＶＣＣに加算し
て直流電源５′から供給する必要がある。

ダイオード７にシリコンダイオードを用いた場合、その
順方向電圧降下分は０．７ｖ程度であるため、電源端子
２に供給する電源電圧を５．７■とする必要があるが、
−ｒに、ディジタル集積回路では、５■電源が用いられ
るために、この場合は５．７■の電源を別に直流電ｉ＃
５’として追加する必要がある。

ところで、記憶集積回路の動作時の電源電圧ＶＣＣの規
格の範囲は、４．５〜５．５■である。よって、ダイオ
ード７の順方向電圧降下が０．５Ｖ以下であれば、直流
電源５′として、５ｖの電源を用いても、Ｖ　（Ｃ電圧
は４゜５ｖ以−１−となり、規格を満足できろ。

そこで、ダイオード７にゲルマニウムダイオ−）Ｓを使
用すれば、順方向電圧が低いために、−１−記の条件を
満足できるが、入手が国債１である。また、エンハンス
メント形のＭ　ＯＳ　＋−ランジスタのトレインとゲー
トを接続するとダイオードの働きし、このときの順方向
電圧はＭＯ３Ｉ−ランジスタの闇値電圧と吐る。このた
め、闇値電圧が０．５　Ｖより低ければ、上記の条件を
満足できるが、これも入手困難である。

こののように、従来では、電源切り換えのための回路部
分での電圧損失について問題があり、記憶集積回路用の
専用の電源（５，７Ｖ）が必要であった。

一方、電池で上記記憶集積回路１の記憶内容を保持する
場合、過大な電源電流が流れるのを防止するために、記
ＩＩ０集積回路１のすべての出力端子をハイインピーダ
ンスにする必要がある。

このため従来では、チップセレクト端子４をプルアップ
抵抗９でハイレベルになるようにしている。この場合、
本体装置からチップセレクト端子４に供給されるチップ
セレクト信号の回路が、記憶保持時にハイインピーダン
スにならなければ、チップセレクト端子４をハイレベル
にできないので、このために複雑な制御回路が外部に構
成されていた。

このように、従来の記憶集積回路の記憶内容を電池で保
持する場合は、記憶集積回路の全ての出力端子をハイイ
ンピーダンスにするめたの何らかの対策が外部に必要で
あった。

なお、従来方法として他に、スイッチ或いはリレーを用
いて５ｖ電源と電池の切り換えと、チップセレクト端子
４の切り換えを行うような記憶保持方法も採用されてい
るが、この場合は、そのための特別な操作が必要であっ
た。

〔発明の目的〕

本発明は以上のような点に鑑みてなされたちので、その
目的は、記憶内容を電池電圧により保持するようにした
場合に、通常の動作用の直流電源としての汎用の５ｖ電
源を使用することができ、また記１．ｅ保持時に全出力
端子をハイインピーダンスにすることも可能とした記憶
集積回路を提供することである。

〔発明の概略〕

本発明では、第４図に示したダイオード７．８の代わり
に、ＭＯ３Ｉ−ランジスタをダイオード接続して使用し
、それを記憶集積回路のチップ上に搭載した。ＭＯＳ）
ランジスタをダイオード接続すれば、順方向電圧降下を
０．５　Ｖ以下にすることができるために、従来の回路
で必要であった記憶集積回路用の専用電源が不要となり
、汎用の直流電源（例えば５ｖ電源）から記憶集積回路
に必要な電圧を供給することができる。当然、従来必要
であった外付けのダイオードは不要となる。

また、電池で記憶集積回路の記憶内容を保持する場合、
過大な電源電流が流れるのを防止するために、記憶集積
回路のすべての出力端子をハイインビーダンスにする必
要があり、従来てはそのための外部制御回路が必要であ
ったことは前述したが、本発明では、記憶集積回路にお
ける外部電源端子を汎用の直流電源を接続できる第一の
外部電源端子と記憶保持用（電池用）の第二の外部電源
端子とに分けて、次のいずれかの処理により、全出力端
子をハイインピーダンスにするようにして、外部制御回
路を不要にした。

その一つは、内部の記憶セル以外の周辺回路の電源ライ
ンのみを第一の外部電源端子に接続して、その第一の外
部電源端子に電圧が印加されなくなることにより全出力
端子をハイインピーダンスにするようにした。

他方は、上記第一の外部電源端子がＱｖか否かを検知し
て、記憶保持状態か否かを識別し、内部回路により自動
的に記憶集積回路の出力端子をハイインピーダンスにす
るようにした。

これらの点について、従来では、外部電源端子が１個で
あったため、上記処理は困難であった。。

〔実施例〕

以下、本発明の実施例について説明する。第１図はその
一実施例の記憶集積回路を示す図である。

１０はＣＭＯ３形記憶集積回路、１１．１２はその記憶
集積回路１０のチップに搭載したダイオード接続のＮチ
ャンネル形ＭＯ３Ｉ−ランジスタ、１３は第一の外部電
源端子、１４ば記憶保持用の電池６が接続される第二の
外部電源端子、１５は記憶集積回路１０内部の電源ライ
ンである。

この回路で、ＭＯ３Ｉ−ランジスタ１１．１２のドレイ
ンとゲートは共通接続されてアノードとして機能し、各
々第一の外部電源端子１３、第二の外部電源端子１４に
接続され、ソースはカソードとして機能し、内部電源ラ
イン１５に共通接続されている。

この回路の動作は第４図に示した回路と同様であるが、
ダイオード構成のＭＯＳトランジスタ１１の電圧降下を
０．５ｖ以下にすることができるために、第一の外部電
源端子１３には５■の汎用電源５を接続することかで可
能である。

ここで、ＭＯＳ）ランジスタのダイオード接続について
詳細に説明する。ＭＯ３Ｉ−ランジスタのソースを基準
にしたゲート電圧をＶＧ、ドレイン電圧をＶＤ、ドレイ
ン電流を１９、闇値電圧をＶい、利得定数をβとすると
、ドレイン電流■、は、次の式で表される。

Ｔｎ−β（Ｖｃ　　ＶｔＪ　Ｖｎ　　’ＡβｖＩ１２（
ＶＧ　　Ｖｔｈ≧Ｖ、の場合）　・（ｌＩＩｎ　−’Ａ
β（ＶＧ　　Ｖｔ＋、）２（Ｖ、≧ＶＧ　Ｖい≧０の場
合）・・・（２）Ｔｏ＝Ｏ（Ｖい≧■６≧０の場合）　
　・・・（３）第１図では、ＭＯＳトランジスタのゲー
トとドレインを接続しているため、■、−ＶＩ、となり
、（１）式は成立しない。（２）、（３）式よりＶ、〜
ｒＤ特性をグラフにすると、第２図に示すようになる。

この特性は、順方向電圧Ｖいのダイオード特性と等価で
ある。闇値電圧ｖｔｈの値は、設旧・製造パラメータを
制御することにより、容易に０．５　Ｖ以下に設定する
ことができる。以上から、電源切換のためのダイオード
をＭＯ３Ｉ−ランジスタで構成して搭載することができ
る。

なお、以上の説明では、Ｎチャンネル形ＭＯＳトランジ
スタを用いて本発明を達成する方法について述べたが、
ＣＭＯＳ形集積形路積回路Ｎチャンネル形の他にＰチャ
ンネル形も搭載されており、Ｐチャンネル形ＭＯＳトラ
ンジスタを利用して同様のダイオードを構成することも
できる。第１図におけるＭＯ３Ｉ−ランジスタ１１．１
２がＰチャンネルの場合は、端子１３．１４に接続され
ているゲートを双方とも内部電源ライン１５に接続する
。

ところで、記憶集積回路の記憶を保持するために必要と
される電源は、記（，１セル部分にのみ要求され、セル
以外の周辺回路に電源を印加する必要はない。このため
、周辺回路の電源のみを第１図に示す第一の外部電源端
子１３に接続することが可能である。

このようにすると、記憶集積回路の動作時に周辺回路に
電圧降下のない５■の電圧が供給されるため、動作マー
ジンの減少がなくなる利点がある。

また、記憶保持時には、消費電流が減少する利点がある
他に、周辺回路に電圧が印加されないために、全出力端
子はすべてハイインピーダンスになり、出力をハイイン
ピーダンスにするための制御回路が不要となる。

以上ば記憶集積回路１０内の周辺回路の電源として第一
の外部電源端子１３から電源を供給するようにした場合
であるが、内部電源ライン１５から電源を供給するよう
にした場合には、第３図に示すような回路構成を採用し
て、記憶保持状態を検知し内部で自動的に全出力端子を
ハイインピーダンスし、外部回路を不要にできる。

この回路では、チップセレクト端子４に入力するチップ
セレクト信号を、インバータ１６を経由してナントゲー
ト１７の一方の端子に人力させている。そして、このナ
ントゲート１７の他方の残りの入力を、チップ内部で第
一の外部電源端子１３に接続している。ナントゲート１
７の出力以降の回路は、従来のチップセレクト信号を処
理する回路と同一である。

−ａに、チップセレクト信号がローレベルのとき、全出
力端子は動作状態で、ハイレベルのときハイインピーダ
ンスになる。第一の外部Ｍｔ　Ｒ端子１３に電圧が印加
されている場合は、チップ−Ｆ、！レフト端子４から入
力されろチップセレクト信とは論理が反転ゼずにそのま
まナンドゲ−１・１７の出力側に現れるが、その電’Ｅ
Ｘ端イ１３の電圧がＯ■となると、チソプセレクＩ”　
”Ｉｋｉｊ子４０入力がハイレベルかローレベルかに拘
わらず、ナントゲート１７ノ出力はハイレベルとなる。

これは、従来のチップセレクト信号がハイレベルとなっ
た場合と同様であり、全出力端子はノ＼イインピーダン
スとなる。第３図におけるインバータ１６とナントゲー
ト１７は、記４．會保持時も動作しなければならないの
で、これらの回路の電源も内部電源ライン１５に接続さ
れろ。

このような回路構成６とすることにより、本体装置の電
源が切れれば、何等の操作も、才だ何等の外部回路の付
加も必要なく、自動的に電池から電圧が供給されて記憶
内容を保持ずろと共に、記１、＠集積回路の全出力端子
がハイインピーダンスとな〔発明の効果〕以上から本発明によれば、記憶集積回路の記ｔａ内容を
電池で保持する場合に、電源に汎用の５ｖ電源を使用す
ることができ、また記４．１保持時に全出力端子を自動
的にハイインピーダンスにすることが可能となる。

よって、装置設計者は記怖保持用の第二の外部電源端子
に電池を接続するようにするのみで済み、その設計が容
易となる。また、本体装置の電源スィッチを切る前に、
記憶保持のためのスイッチ切換等の操作は全く不要であ
るため、装置の使用者は装置の使用後に装置の電源スィ
ッチを切るだけで済む。

【図面の簡単な説明】

第１図は本発明の一実施例の記憶集積回路を示す図、第
２図はドレインとソースを接続したＭ○Ｓトランジスタ
の電圧−電流特性図、第３図は第１図に示した回路に別
の回路を付加した別の実施例の記憶集積回路を示す図、
第４図は従来の記憶集積回路を示す図である。１・・・ＣＭＯ３形記４ａ集積回路、２・・・外部電源
端子、３・・・接地端子、４・・・チ・シプセレク１〜
端子、５′・・・直流電源、５・・・５ｖの汎用電源、
６・・・電池、７．８・・・ダイオード、９・・・プル
アップ抵抗、１０・・・不実施例のＣＭＯ３形記憶集積
回路、１１、］２・・・ダイオード構成のＭＯＳ）ラン
ジスタ、１３・・・第一の外部電源端子、１４・・・第
二の外部電源端子、１５・・・内部電源ライン、１６・
・・インバータ、１７・・・ナントゲート。特許出願人　日本電信電話株式会社代　理　人　弁理士　　　長尾常明第３図第２図

Claims

【特許請求の範囲】

（１）、チップ上に構成されるＣＭＯＳ形記憶集積回路
において、該チップ上に、ＭＯＳトランジスタにより構
成したダイオードを２個設けて、一方のダイオードのア
ノードを第一の外部電源端子に接続すると共に他方のダ
イオードのアノードを第二の外部電源端子に接続し、両
ダイオードのカソードを内部電源ラインに共通接続した
ことを特徴とする記憶集積回路。
（２）、内部の記憶セル以外の周辺回路の電源ラインの
みを上記第一の外部電源端子に接続したことを特徴とす
る特許請求の範囲第１項記載の記憶集積回路。
（３）、上記第一の外部電源端子の電圧レベルがローレ
ベルとなることにより、全出力端子をハイインピーダン
スにする制御回路を有することを特徴とする特許請求の
範囲第１項記載の記憶集積回路。