JPS59188883A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59188883A JPS59188883A JP58062184A JP6218483A JPS59188883A JP S59188883 A JPS59188883 A JP S59188883A JP 58062184 A JP58062184 A JP 58062184A JP 6218483 A JP6218483 A JP 6218483A JP S59188883 A JPS59188883 A JP S59188883A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- supply voltage
- memory
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ランダム・アクセス・メモリ（以下ＲＡＭ
と称する）のような揮発性メモリに関し、特に電源電圧
低下時に内部データを有効に保護するだめの技術に関す
る。
と称する）のような揮発性メモリに関し、特に電源電圧
低下時に内部データを有効に保護するだめの技術に関す
る。
ＲＡＭのような揮発性メモリにおいては、電源回路の故
障等により電源電圧が低下すると、記憶素子部に保持さ
れているデータが消滅してしまうおそれがある。そのた
め一般には第１図に示すように電源電圧Ｖ。Ｃの低下を
検出する電源電圧低下検出回路１と、パックアンプ用の
電池２と、電源切替え用スイッチ３等からなる外付は回
路をＩＣメモリ４の外通に設けて、電源電圧の低下時に
この外付は回路によって電源の切替えを行なってデータ
の破壊を防止するようにしている。
障等により電源電圧が低下すると、記憶素子部に保持さ
れているデータが消滅してしまうおそれがある。そのた
め一般には第１図に示すように電源電圧Ｖ。Ｃの低下を
検出する電源電圧低下検出回路１と、パックアンプ用の
電池２と、電源切替え用スイッチ３等からなる外付は回
路をＩＣメモリ４の外通に設けて、電源電圧の低下時に
この外付は回路によって電源の切替えを行なってデータ
の破壊を防止するようにしている。
なお、バンクアンプ時におけるメモリ内部の消費電流を
減らし、かつ誤動作を防止するためには、同図に示すよ
うに、電源電圧低下検出回路１の出力信号に基づいてチ
ップセレクト端子５をハイレベルに固定して、デコーダ
等の周辺回路の動作を停止させるプルアンプ手段６を設
けてやる必要がある。
減らし、かつ誤動作を防止するためには、同図に示すよ
うに、電源電圧低下検出回路１の出力信号に基づいてチ
ップセレクト端子５をハイレベルに固定して、デコーダ
等の周辺回路の動作を停止させるプルアンプ手段６を設
けてやる必要がある。
つまり、第１図に示すように、メモ１月内の記憶素子部
７と周辺回路８とが同一の電源端子９がら供給される電
源電圧によって駆動されるようにされていると、電源電
圧の低下を検出して電源を切り替え、かつメモリチップ
を非選択状態すなわち非動作状態にさせるための複雑な
外付は回路が必要となり、その外付は回路の組付けが面
倒であるとともに、実装面積を増加してしまうという不
都合があった。
７と周辺回路８とが同一の電源端子９がら供給される電
源電圧によって駆動されるようにされていると、電源電
圧の低下を検出して電源を切り替え、かつメモリチップ
を非選択状態すなわち非動作状態にさせるための複雑な
外付は回路が必要となり、その外付は回路の組付けが面
倒であるとともに、実装面積を増加してしまうという不
都合があった。
この発明は、上記のような背景の下になされたもので、
電源電圧とは別個にバンクアンプ用の電池を設けて、電
源故障時等におけるデータの破壊を防止するようにされ
たＲＡＭのような揮発性メモリにおいて、メモリをバノ
クア、プするための外付は回路を不要にし、これによっ
てシステムを構成する部品点数を減らし、その組付けを
容易にさせるとともに、実装面積も減少させることを目
的とする。
電源電圧とは別個にバンクアンプ用の電池を設けて、電
源故障時等におけるデータの破壊を防止するようにされ
たＲＡＭのような揮発性メモリにおいて、メモリをバノ
クア、プするための外付は回路を不要にし、これによっ
てシステムを構成する部品点数を減らし、その組付けを
容易にさせるとともに、実装面積も減少させることを目
的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。
本明細書の記述および添附図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、この発明は記憶素子部を駆動させる電源電圧
を供給する電源端子と、周辺回路を駆動させる電源′電
圧を供給する電源端子とを別々に設け、記憶素子部は常
に電池電源により駆動させるようにすることによって、
電源電圧の低下を検出する回路やこの検出回路の出力信
号によって電源を切り替えるスインチ回路およびチップ
セレクト端子のプルアップ手段等の回路をＩＣ外部に設
ける必要性をなくシ、これによって外付は回路を不要に
するものである。
を供給する電源端子と、周辺回路を駆動させる電源′電
圧を供給する電源端子とを別々に設け、記憶素子部は常
に電池電源により駆動させるようにすることによって、
電源電圧の低下を検出する回路やこの検出回路の出力信
号によって電源を切り替えるスインチ回路およびチップ
セレクト端子のプルアップ手段等の回路をＩＣ外部に設
ける必要性をなくシ、これによって外付は回路を不要に
するものである。
以下図面を用いてこの発明を具体的に説明する。
第２図は本発明をＭＯＳスタティックＲＡＭに適用した
場合の一実施例を示すものである。
場合の一実施例を示すものである。
図中、鎖線Ａで囲まれた部分が、シリコンのような一個
の半導体チップ上に形成される半導体メモリたるＲＡＭ
を示す。このＲＡＭは、図面に一つだけ具体的な構成が
示されているようなフリ。
の半導体チップ上に形成される半導体メモリたるＲＡＭ
を示す。このＲＡＭは、図面に一つだけ具体的な構成が
示されているようなフリ。
プ７０ツブからなるメモリセルＭＣがマトリックス状に
配設されてなるメモリアレイ１１を有している。
配設されてなるメモリアレイ１１を有している。
１２ａ、１２ｂは、アドレス入力端子１３ａ、１３ｂよ
り供給されるアドレス信号Ａ ｘ ＋ ＋ Ａ ｙ ｒ
を受けて真レベルと偽レベルの内部アドレス信号ａｘ□
５丁■およびａｙＨ５を形成して出力するアドレス入力
端子、１４ａはこの内部アドレス信号”ｘｉ耳を受けて
、メモリアレイ１１内のワード線ｗ１〜Ｗｎのうち一本
を選択レベルにさせるＸデコーダである。また、１４ｂ
は内部アドレス信号ａ ｙ ｉ。
り供給されるアドレス信号Ａ ｘ ＋ ＋ Ａ ｙ ｒ
を受けて真レベルと偽レベルの内部アドレス信号ａｘ□
５丁■およびａｙＨ５を形成して出力するアドレス入力
端子、１４ａはこの内部アドレス信号”ｘｉ耳を受けて
、メモリアレイ１１内のワード線ｗ１〜Ｗｎのうち一本
を選択レベルにさせるＸデコーダである。また、１４ｂ
は内部アドレス信号ａ ｙ ｉ。
ａｙ １（７） 供給を受けて対応する一対のカラムス
イッチＳｃ、 Ｓｃ’をオンさせて、メモリアレイ１１
内の一対のデータ線り、 Ｄをコモンデータ線ＣＤ、
ＣＤに接続させるＹデコーダである。
イッチＳｃ、 Ｓｃ’をオンさせて、メモリアレイ１１
内の一対のデータ線り、 Ｄをコモンデータ線ＣＤ、
ＣＤに接続させるＹデコーダである。
また、１５は上記コモンデータ線ＣＤ、ＣＤに接続され
た入出力回路で、この人出カ回路１５はメモリアレイ１
１内の選択されたメモリセルから読み出された信号を増
幅して読出しデータを出力端子り。ｕｔに出力する読出
し回路と、入力端子Ｄ１ｎより入力されたデータを選択
されているメモリセルに書き込む書込み回路とを含んで
いる。
た入出力回路で、この人出カ回路１５はメモリアレイ１
１内の選択されたメモリセルから読み出された信号を増
幅して読出しデータを出力端子り。ｕｔに出力する読出
し回路と、入力端子Ｄ１ｎより入力されたデータを選択
されているメモリセルに書き込む書込み回路とを含んで
いる。
１６は外部から供給されるチップセレクト信号Ｃ８やラ
イトイネーブル信号ＷＥ等の外部制御信号に基づいて適
尚な内部制御信号ψｒｗ等を出力して上記入出力回路】
５やＸデコーダ１４ａ、Ｙデコーダ１４ｂ等の動作を制
御するコントロール回路である。
イトイネーブル信号ＷＥ等の外部制御信号に基づいて適
尚な内部制御信号ψｒｗ等を出力して上記入出力回路】
５やＸデコーダ１４ａ、Ｙデコーダ１４ｂ等の動作を制
御するコントロール回路である。
上記のようなフリノプフロンプ型メモリセルからなるス
タティフクＲＡＭでは、メモリアレイ１１内の各データ
線Ｌ）、Ｉ）に負荷抵抗としてのＭＯ８ＦＥＴＱ、Ｑ、
・を介して書込み電流を供給する共通の電源ラインＬと
、メモリアレイ１１内の各行のメモリセルにデータ保持
電流を供給する複数本の電源ラインＬ、１２・・・ｌｎ
が設けられる。
タティフクＲＡＭでは、メモリアレイ１１内の各データ
線Ｌ）、Ｉ）に負荷抵抗としてのＭＯ８ＦＥＴＱ、Ｑ、
・を介して書込み電流を供給する共通の電源ラインＬと
、メモリアレイ１１内の各行のメモリセルにデータ保持
電流を供給する複数本の電源ラインＬ、１２・・・ｌｎ
が設けられる。
上記電源ラインＬと１１〜ｌｎは通常同一の電源電圧Ｖ
。０（約５Ｖ）に接続される。しかし、この実施例では
、上記電源ラインＬは前記アドレスバッフ７１２ａ、１
２ｂやＸ、 Ｘデコーダ１４ａ、１４ｂ。
。０（約５Ｖ）に接続される。しかし、この実施例では
、上記電源ラインＬは前記アドレスバッフ７１２ａ、１
２ｂやＸ、 Ｘデコーダ１４ａ、１４ｂ。
入出力回路１５あるいはコントロール回路１６等メモリ
の周辺回路に電源電圧を供給する電源ラインとともに、
第１の電源端子２１に接続されている０また、上記メモ
リアレイ１１内の各行の電源ラインｌ、〜ｌｎは、上記
電源端子２１とは別個に設けられた第２の電源端子２２
に接続されている。
の周辺回路に電源電圧を供給する電源ラインとともに、
第１の電源端子２１に接続されている０また、上記メモ
リアレイ１１内の各行の電源ラインｌ、〜ｌｎは、上記
電源端子２１とは別個に設けられた第２の電源端子２２
に接続されている。
そして、上記第１の電源端子２１には通常の５■のよう
な電源電圧ＶＣＣが供給され、上記第２の電源端子２２
には３〜５ｖの電池からの電源電圧ｖｃｃ２が供給され
るようにされている。つまり、メモリアレイ１１内の破
線Ｂよりも下方の回路部分を記憶素子部と称すると、こ
の記憶素子部とそれ以外の周辺回路部分とは、それぞれ
全く別個の電源電圧の供給を受けて動作されるようにさ
れている。従って、この実施例のメモリにおいては、電
源電圧ＶＣＣが電源故障等の原因で低下し、周辺回路が
動作されなくなったとしても、記憶素子部は電池から電
源電圧ＶＣＣ２の供給を受けているので保持データが破
壊されるおそれはない。しかも、この場合、記憶素子部
は電池から常に電流の供給を受けるようにされているが
、ＭＯＳスタティックＲＡＭでは、記憶素子部の消費電
力が極めて少ないので、上記のごとく電池で長時間動作
させることが充分可能である。
な電源電圧ＶＣＣが供給され、上記第２の電源端子２２
には３〜５ｖの電池からの電源電圧ｖｃｃ２が供給され
るようにされている。つまり、メモリアレイ１１内の破
線Ｂよりも下方の回路部分を記憶素子部と称すると、こ
の記憶素子部とそれ以外の周辺回路部分とは、それぞれ
全く別個の電源電圧の供給を受けて動作されるようにさ
れている。従って、この実施例のメモリにおいては、電
源電圧ＶＣＣが電源故障等の原因で低下し、周辺回路が
動作されなくなったとしても、記憶素子部は電池から電
源電圧ＶＣＣ２の供給を受けているので保持データが破
壊されるおそれはない。しかも、この場合、記憶素子部
は電池から常に電流の供給を受けるようにされているが
、ＭＯＳスタティックＲＡＭでは、記憶素子部の消費電
力が極めて少ないので、上記のごとく電池で長時間動作
させることが充分可能である。
さらに、この実施例では、メモリが形成される同一のチ
ップ内に、上記電源電圧■ＣＣの低下を検出する電源電
圧低下検出回路１７が設けられており、電源電圧Ｖ。０
が所定のレベルよりも下がるとハイレベルの検知信号Ｐ
Ｄが出力されるようにされている。そして、この実施例
では、特に制限されないか、この検知信号ＰＤによって
Ｘデコーダ１２ａの動作が停止され、ワード線選択信号
がすべてロウレベルにされるようになっている。すると
、メモリセル内のスイッチＭＯ８ＦＥＴＳ、、Ｓ２がす
べてオフされるようになる。そのため電源電圧Ｖ。０の
低下時に周辺回路が誤動作しても誤まったデータがメモ
リアレイ内に書き込まれるおそれがなくなる。
ップ内に、上記電源電圧■ＣＣの低下を検出する電源電
圧低下検出回路１７が設けられており、電源電圧Ｖ。０
が所定のレベルよりも下がるとハイレベルの検知信号Ｐ
Ｄが出力されるようにされている。そして、この実施例
では、特に制限されないか、この検知信号ＰＤによって
Ｘデコーダ１２ａの動作が停止され、ワード線選択信号
がすべてロウレベルにされるようになっている。すると
、メモリセル内のスイッチＭＯ８ＦＥＴＳ、、Ｓ２がす
べてオフされるようになる。そのため電源電圧Ｖ。０の
低下時に周辺回路が誤動作しても誤まったデータがメモ
リアレイ内に書き込まれるおそれがなくなる。
第３図はそのような動作をするＸデコーダ１４ａを構成
するＮＯＲ回路の一例を示すものである。
するＮＯＲ回路の一例を示すものである。
このＮＯＲ回路は、電源電圧■。０と出力ノードＮ。
との間に直列接続された複数個のＰチャンネル形ＭＯＳ
Ｆ ＥＴ Ｑｘｔ〜Ｑｘｍ 、Ｑｔｐ、 Ｑ＋ｃと
出力ノードＮ。と回路の接地点との間に並列に接続され
た上記と同じ数のｎチャンネル形ＭＯ８ＦＥＴＱ２１〜
Ｑ２ｍ＋ Ｑ２１） 、 Ｑ２Ｃとによって構成され
ている。
Ｆ ＥＴ Ｑｘｔ〜Ｑｘｍ 、Ｑｔｐ、 Ｑ＋ｃと
出力ノードＮ。と回路の接地点との間に並列に接続され
た上記と同じ数のｎチャンネル形ＭＯ８ＦＥＴＱ２１〜
Ｑ２ｍ＋ Ｑ２１） 、 Ｑ２Ｃとによって構成され
ている。
そして、上記ＭＯ８ＦＥＴＱ１□〜Ｑ１ｍと９２１〜９
２ｍのゲート端子に、アドレスバッファ１２ａから供給
される内部アドレス信号ａｘｌ−ａｘｍとａ Ｘ １〜
５冒の適当な組合せ信号がそれぞれ印加される。
２ｍのゲート端子に、アドレスバッファ１２ａから供給
される内部アドレス信号ａｘｌ−ａｘｍとａ Ｘ １〜
５冒の適当な組合せ信号がそれぞれ印加される。
また、ＭＯ８ＦＥＴＱ、 とＱ ２ ｐのゲート端子
には上記電源電圧低下検出回路１７から出力される検知
信号ＰＤが印加され、ＭＯＳ ＦＥ Ｔ、Ｑ、ｏとＱ２
ｏのゲート端子にはコントロール回路１６から出力され
るチップセレクト信号■と同相の制御信号ψ。８が印加
されるようにされている。
には上記電源電圧低下検出回路１７から出力される検知
信号ＰＤが印加され、ＭＯＳ ＦＥ Ｔ、Ｑ、ｏとＱ２
ｏのゲート端子にはコントロール回路１６から出力され
るチップセレクト信号■と同相の制御信号ψ。８が印加
されるようにされている。
従って、このＮＯＲ回路においては、供給される内部ア
ドレス信号ａｘｉ、鼾君のレベルのいかんにかかわらず
、検知信号ＰＤもしくは制御信号ψ。８のいずれか一方
がハイレベルにされると、ＭＯ８ＦＥＴＱ２ｐまたはＱ
２Ｃかオンされる。これによって、ＮＯＲ回路の出力■
。ｕｔは接地電位すなわちロウレベルにさせられる。そ
のため電源電圧■ｏｃが低下すると、Ｘデコーダ１４ａ
を構成するすべてのＮＯＲ回路の出力がロウレベルにさ
れて、メモリアレイ１工内のワード線Ｗ１〜Ｗｏはすべ
て非選択レベルにされるようになる。その結果、電源電
圧Ｖ。０が低下するだけでＸデコーダ１４ａの出力がす
べてロウレベルにされ、メモリセルがデータ線り、
Ｄと完全に切り離され、周辺回路からの誤まった信号等
による誤動作を防止できる□なお、ＭＯ８集積回路にお
ける電源電圧低下検出回路については、既に種々提案さ
れており、本発明においてもそのような公知の電源電圧
低下検出回路を使用することができるので、具体的な回
路例については説明を省略する。
ドレス信号ａｘｉ、鼾君のレベルのいかんにかかわらず
、検知信号ＰＤもしくは制御信号ψ。８のいずれか一方
がハイレベルにされると、ＭＯ８ＦＥＴＱ２ｐまたはＱ
２Ｃかオンされる。これによって、ＮＯＲ回路の出力■
。ｕｔは接地電位すなわちロウレベルにさせられる。そ
のため電源電圧■ｏｃが低下すると、Ｘデコーダ１４ａ
を構成するすべてのＮＯＲ回路の出力がロウレベルにさ
れて、メモリアレイ１工内のワード線Ｗ１〜Ｗｏはすべ
て非選択レベルにされるようになる。その結果、電源電
圧Ｖ。０が低下するだけでＸデコーダ１４ａの出力がす
べてロウレベルにされ、メモリセルがデータ線り、
Ｄと完全に切り離され、周辺回路からの誤まった信号等
による誤動作を防止できる□なお、ＭＯ８集積回路にお
ける電源電圧低下検出回路については、既に種々提案さ
れており、本発明においてもそのような公知の電源電圧
低下検出回路を使用することができるので、具体的な回
路例については説明を省略する。
以上説明したようにこの発明は、ＲＡＭのような揮発性
メモリにおいて記憶素子部を駆動させる電源電圧を供給
する電源端子と、周辺回路を駆動させる電源電圧を供給
する電源端子とを別々に設け、少なくとも記憶素子部は
常に電池の電源電圧によって駆動させるようにしたので
、電源電圧低下検出回路やこの検出回路の出力信号によ
って電源を切り替えるスインチ回路およびチップセレク
ト端子のプルアンプ手段等からなるバックアップ用の外
付は回路をＩＣの外部に設ける必要がなくなる。そのた
めシステムを構成する部品屯数が減少され、その組付け
が容易になるとともに、システムの実装面積も減少され
るという効果がある。
メモリにおいて記憶素子部を駆動させる電源電圧を供給
する電源端子と、周辺回路を駆動させる電源電圧を供給
する電源端子とを別々に設け、少なくとも記憶素子部は
常に電池の電源電圧によって駆動させるようにしたので
、電源電圧低下検出回路やこの検出回路の出力信号によ
って電源を切り替えるスインチ回路およびチップセレク
ト端子のプルアンプ手段等からなるバックアップ用の外
付は回路をＩＣの外部に設ける必要がなくなる。そのた
めシステムを構成する部品屯数が減少され、その組付け
が容易になるとともに、システムの実装面積も減少され
るという効果がある。
また、電源電圧の低下を検出して、周辺回路の一部例え
ばＸデコーダの動作を停止させるようにしたので、周辺
回路からの誤まった信号により記憶素子部が誤動作され
、保持データが破壊されるおそれもない。
ばＸデコーダの動作を停止させるようにしたので、周辺
回路からの誤まった信号により記憶素子部が誤動作され
、保持データが破壊されるおそれもない。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
また、実施例では本発明をＭＯＳスタティックＲＡＭに
適用した場合について説明したが、メモリセルの構成は
実施例のものに限定されるものではなく、電池で駆動可
能なものであれば、本発明を適用することにより同様の
効果を得ることができる。
適用した場合について説明したが、メモリセルの構成は
実施例のものに限定されるものではなく、電池で駆動可
能なものであれば、本発明を適用することにより同様の
効果を得ることができる。
さらに、ダイナミックメモリのように、記憶素子部以外
に基板バイアス発生回路やりフレンシュ回路等も同時に
駆動しなければ記憶保持できないようなメモリであって
も、基板バイアス発生回路やりフレンシュ回路が電池で
駆動可能であれば、本発明を適用することができる。
に基板バイアス発生回路やりフレンシュ回路等も同時に
駆動しなければ記憶保持できないようなメモリであって
も、基板バイアス発生回路やりフレンシュ回路が電池で
駆動可能であれば、本発明を適用することができる。
第１図は揮発性メモリのバンクアンプ回路の一般的な構
成例を示す回路構成図、 第２図は本発明をＭ ＯＳスタティックＲＡＭに適用し
た場合の一実施例を示す回路構成図、第３図はデコーダ
を構成するＮＯＲ回路の一例を示す回路図である。 １１・・・メモリアレイ、２１・・・周辺回路用電源端
子、２２・・・記憶素子部用電源端子、ＭＣ・・・メモ
リセル、Ｗ１〜＼■ｏ・・・ワード線、Ｄ、Ｄ・・・デ
ータ線。 第 １ 図 第 ２ 図 ４ ／、ｙ’迭 第 ３ 図 ７１５−
成例を示す回路構成図、 第２図は本発明をＭ ＯＳスタティックＲＡＭに適用し
た場合の一実施例を示す回路構成図、第３図はデコーダ
を構成するＮＯＲ回路の一例を示す回路図である。 １１・・・メモリアレイ、２１・・・周辺回路用電源端
子、２２・・・記憶素子部用電源端子、ＭＣ・・・メモ
リセル、Ｗ１〜＼■ｏ・・・ワード線、Ｄ、Ｄ・・・デ
ータ線。 第 １ 図 第 ２ 図 ４ ／、ｙ’迭 第 ３ 図 ７１５−
Claims (1)
- １、揮発性のメモリ素子からなる記憶素子部と、該記憶
素子部を動作させてデータの読出し書込みを行なう周辺
回路とからなる半導体記憶装置において、上記記憶素子
部を駆動させる電源電圧を供給する電源端子と、上記周
辺回路を駆動させる電源電圧を供給する電源端子とが各
々別個に設けられ、少なくとも上記記憶素子部が電池か
らの電圧によって駆動されるようにされているとともに
、周辺回路用の電源電圧の低下を検出する電源電圧低下
検出回路からの検知信号によって上記周辺回路の一部も
しくはすべての動作が停止されるようにされてなること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062184A JPS59188883A (ja) | 1983-04-11 | 1983-04-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062184A JPS59188883A (ja) | 1983-04-11 | 1983-04-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188883A true JPS59188883A (ja) | 1984-10-26 |
Family
ID=13192789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58062184A Pending JPS59188883A (ja) | 1983-04-11 | 1983-04-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188883A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278097A (ja) * | 1985-06-03 | 1986-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 記憶集積回路 |
-
1983
- 1983-04-11 JP JP58062184A patent/JPS59188883A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278097A (ja) * | 1985-06-03 | 1986-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 記憶集積回路 |
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