KR20050040767A - 저전압 구동형 반도체 기억 장치 - Google Patents

저전압 구동형 반도체 기억 장치 Download PDF

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Abstract

열 디코더 이외의 주변 회로(90), 어레이계 회로(91) 및 열 디코더(30)에 각각 대응하여, 독립적인 전원 공급계가 설치되고, 상호 독립적으로 발생되는 주변 전원 전압(VDDP), 어레이 전원 전압(VDDS) 및 열 디코더용 전원 전압(VDDC)이, 주변 회로(90), 어레이계 회로(91) 및 열 디코더(30)에 동작 전원 전압으로서 각각 공급된다. 바람직하게는, 통상 동작 시에서의 열 디코더용 전원 전압(VDDC)을, 주변 전원 전압(VDDP) 및 어레이 전원 전압(VDDS)의 중간 전압으로서 설정한다. 이것에 의해, 저소비 전력화를 위한 트랜지스터의 저전압 동작에 적합한 어레이 구성을 할 수 있다.

Description

저전압 구동형 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE DRIVEN WITH LOW VOLTAGE}
본 발명은, 반도체 기억 장치에 관한 것으로, 보다 특정적으로는 저소비 전력화에 적합한 어레이 구성을 구비한 반도체 기억 장치에 관한 것이다.
저소비 전력화를 위한 저전압 구동화에 대응하여, 반도체 기억 장치의 동작 특성이나 레이아웃 효율을 높이기 위해, 내부 전원 공급계의 구성이나 주변 회로의 회로 구성을 고안한 어레이 구성, 예를 들면 일본 특개평8-55480호 공보, 일본 특개2000-21170호 공보, 및 일본 특개평9-198867호 공보가 개시되어 있다.
특히, 최근에는 배터리 구동을 전제로 한 휴대 기기 등으로의 탑재를 의식하여, 반도체 기억 장치에 소형화·저소비 전력화가 보다 강하게 요구되고 있다. 이것에 수반하여, 반도체 기억 장치 상에 배치되는 트랜지스터(대표적으로는, MOS 트랜지스터)에 대하여, 보다 소형화, 저임계값 전압화가 진행되고 있다. 이러한 배경 하에서, 저전압 구동에서의 동작 안정화, 최적의 전원계 설계 등에 대하여, 어레이 구성이 한층 더 개량되도록 요구되고 있다.
본 발명은, 이러한 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은, 저소비 전력화에 적합한 어레이 구성을 구비한 반도체 기억 장치를 제공하는 것이다.
본 발명에 따른 반도체 기억 장치는, 행 및 열로 배치된 복수의 메모리 셀, 행에 대응하여 배치된 복수의 워드선, 및 열에 대응하여 배치된 복수의 비트선 쌍을 갖는 메모리 셀 어레이와, 열에 대응하여 설치된 복수의 열 선택선과, 행 및 열의 선택을 나타내는 어드레스 신호를 받는 어드레스 버퍼와, 어드레스 버퍼에 의해 받은 어드레스 신호에 따라, 복수의 워드선의 전압을 제어하는 행 디코더와, 어드레스 버퍼에 의해 받은 어드레스 신호에 따라, 복수의 열 선택선의 전압을 제어하는 열 디코더와, 복수의 비트선 쌍에 대응하여 설치되고, 각각이 대응하는 비트선 쌍 상의 전압차를 증폭하기 위한 복수의 센스 앰프와, 복수의 비트선에 대하여 공통으로 설치된 데이터선 쌍과, 열에 대응하여 설치되고, 각각이 대응하는 열 선택선의 전압에 따라, 대응하는 비트선 쌍을 데이터선 쌍과 접속하기 위한 복수의 열 선택 게이트와, 열 디코더의 동작 전원 전압을 공급하는 제1 전원 공급계와, 메모리 셀 어레이 및 복수의 센스 앰프의 동작 전원 전압을 공급하는 제2 전원 공급계와, 어드레스 버퍼를 포함하는 주변 회로의 동작 전원 전압을 공급하는 제3 전원 공급계를 구비한다.
본 발명의 다른 구성에 따른 반도체 기억 장치는, 행 및 열로 배치된 복수의 메모리 셀, 행에 대응하여 배치된 복수의 워드선, 및 열에 대응하여 배치된 복수의 비트선 쌍을 갖는 메모리 셀 어레이와, 복수의 비트선 쌍에 대응하여 설치되고, 각각이 대응하는 비트선 쌍 상의 전압차를 증폭하기 위한 복수의 센스 앰프와, 메모리 셀 어레이에서의 동작을 제어하기 위한 주변 회로와, 센스 제어 신호를 생성하는 센스 전원 제어 회로와, 센스 제어 신호에 응답하여, 복수의 센스 앰프에 대한 동작 전원 전압의 공급을 제어하는 센스 전원 회로를 구비하며, 메모리 셀 어레이 및 복수의 센스 앰프가 제1 전압을 동작 전원 전압으로서 받는 한편, 주변 회로는 제2 전압을 동작 전원 전압으로서 받으며, 센스 전원 제어 회로는, 제2 전압을 받아 동작하여, 복수의 센스 앰프의 동작 기간을 나타내는 신호를 생성하는 신호 생성 회로와, 신호 생성 회로에 의해 생성된 제2 전압을 진폭으로 하는 신호를, 제1 전압을 진폭으로 하는 신호로 변환하여 센스 제어 신호를 생성하는 레벨 변환 회로를 포함한다.
본 발명의 또 다른 구성에 따른 반도체 기억 장치는, 제1 및 제2 영역에서, 행 및 열로 배치된 복수의 메모리 셀과, 행의 각각에 대응하여 배치된 워드선과, 열의 각각에 대응하여, 제1 및 제2 영역에 각각 배치된 제1 및 제2 비트선 쌍과, 열의 각각에 대응하여, 제1 및 제2 영역 사이에 설치되고, 제1 및 제2 비트선 쌍에 의해 공유되는 센스 앰프 회로와, 센스 앰프 회로의 동작을 제어하는 신호군을 생성하는 센스 앰프 제어 회로를 구비하고, 센스 앰프 회로는, 센스 노드 쌍 간의 전압차를 증폭하는 센스 앰프 유닛과, 제1 비트선 쌍 및 센스 노드 쌍 사이에 접속되며, 센스 앰프 제어 회로에 의해 생성된 제1 제어 신호에 응답하여 온 또는 오프되는 제1 비트선 분리 스위치와, 제2 비트선 쌍 및 센스 노드 쌍 사이에 접속되며, 센스 앰프 제어 회로에 의해 생성된 제2 제어 신호에 응답하여 온 또는 오프되는 제2 비트선 분리 스위치와, 제1 제어 신호의 반전 신호에 응답하여, 제1 비트선 분리 스위치가 오프될 때에 제1 비트선 쌍을 소정 전압과 접속하는 제1 프리차지 이퀄라이즈 회로와, 제2 제어 신호의 반전 신호에 응답하여, 제2 비트선 분리 스위치가 오프될 때에 제2 비트선 쌍을 소정 전압과 접속하는 제2 프리차지 이퀄라이즈 회로와, 제1 및 제2 제어 신호에 기초하여, 제1 및 제2 비트선 분리 스위치 양쪽 모두 오프되는 것을 검지하는 논리 회로와, 논리 회로에서의 검지에 응답하여, 센스 노드 쌍을 소정 전압과 접속하는 제3 프리차지 이퀄라이즈 회로를 포함한다.
본 발명의 상기 및 다른 목적, 국면 및 이점은, 첨부한 도면과 관련하여 이해될 수 있는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
이하에, 본 발명의 실시예에 대하여 도면을 참조하여 상세하게 설명한다. 아울러, 이하에서 도면 중 동일한 부호는, 동일하거나 또는 상당한 부분을 나타내는 것으로 한다.
[제1 실시예]
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 기억 장치(1000)는, 커맨드 디코더(10)와, 어드레스 버퍼(15)와, 복수의 메모리 블록 MB(0)∼MB(n)와, 판독·기입 회로(40)를 구비한다(n은 자연수를 나타냄). 메모리 블록 MB(메모리 블록 MB(0)∼MB(n)를 총칭함, 이하 동일함) 각각에 대응하여, 행 디코더(20) 및 열 디코더(30)가 설치된다.
커맨드 디코더(10)는, 외부로부터의 커맨드 제어 신호를 디코드하여, 데이터 기입, 데이터 판독 등을 지시하는 커맨드를 생성한다. 어드레스 버퍼(15)는, 외부로부터의 어드레스 신호에 따라, 선택 메모리 셀을 지정하기 위한 행 어드레스 RA, 열 어드레스 CA 등을 생성한다. 메모리 블록 MB의 선택에 대해서도, 어드레스 신호의 일부 비트에 기초하여 행해진다.
반도체 기억 장치(1000)는, 또한 메모리 블록 MB(0)∼MB(n)에 각각 대응하여 설치된 로컬 데이터선 쌍 LIOP(0)∼LIOP(n)와, 메모리 블록 MB(0)∼MB(n)에 공통으로 설치된 글로벌 데이터선 쌍 GIOP를 더 구비한다.
로컬 데이터선 쌍 LIOP(로컬 데이터선 쌍 LIOP(0)∼LIOP(n)를 총칭함, 이하 동일함) 각각은, 상보의 로컬 데이터선 LIO, /LIO로 구성된다. 예를 들면, 로컬 데이터선 쌍 LIOP(0)는 로컬 데이터선 LIO(0) 및 /LIO(0)로 구성되며, 로컬 데이터선 쌍 LIOP(n)는, 로컬 데이터선 LIO(n) 및 /LIO(n)로 구성된다. 마찬가지로, 글로벌 데이터선 쌍 GIOP는 상보의 글로벌 데이터선 GIO 및 /GIO로 구성된다.
로컬 데이터선 쌍 LIOP(0)∼LIOP(n)와 글로벌 데이터선 쌍 GIOP 사이에는, 동상(in phase)의 로컬 데이터선 및 글로벌 데이터선 사이를 각각 접속하기 위한 I/O 스위치 IOSW(1)∼IOSW(n)가 각각 설치된다. I/O 스위치 IOSW(1)∼IOSW(n)는, 메모리 블록 MB(0)∼MB(n)의 선택 결과를 각각 나타내는 블록 선택 신호 BS(0)∼BS(n)에 각각 응답하여 온 및 오프된다.
판독·기입 회로(40)는, 데이터 기입 시에 데이터 버스 DB를 통해 입력된 기입 데이터에 따른 전압차가 발생하도록, 글로벌 데이터선 GIO 및 /GIO의 전압을 구동한다. 구동된 전압차는, I/O 스위치 IOSW(I/O 스위치 IOSW(1)∼IOSW(n)를 총칭하는 것, 이하 동일함) 및 로컬 데이터선 쌍 LIOP를 통해, 선택된 메모리 어레이 중 선택 메모리 셀로 전달된다.
판독·기입 회로(40)는, 데이터 판독 시에는, 선택된 메모리 블록 중 선택 메모리 셀의 기억 데이터에 따라, 로컬 데이터선 쌍 LIOP 및 I/O 스위치 IOSW를 통해, 글로벌 데이터선 GIO, /GIO 상에 전달된 전압차를 증폭하여, 판독 데이터를 데이터 버스 DB로 출력한다. 데이터 버스 DB는, 입출력 인터페이스(도시 생략) 사이에서, 판독 데이터 및 기입 데이터를 전달한다.
도 2는 도 1에 도시한 각 메모리 블록의 어레이 구성을 상세하게 설명하는 도면이다. 각 메모리 블록 MB의 어레이 구성은 마찬가지이다.
도 2를 참조하면, 메모리 블록 MB는, 복수의 메모리 셀 MC가 행렬 형상으로 배치된 메모리 셀 어레이(100)와, 센스 앰프 존(sense amplifier zone)(110)과, 데이터 I/O 존(data I/O zone)(120)을 포함한다.
메모리 셀 어레이(100)에서, 메모리 셀 MC는 더미 행(101)을 포함하도록, 행렬 형상으로 배치된다. 메모리 셀 행에 대응하여 워드선 WL0∼WL8이 배치되며, 더미 행(101)에 대응하여 더미 워드선 DWL이 배치된다.
또한, 메모리 셀 열에 대응하여 비트선 쌍 BLP#0∼BLP#3이 배치된다. 비트선 쌍 BLP#0∼BLP#3 각각은, 상보의 비트선 BL 및 /BL을 갖는다. 예를 들면, 비트선 쌍 BLP#0은, 상보의 비트선 BL#0 및 /BL#0을 갖고 있다. 여기서, 메모리 셀의 행 및 메모리 셀의 열과, 더미 행의 수는, 도 2에 나타낸 예에 한정되지 않으며, 임의의 갯수로 할 수 있다.
메모리 셀 MC는, 한 행 걸러, 상보의 비트선 BL 및 /BL의 한쪽씩과 접속된다. 예를 들면, 비트선 쌍 BLP#0에 대응하는 메모리 셀 열에서, 짝수 행에 대응하는 워드선 WL0, WL2, WL4, WL6, WL8과 접속된 메모리 셀은, 비트선 BL#0과 접속되며, 홀수 행의 워드선 WL1, WL3, WL5, WL7과 접속된 메모리 셀 MC는 비트선 /BL#0과 접속된다.
각 메모리 셀 MC는, 활성 영역(102)을 이용하여 형성된 액세스 트랜지스터와, 스토리지 노드(104)를 포함한다. 액세스 트랜지스터는, 대응하는 워드선 WL의 전압에 따라 온되어, 스토리지 노드(104)와 접속된 소스/드레인 중 어느 한쪽과, 비트선 BL 또는 /BL과 접속된 소스/드레인 중 다른쪽 사이를 전기적으로 접속한다.
행 디코더(20)는, 어드레스 버퍼(15)가 생성한 행 어드레스 RA에 따라, 워드선 WL0∼WL8의 전압을 제어한다. 구체적으로는, 선택 행의 워드선 WL은, 선택 상태(논리 하이 레벨, 이하 단순히 「H 레벨」로 표기함)로 설정되며, 비선택 행의 워드선 WL은 비선택 상태(논리 로우 레벨, 이하 단순히 「L 레벨」로 표기함)로 설정된다.
선택 행의 각 메모리 셀 MC에서는, 대응하는 워드선 WL이 활성 상태(H 레벨)로 설정되는 데 응답하여, 스토리지 노드(104)가 대응하는 비트선 BL 또는 /BL과 접속된다.
열 디코더(30)는, 어드레스 버퍼(15)가 생성한 열 어드레스 CA에 따라, 메모리 셀 열에 각각 대응하여 설치된 열 선택선 CSL#0∼CSL#3의 전압을 제어한다. 구체적으로는, 선택 열의 열 선택선 CSL(열 선택선 CSL#0∼CSL#3을 총괄적으로 표기하는 것, 이하 동일함)은 선택 상태(H 레벨)로 설정되며, 비선택 열의 열 선택선 CSL은 비선택 상태(L 레벨)로 설정된다.
센스 앰프 존(110)은, 메모리 셀 열에 각각 대응하여 설치된 센스 앰프 회로 S/A#0∼S/A#3을 포함한다. 센스 앰프 회로 S/A(센스 앰프 회로 S/A#0∼S/A#3을 총괄적으로 표기하는 것, 이하 동일함)은, 데이터 I/O 존(120)에 배치되는 비트선 분리 스위치 BLIS, ZBLIS 각각을 통해, 대응하는 비트선 BL, /BL과 접속된다. 즉, 비트선 BL#0, /BL#0∼BL#3, /BL#3에 각각 대응하여, 비트선 분리 스위치 BLIS#0, ZBLIS#0∼BLIS#3, ZBLIS#3이 설치되어 있다. 센스 앰프 회로 S/A에는, 후에 상세하게 설명하는 센스 제어 신호가 입력되어, 그 동작이 제어된다.
비트선 분리 스위치 BLIS, ZBLIS는, n채널 MOS 트랜지스터로 구성되며, 그 각 게이트에는 비트선 분리 신호 BLI가 입력된다. 비트선 분리 신호 BLI가 L 레벨일 때에는, 각 비트선 BL, /BL은 센스 앰프 회로 S/A와 전기적으로 분리되며, 비트선 분리 신호 BLI가 H 레벨일 때에는, 각 비트선 BL, /BL은 대응하는 센스 앰프 회로 S/A와 접속된다.
데이터 I/O 존(120)은, 로컬 데이터선 LIO, /LIO와, 메모리 셀 열에 각각 대응하여 설치된 열 선택 게이트 CSG#0, ZCSG#0∼CSG#3, ZCSG#3을 더 갖는다. 이하에서는, 열 선택 게이트 CSG#0∼CSG#3을 총괄적으로 열 선택 게이트 CSG라고 하며, 열 선택 게이트 ZCSG#0∼ZCSG#3을 총괄적으로 열 선택 게이트 ZCSG라고도 한다.
로컬 데이터선 LIO, /LIO는, 비트선 BL#0, /BL#0∼BL#3, /BL#3에 대하여 계층적으로, 상위의 데이터선으로서 배치된다.
각 메모리 셀 열에서, 대응하는 비트선 BL 및 /BL과 로컬 데이터선 LIO 및 /LIO 사이에는, n채널 MOS 트랜지스터로 구성된 열 선택 게이트 CSG 및 ZCSG가 각각 설치된다. 예를 들면, 비트선 BL#0, /BL#0과, 로컬 데이터선 LIO 및 /LIO 사이에는, 열 선택 게이트 CSG#0 및 ZCSG#0이 각각 접속된다.
열 선택 게이트 CSG, ZCSG의 각 게이트에는, 대응하는 열 선택선 CSL이 접속된다. 예를 들면, 열 선택 게이트 CSG#0 및 ZCSG#0의 게이트에는, 열 선택선 CSL#0이 접속된다. 이것에 의해, 열 선택선 CSL#0이 선택 상태(H 레벨)로 설정되면, 열 선택 게이트 CSG#0, ZCSG#0의 턴 온에 응답하여, 비트선 BL#0 및 /BL#0이 로컬 데이터선 LIO 및 /LIO 사이에 각각 접속된다. 이 때, 다른 열 선택선 CSL#1∼CSL#3은 비선택 상태(L 레벨)로 설정되어 있기 때문에, 나머지 비트선 BL#1, /BL#1∼BL#3, /BL#3은 로컬 데이터선 LIO, /LIO와 비접속으로 된다.
I/O 스위치 IOSW는, 로컬 데이터선 LIO 및 /LIO와 글로벌 데이터선 GIO 및 /GIO 사이에 각각 접속되는 트랜지스터 스위치를 갖는다. 이들 트랜지스터 스위치는 공통의 블록 선택 신호 BS(블록 선택 신호 BS(0)∼BS(n)를 총괄적으로 표기하는 것, 이하 동일함)를 게이트에 입력받는다. 따라서, I/O 스위치 IOSW는, 대응하는 메모리 블록 MB의 선택 시에 턴 온된다. 이것에 의해, 도 1에 도시한 메모리 블록 MB(0)∼MB(n) 중, 선택된 메모리 블록의 로컬 데이터선 LIO, /LIO만이 글로벌 데이터선 GIO, /GIO와 전기적으로 접속된다.
판독·기입 회로(40)는, 라이트 드라이버(41)와, 프리 앰프(42)를 갖는다. 라이트 드라이버(41)는, 기입 동작 시에 활성화되는 제어 신호 WR에 응답하여 동작하여, 데이터 버스 DB 상을 전달되는 기입 데이터를 나타내는 제어 신호 WDD에 따른 전압차를 글로벌 데이터선 GIO 및 /GIO 사이에 구동한다. 프리 앰프(42)는, 데이터 판독 시에 활성화되는 제어 신호 RD에 응답하여 동작하여, 글로벌 데이터선 GIO 및 /GIO 사이에 전달된 전압차를 증폭하여, 판독 데이터 RDD를 생성하여 데이터 버스 DB로 출력한다.
도 3은 도 2에 도시한 센스 앰프 회로의 상세를 설명하는 회로도이다.
각 센스 앰프 회로 S/A의 구성은 마찬가지기 때문에, 도 3에는 일례로서, 센스 앰프 회로 S/A#0 및 대응 부분의 구성이 도시되어 있다.
도 3을 참조하면, 메모리 셀 어레이(100)에서, 워드선 WL0으로 대표되는 짝수 행에서는, 메모리 셀 MC가 비트선 BL#0에 접속되며, 워드선 WL1로 대표되는 홀수 행에서는, 메모리 셀 MC가 비트선 /BL#0과 접속된다. 메모리 셀 MC는, 도 2에 도시한 활성 영역(102)에 형성되는 n채널 MOS 트랜지스터인 액세스 트랜지스터(105)와, 캐패시터(106)를 갖는다. 액세스 트랜지스터(105)는, 비트선 BL#0(또는, /BL#0)과 스토리지 노드(104) 사이에 접속되며, 그 게이트는 대응하는 워드선 WL과 접속된다. 캐패시터(106)는, 스토리지 노드(104)와, 셀 플레이트 전압 VCP를 공급하는 노드 사이에 접속된다.
비트선 BL#0 및 /BL#0은 센스 노드 쌍을 구성하는 센스 노드 SN#0 및 ZSN#0과, 비트선 분리 스위치 BLIS#0 및 ZBLIS#0을 통해 접속된다.
센스 앰프 회로 S/A#0은, 센스 노드 SN#0 및 ZSN#0을 비트선 전압 VBL로 프리차지 이퀄라이즈하기 위한 프리차지 이퀄라이즈 회로(140)와, 센스 노드 SN#0 및 ZSN#0 사이(즉, 센스 노드 쌍 사이)의 전압차를 증폭하는 센스 앰프 유닛(150)을 갖는다.
일반적으로, 비트선 전압 VBL은, 비트선의 전압 진폭에 상당하는 어레이 전원 전압(VDDS)의 1/2, 즉, VBL=VDDS/2로 설정된다.
프리차지 이퀄라이즈 회로(140)는 n채널 MOS 트랜지스터(141∼143)를 갖는다. 센스 앰프 유닛(150)은, n채널 MOS 트랜지스터(151, 152) 및 p채널 MOS 트랜지스터(153, 154)를 갖는다.
반도체 장치에서는, 통상 외부 전원 전압이 공급되는 MOS 트랜지스터와, 외부 전원 전압을 강압한 내부 강압 전압이 공급되는 MOS 트랜지스터의 2 종류가 이용된다. 이들 2 종류 중, 내부 강압 전압이 공급되는 MOS 트랜지스터의 게이트 절연막의 막 두께에 비해, 외부 전원 전압이 공급되는 MOS 트랜지스터의 게이트 절연막의 막 두께는 두껍다. 이하, 본 명세서에서는 전자의 게이트 절연막을 갖는 MOS 트랜지스터를 「박막 트랜지스터(thin film transistor)」로 하며, 후자의 게이트 절연막을 갖는 MOS 트랜지스터를 「후막 트랜지스터」로 하기로 한다. 여기서, MOS 트랜지스터로의 인가 전압은, 상기 외부 전원 전압 및 내부 강압 전압에 한정되는 것은 아니며, 박막 트랜지스터에 비해, 후막 트랜지스터쪽이 높은 전원 전압을 인가 가능함을 의미한다. 예를 들면, 구체적인 수치예로서는, 후막 트랜지스터에서는, 전원 전압이 최대 5V 정도에 대하여 게이트 절연막의 막 두께는 6∼8㎚ 정도인 반면, 박막 트랜지스터에서는 전원 전압이 최대 3V 정도에 대하여 게이트 절연막의 막 두께는 3∼5㎚ 정도이다.
예를 들면, 메모리 셀 어레이에 배치되는 액세스 트랜지스터(105)는, 대응하는 워드선 WL의 선택 시에, 게이트에 승압 전압이 인가되기 때문에, 후막 트랜지스터로 구성된다. 일반적으로, 불순물 농도 등의 다른 제조 조건이 동일하면, 박막 트랜지스터의 임계값 전압은 후막 트랜지스터의 임계값 전압보다도 낮게 된다. 임계값 전압을 낮게 하면, 고속 동작화에 유리한 한편, 턴 오프 시의 임계 전류가 증가된다. 따라서, 액세스 트랜지스터(105)를 후막 트랜지스터로 구성하면, 워드선 비선택 시의 데이터 유지 특성의 면에서도 유리하다.
도 3에 도시한 바와 같이, 이하 본 명세서에서는, n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터의 구별은, 트랜지스터의 게이트 바로 아래에서의 화살표 기호의 유무로 나타내며, 후막 트랜지스터와 박막 트랜지스터는, 게이트 부분에서의 "○" 기호의 유무에 따라 구별한다("○" 기호가 있는 것이 박막 트랜지스터임).
센스 앰프 유닛(150)을 구성하는 MOS 트랜지스터(151∼154)는, 메모리 셀 어레이(100)에 배치된 액세스 트랜지스터(105)와 동등하게 후막 트랜지스터로 구성된다. 비트선 분리 스위치 BLIS, ZBLIS에 대해서도, 후막 트랜지스터로 구성된다.
한편, 프리차지 이퀄라이즈 회로(140)를 구성하는 MOS 트랜지스터(141∼143)는 박막 트랜지스터로 구성된다. 도시하지 않지만, 도 2에 도시한, 커맨드 디코더(10), 어드레스 버퍼(15), 행 디코더(20), 열 디코더(30) 등의, 메모리 셀 어레이(100)에서의 동작을 제어하기 위한 주변 회로를 구성하는 MOS 트랜지스터도, 박막 트랜지스터로 구성된다. 또한, 도 2에서 설명한 열 선택 게이트 CSG#0 및 ZCSG#0에 대해서도, 박막 트랜지스터로 구성되어 있다.
프리차지 이퀄라이즈 회로(140)에서, n채널 MOS 트랜지스터(141)는 비트선 전압 VBL의 공급 배선(251)(이하, VBL 배선(251)이라고도 함)과 센스 노드 SN#0 사이에 전기적으로 접속되며, n채널 MOS 트랜지스터(142)는 VBL 배선(251)과 센스 노드 ZSN#0 사이에 전기적으로 접속된다. n채널 MOS 트랜지스터(143)는, 센스 노드 SN#0 및 ZSN#0 사이에 전기적으로 접속된다.
n채널 MOS 트랜지스터(141∼143)의 각 게이트에는, 이퀄라이즈 신호 BLEQ가 공통으로 입력된다. 이퀄라이즈 신호 BLEQ가 H 레벨로 설정되면, n채널 MOS 트랜지스터(141∼143)가 턴 온되어, 센스 노드 SN#0 및 ZSN#0을 비트선 전압 VBL로 프리차지 이퀄라이즈한다.
센스 앰프 유닛(150)에서, n채널 MOS 트랜지스터(151 및 152)는, 센스 전원 노드 S2N과 센스 노드 SN#0, ZSN#0 사이에 교차 결합형 앰프를 구성하도록 접속된다. 마찬가지로, p채널 MOS 트랜지스터(153 및 154)는, 센스 전원 노드 S2P와 센스 노드 SN#0, ZSN#0 사이에 교차 결합형 앰프를 구성하도록 접속된다.
어레이 전원 전압으로서 이용되는 내부 전원 전압(VDDS)의 공급 노드 및 센스 전원 노드 S2P 사이에는, p채널 MOS 트랜지스터(155)가 전기적으로 접속되며, 접지 전압 Vss를 공급하는 접지 노드 및 센스 전원 노드 S2N 사이는 n채널 MOS 트랜지스터(156)가 전기적으로 접속된다. MOS 트랜지스터(155 및 156)도 후막 트랜지스터로 구성된다.
덧붙여서, 비트선 분리 스위치 BLIS, ZBLIS에 의해 센스 앰프 회로 S/A를 분리한 상태에서 번-인(burn-in) 시험을 실행 가능한 구성인 경우에는, 센스 앰프 유닛(150)에 관련되는 MOS 트랜지스터(151∼156)를 박막 트랜지스터로 구성하는 것도 가능하다.
n채널 MOS 트랜지스터(155)의 게이트에는, 센스 제어 신호 ZS0P가 입력되며, p채널 MOS 트랜지스터(156)의 게이트에는 센스 제어 신호 S0N이 입력된다. 어레이 전원 전압(VDDS) 및 접지 전압 Vss는, 메모리 셀 MC에 의해 보유되는 H 레벨 데이터 및 L 레벨 데이터의 전압에 각각 상당한다.
도 4는 비교예로서 도시되는, 반도체 기억 장치에서의 일반적인 전원 공급계의 구성을 도시하는 개략적 블록도이다.
도 4에 도시하는 구성에서는, 열 디코더 이외의 주변 회로(90)용 동작 전원 전압으로 되는 내부 전원 전압(VDDP)(이하, 「주변 전원 전압(VDDP)」이라고도 함)을, 메모리 셀 어레이(100) 및 센스 앰프 회로 S/A 등을 포함하는 어레이계 회로(91)의 동작 전원 전압인 어레이 전원 전압(VDDS)과는 상이한 레벨로 설정하며, 일반적으로는 VDDP>VDDS로 하고 있었다.
도 4에 도시된 주변 회로(90)는, 메모리 셀 어레이(100)에서의 동작을 제어하기 위한 주변 회로 중 열 디코더(30) 이외의 회로군, 즉, 도 2에 도시한 커맨드 디코더(10), 어드레스 버퍼(15), 행 디코더(20) 등의 박막 트랜지스터로 구성되는 회로군을 포함한다. 한편, 어레이계 회로(91)는 후막 트랜지스터로 구성되는 회로군을 포함한다. 상기 동작 전원 전압차는, MOS 트랜지스터의 게이트 절연막 두께의 차이에 대응하고 있다.
종래에는, 열 디코더(30)의 동작 전원 전압은, 어레이 전원 전압(VDDS) 및 주변 전원 전압(VDDP)의 한쪽이 공통으로 이용되고 있었다. 이것은, 내부 전원 전압 발생용 전압 발생 회로를 공통화함으로써, 레이아웃 면적의 삭감이나 설계의 용이화를 도모하기 위해서이다.
그러나, 열 디코더(30)의 동작 전원 전압, 즉 열 선택선 CSL의 선택 상태 시의 전압(H 레벨 전압)을 주변 전원 전압(VDDP) 및 어레이 전원 전압(VDDS) 중 어느 것으로 할지에 대해서는 일장 일단이 있다. 먼저, 데이터 기입 특성을 고려하면, 열 선택선 CSL의 H 레벨 전압이 높은 쪽이, 즉 주변 전원 전압(VDDP)을 이용한 쪽이, 주파수 특성의 향상을 도모하기 때문에, 고속 동작화가 가능하게 된다.
한편, 비동기계의 DRAM(다이내믹 랜덤 액세스 메모리)인 경우에는, 열 선택선의 H 레벨 전압을 낮춘 쪽, 즉 어레이 전원 전압(VDDS)을 이용하는 쪽이, 데이터 유지 특성이 향상하는 경향이 있었다.
도 5는, 비동기계 DRAM에서의 열 선택선의 선택 타이밍을 설명하는 동작 파형도이다.
도 5에 도시한 바와 같이, 비동기계 DRAM의 페이지 모드 동작에서는, 시각 t0에서 행 어드레스 RA가 공급된 후, 해당 행 어드레스 RA가 고정된 상태에서, 시각 t1, t2 및 t3에서, 열 어드레스 카운터 등에 의해, 열 어드레스가 CA#1, CA#2 및 CA#3으로 순차 갱신된다. 이것에 수반하여, 시각 t1에서는, 열 선택선 CSL#1이 비선택 상태(L 레벨)로부터 선택 상태(H 레벨)로 상승된다.
시각 t2에서는, 열 선택선 CSL#1이 H 레벨로부터 L 레벨로 하강하는 반면, 열 선택선 CSL#2이 L 레벨로부터 H 레벨로 상승한다.
도 6 및 도 7은, 도 5에 도시한 비동기계 DRAM에서의 컬럼 어드레스의 전환 타이밍에서의 열 선택선의 전압 추이를 나타내는 도면이다.
도 6에는, 열 선택선의 H 레벨 전압이, 어레이 전원 전압(VDDS)(저전압)인 경우의 파형이 나타나며, 도 7에는, 열 선택선의 H 레벨 전압이 주변 전원 전압(VDDP)(고전압)인 경우의 파형이 나타난다.
도 6에서, 시각 ta에서 컬럼 어드레스가 전환되면, 새롭게 선택된 열 선택선(95)의 전압이 서서히 상승하여, 어레이 전원 전압(VDDS)에 근접해간다. 한편, 그때까지 선택되어 있었던 열 선택선(96)의 전압은, 어레이 전원 전압(VDDS)으로부터, 접지 전압 Vss를 향해 저하하기 시작한다.
여기서, 도 2 및 도 3에 나타내는 열 선택 게이트 CSG, ZCSG의 턴 온 전압 VCGon은, 어레이 전원 전압(VDDS)보다도 낮기 때문에, 도 6에서는 시각 tb에서, 먼저 선택되어 있던 열 선택선(96)에 대응하는 열 선택 게이트가 턴 오프된다. 한편, 시각 tc에서, 새롭게 선택된 열 선택선(95)에 대응하는 열 선택 게이트가 턴 온되어, 시각 td에서, 열 선택선(95)의 전압이, 어레이 전원 전압(VDDS)에 도달한다.
이와 같이, 열 선택선의 H 레벨 전압(어레이 전원 전압(VDDS))과 열 선택 게이트의 턴 온 전압 VCGon이 비교적 가까울 때에는, 컬럼 어드레스의 전환 시에, 중복하여 복수의 열 선택 게이트가 턴 온되는 것을 방지할 수 있다.
이것에 대하여, 도 7에 도시한 바와 같이, 열 선택선의 H 레벨 전압(주변 전원 전압(VDDP))이 열 선택 게이트의 턴 온 전압 VCGon보다도 상당히 높은 경우에는, 먼저 선택되어 있었던 열 선택선(96)에 대응하는 열 선택 게이트의 턴 오프 시각 tb와, 새로운 선택 열의 열 선택 게이트의 턴 온 시각 tc가 역전되게 되어, 복수의 열 선택 게이트가 동시에 턴 온되는 오버랩 기간이 발생하게 된다. 이것에 의해, 데이터 오기입이 발생할 가능성이 있어서, 동작 안정성이 손상된다.
혹은, 비동기계 DRAM에서는, 컬럼 어드레스의 전환 타이밍(도 5에서의 시각 t1, t2, t3)에서, 데이터선에 이퀄라이즈 동작을 실행할 필요가 있기 때문에, 이 경우에도, 열 선택선의 H 레벨 전압이 높아서, 열 선택 게이트가 너무 빠른 시기에 턴 온되면, 데이터 오기입이 발생할 가능성이 있다. 이들 이유로부터, 특히 비동기계 DRAM에서는 열 선택선의 H 레벨 전압은, 상대적으로 낮은 어레이 전원 전압(VDDS)을 이용한 쪽이 데이터 유지 특성은 우수하였다.
이러한 배경 하에서, 저전압 동작화의 진전에 의해, 도 4에 도시한 전원 공급계의 구성에서는, 열 디코더(30)를 효율적으로 동작시킬 수 없는 경우가 발생하고 있다.
예를 들면, 열 디코더(30)의 동작 전원 전압을 어레이계 회로(91)와 공통으로 한 경우에는, 번-인 시험 시에 문제가 발생하는 경향이 있다. 번-인 시험 시에는, 결함을 충분히 가속시켜 시험 효율을 향상시키기 위해, MOS 트랜지스터의 게이트 절연막을 파괴하지 않는 범위 내에서, 가능한 한 고전압을 인가할 필요가 있다.
그러나, 어레이계 회로(91)의 MOS 트랜지스터가 후막 트랜지스터로 구성되는 반편, 고속 동작이 바람직한 열 디코더(30)는 박막 트랜지스터로 구성되기 때문에, 양자에서는 번-인 시험 시에 적합한 고전압의 레벨이 상이하다. 따라서, 어레이계 회로(91) 및 열 디코더(30)에 대하여, 공통의 내부 전원 전압을 동작 전원 전압으로서 공급하는 구성에서는, 효과적인 번-인 시험의 실행에 지장이 발생되게 된다.
또한, 저전압 동작화에 따른, 어레이 전원 전압(VDDS)과 MOS 트랜지스터의 임계값 전압 간의 차가 작아지기 때문에, 센스 앰프에서의 동작 마진이 감소한다.
이들 이유로부터, 센스 앰프에서의 데이터 유지 특성 및 고속 동작의 트레이드 오프를 고려하였을 때에, 열 선택선의 H 레벨 전압, 즉 열 디코더(30)의 동작 전원 전압을, 주변 회로(90) 및 어레이계 회로(91)와는 독립적으로 하며, 주변 전원 전압(VDDP) 및 어레이 전원 전압(VDDS)의 중간 전압으로 할 필요가 발생하였다.
도 8은, 이러한 요구에 부응하기 위한, 본 발명의 제1 실시예에 따른 반도체 기억 장치에서의 전원 공급계의 구성을 도시하는 개략적 블록도이다.
도 8을 참조하면, 제1 실시예에 따른 반도체 기억 장치에서는, 주변 회로(90), 어레이계 회로(91) 및 열 디코더(30)에 각각 대응하여, 독립적인 전원 공급계가 설치된다. 즉, 상호 독립적으로 발생되는 주변 전원 전압(VDDP), 어레이 전원 전압(VDDS) 및 열 디코더용 전원 전압(VDDC)이, 주변 회로(90), 어레이계 회로(91) 및 열 디코더(30)에 동작 전원 전압으로서 각각 공급된다. 주변 회로(90)는, 도 1에 도시한 어드레스 버퍼(15)를 포함한다. 어레이계 회로(91)는, 도 1의 행 디코더(20) 중 워드선 선택용 승압 전압이 인가되는 워드선 드라이버(도시 생략), 및 메모리 셀을 구성하는 액세스 트랜지스터(105) 등을 포함한다.
어레이계 회로(91)로의 전원 공급계에는, 외부 전원 배선(170)에 공급되는 외부 전원 전압 EXTVCC를 강압하여, 내부 전원 배선(181)에 어레이 전원 전압(VDDS)을 생성하는 내부 전압 발생 회로(180)가 배치된다. 열 디코더(30)로의 전원 공급계에서는, 독립적인 내부 전압 발생 회로(190)가 배치되어, 내부 전원 배선(191)에 열 디코더용 전원 전압(VDDC)을 생성한다. 내부 전압 발생 회로(180, 190)로서는, 일반적인 전압 강하 회로(VDC Volage Down Converter)의 구성을 적용할 수 있다.
주변 전원 전압(VDDP)으로의 전원 공급계는, 마찬가지로 내부 전압 발생 회로(전압 강하 회로)에 의해 구성해도 되거나, 혹은 주변 전원 전압(VDDP)을 공급하는 내부 전원 배선(175)을 외부 전원 배선(170)과 접속하는 구성으로 하여도 된다. 이 경우에는, 외부 전원 전압 EXTVCC가 주변 전원 전압(VDDP)으로서 직접 이용된다.
이러한 구성으로 함으로써, 열 디코더(30)의 동작 전원 전압, 즉 열 선택선의 H 레벨 전압을, 어레이 전원 전압(VDDS) 및 주변 전원 전압(VDDP)과 독립적으로 설정할 수 있기 때문에, 번-인 시험의 효율화와, 데이터 유지 특성의 향상 및 고속 동작화를 양립할 수 있다. 따라서, 저소비 전력화를 위해 저전압 구동되는 반도체 기억 장치에서, 번-인 시험의 효율화와, 데이터 유지 특성의 향상 및 고속 동작화를 양립할 수 있다.
특히, 통상 동작 시에서의 열 디코더용 전원 전압(VDDC)을, 주변 전원 전압(VDDP) 및 어레이 전원 전압(VDDS)의 중간 전압으로 하여 설정함으로써, 데이터 유지 특성의 향상 및 고속 동작화를 밸런스를 맞추면서 실현할 수 있다.
[제2 실시예]
제2 실시예에서는, 저소비 전력화에 적합한 열 선택선 드라이버의 구성에 대하여 설명한다.
이미 설명한 바와 같이, 최근의 반도체 기억 장치의 저전압 구동화에 대응하여, MOS 트랜지스터의 게이트 절연막의 박막화 및 저임계값 전압화가 추진되고, 이것에 수반하여 단위 면적당 임계 누설 전류가 증가되는 경향이 있다.
특히, 휴대 기기 등에 탑재되는 반도체 기억 장치에서는, 대기 상태에서의 소비 전류(대기 전류)의 억제가 요구되기 때문에, 제1 실시예에 따른 반도체 기억 장치, 즉 열 디코더의 동작 전원 전압이 독립되어 있는 구성에서도, 열 선택선을 선택 상태 혹은 비선택 상태로 구동하는 열 선택선 드라이버의 대기 전류 삭감이 요구되고 있다.
도 9는, 비교예로서 나타내는 일반적인 열 선택선 드라이버의 구성을 도시하는 회로도이다.
도 9를 참조하여, 비교예로서 나타내는 열 선택선 드라이버(200)는, 접속 제어부(207a)를 구성하는 p채널 MOS 트랜지스터(201∼203)와, 접속 제어부(207b)를 구성하는 n채널 MOS 트랜지스터(204∼206)와, 인버터(208)를 갖는다. 열 선택선 드라이버(200)는 박막 트랜지스터에 의해 구성된다.
p채널 MOS 트랜지스터(201∼203)는, 어레이 전원 전압(VDDS)을 공급하는 내부 전원 배선(181) 및 내부 노드 Na 사이에 병렬로 접속된다. n채널 MOS 트랜지스터(204∼206)는, 내부 노드 Na 및 접지 노드(접지 전압 Vss) 사이에 직렬로 접속된다. 인버터(208)는, 내부 노드 Na의 전압에 따라 열 선택선 CSL을, 선택 상태(H 레벨)에 대응하는 어레이 전원 전압(VDDS) 및 비선택 상태(L 레벨)에 대응하는 접지 전압 Vss의 한쪽으로 설정하는 「구동부」로서 동작한다.
p채널 MOS 트랜지스터(201) 및 n채널 MOS 트랜지스터(204)의 각 게이트에는, 열 디코드 신호 YA가 입력되며, p채널 MOS 트랜지스터(202) 및 n채널 MOS 트랜지스터(205)의 게이트에는, 열 디코드 신호 YB가 공통으로 입력되고, p채널 MOS 트랜지스터(203) 및 n채널 MOS 트랜지스터(206)의 각 게이트에는, 열 디코드 신호 YC가 공통으로 입력된다.
즉, MOS 트랜지스터(201 및 204)는 열 디코드 신호 YA에 응답하여 상보적으로 온 및 오프되며, MOS 트랜지스터(202 및 205)는 열 디코드 신호 YB에 응답하여 상보적으로 온 및 오프되고, MOS 트랜지스터(203 및 206)는 열 디코드 신호 YC에 응답하여 상보적으로 온 및 오프된다.
열 선택선 드라이버(200)에서는, 열 디코드 신호 YA∼YC 전체가 H 레벨일 때에는, 병렬 접속된 p채널 MOS 트랜지스터(201∼203) 전체가 턴 오프됨과 함께, 직렬 접속된 n채널 MOS 트랜지스터(204∼206) 전체가 턴 온된다. 이것에 의해, 내부 노드 Na가 접지 전압 Vss와 접속되어, 인버터(208)는 열 선택선 CSL을 선택 상태(H 레벨)로 구동한다.
한편, 열 디코드 신호 YA∼YC 중 적어도 하나가 L 레벨일 때는, 병렬 접속된 트랜지스터(201∼203) 중 적어도 하나에 의해 내부 노드 Na가 어레이 전원 전압(VDDS)과 접속되는 한편, 직렬 접속된 트랜지스터(204∼206) 중 적어도 하나가 턴 오프되기 때문에 내부 노드 Na는 접지 전압 Vss와는 분리된다. 따라서, 내부 노드 Na가 어레이계 전원 전압(VDDS)(H 레벨)으로 설정되어, 인버터(208)는 열 선택선 CSL을 비선택 상태(L 레벨)로 구동한다.
그러나, 도 9에 도시하는 열 선택선 드라이버(200)의 구성에서는, 대기 시이더라도, 열 디코드 신호 YA∼YC 중 어느 하나가 L 레벨이면 내부 노드 Na는 어레이 전원 전압(VDDS)과 접속되어 있었다. 이 때문에, n채널 MOS 트랜지스터(204∼206)의 오프 누설 전류(서브 임계 전류)에 의해, 대기 전류가 소비된다. 이 소비 전류는, 반도체 기억 장치의 저전압 구동화에 대응한 MOS 트랜지스터의 저임계값 전압화에 부수하여 커진다.
도 10은, 이러한 문제점을 해결하기 위한 제2 실시예에 따른 열 선택선 드라이버의 구성을 도시하는 회로도이다. 도 10에 도시되는 열 선택선 드라이버(210)는, 제1 실시예에 따른 반도체 기억 장치에서, 각 열 선택선 CSL에 대응하여 열 디코더(30)에 배치된다. 열 선택선 드라이버(210)에 대해서도, 박막 트랜지스터로 구성된다.
도 10을 참조하면, 제2 실시예에 따른 열 선택선 드라이버(210)는, 도 9와 마찬가지로 배치된 p채널 MOS 트랜지스터(201∼203), n채널 MOS 트랜지스터(204∼206) 및 인버터(208)와, 「스위치 소자」로서 동작하는 p채널 MOS 트랜지스터(215)를 포함한다.
열 선택선 드라이버(210)에서는, 열 선택 결과에 따라, 열 디코더용 전원 전압(VDDC)과 내부 노드 Na를 접속하기 위한 「접속 제어부(207a)」로서 설치되는 p채널 트랜지스터(201∼203)는, 내부 노드 Nb 및 내부 노드 Na 사이에 병렬 접속된다. 즉, p채널 MOS 트랜지스터(201∼203)의 소스는, 열 디코더용 전원 전압(VDDC)의 공급을 직접 받는 것이 아니라, p채널 MOS 트랜지스터(215)를 통해 열 디코더용 전원 전압(VDDC)을 공급받는다.
이미 설명한 바와 같이, n채널 MOS 트랜지스터(204∼206)는, 열 선택 결과에 따라 접속 제어부(207a)와 상보적으로 동작하여, 접지 전압 Vss와 내부 노드 Na를 접속하는 「접속 제어부(207b)」로서 동작한다.
p채널 MOS 트랜지스터(215)는, 내부 전원 배선(191)(열 디코더용 전원 전압(VDDC)) 및 내부 노드 Nb 사이에 전기적으로 접속되며, 그 게이트에는 인버터(217)에 의해 반전된 블록 선택 신호 BS가 입력된다. 블록 선택 신호 BS는, 도 1에서도 설명한 바와 같이, 대응하는 메모리 블록 MB의 선택 시에 H 레벨로 설정되며, 비선택 시에 L 레벨로 설정되는 것으로 한다.
인버터(217)는, 주변 전원 전압(VDDP)에 의해 구동된다. 따라서, 대응하는 메모리 블록 MB의 선택 시에 트랜지스터(215)의 게이트에는 L 레벨(접지 전압 Vss)이 입력되어, 내부 노드 Nb는 열 디코더용 전원 전압(VDDC)과 접속된다. 이 때, 열 선택선 드라이버(210)는, 도 9에 도시한 열 선택선 드라이버(210)와 마찬가지로 동작한다.
이것에 대하여, 대응하는 메모리 블록 MB의 비선택 시에는, 트랜지스터(215)의 게이트에는 H 레벨(주변 전원 전압(VDDP))이 입력된다. VDDP≥VDDC이기 때문에, 트랜지스터(215)가 턴 오프되어, 내부 노드 Nb는 열 디코더용 전원 전압(VDDC)으로부터 분리된다.
따라서, 대응하는 메모리 블록 MB의 비선택 시를 포함하여, 열 디코더(30)가 동작할 필요가 없는 대기 시에서는, 내부 노드 Na가 열 디코더용 전원 전압(VDDC)과 접속되지 않기 때문에, n채널 MOS 트랜지스터(204∼206)에 의해 오프 누설 전류가 발생되지 않는다. 이것에 의해, 열 선택선 드라이버(210)에서의 대기 전류를 줄여서, 반도체 기억 장치의 저소비 전력화에 기여할 수 있다.
덧붙여서, 제1 실시예 및 제2 실시예에서는, 열 디코더(30)가 각 메모리 블록마다 대응하여 배치되기 때문에, 블록 선택 신호 BS에 응답하여 「스위치 소자」로서 설치되는 p채널 트랜지스터(215)가 온·오프되는 구성에 대하여 도시하였지만, 블록 선택 신호 BS는, 열 디코더(30)의 배치 양태에 맞추어, 해당 열 디코더의 동작 시/대기 시에 대응한 정보를 갖는 신호로 적절하게 대체하는 것이 가능하다.
[제3 실시예]
제3 실시예에서는, 제1 실시예에 따른 반도체 기억 장치, 즉 열 디코더의 동작 전원 전압이 독립되어 있는 구성에서, 효과적인 번-인 시험을 실행 가능한 전원 공급계의 구성을 설명한다.
제3 실시예에서 설명하는 구성은, 특히 데이터 유지 특성을 고려하여, 통상 동작 시에서의 열 디코더용 전원 전압(VDDC)과 어레이 전원 전압(VDDS)을 동일한 레벨로 설정하는 경우에 효과가 있다.
도 11은, 열 디코더용 전원 전압(VDDC)을 발생하는 내부 전압 발생 회로(190)의 구성을 도시하는 회로도이다. 내부 전압 발생 회로(190)는 후막 트랜지스터로 구성된다.
도 11을 참조하면, 내부 전압 발생 회로(190)는 커런트 미러 앰프(192)와, 전류 공급 제어 트랜지스터(193)와, 커런트 미러 앰프(192)에의 동작 전류 스위치(194)를 포함한다.
커런트 미러 앰프(192)는, p채널 MOS 트랜지스터(195, 196)와, n채널 MOS 트랜지스터(197, 198)를 갖는다. 트랜지스터(195 및 197)는, 외부 전원 전압 EXTVCC를 공급하는 외부 전원 배선(170)과 노드 Nc 사이에 직렬로 접속된다. 트랜지스터(196 및 198)는 트랜지스터(195 및 197)와 병렬 접속되며, 외부 전원 배선(170)과 노드 Nc 사이에 직렬 접속된다.
p채널 MOS 트랜지스터(195 및 196)의 각 게이트는, MOS 트랜지스터(196 및 198)의 접속 노드와 접속된다. MOS 트랜지스터(197)의 게이트에는, 열 디코더용 전원 전압(VDDC)의 목표값에 상당하는 기준 전압 VREFC가 입력되며, 트랜지스터(198)의 게이트는 내부 전원 배선(191)과 접속된다.
동작 전류 스위치(194)는, 노드 Nc와 접지 노드(접지 전압 Vss) 사이에 전기적으로 접속된 n채널 MOS 트랜지스터로 구성된다. MOS 트랜지스터(194)의 게이트에는 인에이블 신호 ENVDC가 입력된다. 인에이블 신호 ENVDC는, 내부 전압 발생 회로(190)의 동작 시에 H 레벨로 설정된다. 인에이블 신호 ENVDC의 H 레벨 기간에는, MOS 트랜지스터(194)의 온에 응답하여, 커런트 미러 앰프(192)에 동작 전류가 공급된다. 이것에 의해, 커런트 미러 앰프(192)의 동작 시에는, 커런트 미러 앰프(192)의 출력 노드, 즉 MOS 트랜지스터(195 및 197)의 접속 노드에는, 내부 전원 배선(191) 상의 전압과 기준 전압 VREFC 간의 전압차를 증폭한 전압이 발생한다.
한편, 인에이블 신호 ENVDC의 L 레벨 기간에서는, MOS 트랜지스터(194)가 턴 오프되기 때문에, 커런트 미러 앰프(192)는 동작하지 않는다.
전류 공급 제어 트랜지스터(193)는, 외부 전원 배선(170) 및 내부 전원 배선(191) 사이에 전기적으로 접속된 p채널 MOS 트랜지스터로 구성된다. MOS 트랜지스터(193)의 게이트는, 커런트 미러 앰프(192)의 출력 노드와 접속된다.
이러한 구성으로 함으로써, 인에이블 신호 ENVDC의 H 레벨 기간에서, 열 디코더용 전원 전압(VDDC)이 기준 전압 VREFC보다도 저하되면 전류 공급 제어 트랜지스터(193)가 턴 온되어, 외부 전원 배선(170)으로부터 내부 전원 배선(191)으로 전류가 공급된다. 한편, 열 디코더용 전원 전압(VDDC)이 기준 전압 VREFC보다도 큰 경우에는, 전류 공급 제어 트랜지스터(193)가 턴 오프되어, 외부 전원 배선(170)으로부터 내부 전원 배선(191)의 전류 공급은 정지된다. 이러한 동작에 의해, 내부 전원 배선(191) 상의 열 디코더용 전원 전압(VDDC)은, 기준 전압 VREFC로 제어된다.
도 12는 어레이 전원 전압(VDDS)을 발생하는 내부 전압 발생 회로(180)의 구성을 도시하는 회로도이다.
도 12를 참조하면, 내부 전압 발생 회로(180)는, 커런트 미러 앰프(222)와, 전류 공급 제어 트랜지스터(223)와, 커런트 미러 앰프(222)에의 동작 전류 스위치(224)에 추가하여, n채널 MOS 트랜지스터(230) 및 논리 회로(232)를 더 포함한다.
커런트 미러 앰프(222)는, p채널 MOS 트랜지스터(225, 226) 및 n채널 MOS 트랜지스터(227, 228)를 갖는다. 커런트 미러 앰프(222), 전류 공급 제어 트랜지스터(223) 및 동작 전류 스위치(224)의 배치 및 구성은, 도 11에 도시하는 내부 전압 발생 회로(190)에서의 커런트 미러 앰프(192), 전류 공급 제어 트랜지스터(193) 및 동작 전류 스위치(194)와 마찬가지이기 때문에 상세한 설명은 반복하지 않는다.
n채널 MOS 트랜지스터(230)는, 전류 공급 제어 트랜지스터(223)의 게이트 및 접지 노드(접지 전압 Vss) 사이에 전기적으로 접속되며, 게이트에 번-인 신호 MBI를 받는다. 번-인 신호 MBI는, 예를 들면 도 1에 도시하는 커맨드 디코더(10)에 의해, 커맨드 제어 신호의 특정한 조합의 입력에 응답하여 생성된다. 번-인 신호 MBI는, 번-인 시험 기간 동안에는 H 레벨로 설정되며, 통상 동작을 포함하는 그 밖의 기간 동안에는 L 레벨로 설정된다.
논리 회로(232)는, 번-인 신호 MBI의 반전 신호와, 인에이블 신호 ENVDC와의 AND(논리곱) 논리 연산 결과를 제어 신호 EN#으로서 출력한다. 제어 신호 EN#은, n채널 MOS 트랜지스터(동작 전류 스위치)(224)의 게이트에 입력된다. 이 결과, 제어 신호 EN#은 인에이블 신호 ENVDC의 L 레벨 기간 및 번-인 시험 기간에서, 커런트 미러 앰프(222)로의 동작 전류를 정지하도록 L 레벨로 설정된다.
따라서, 번-인 시험 기간(MBI=H 레벨)에서는, 커런트 미러 앰프(222)의 동작이 정지됨과 함께, n채널 MOS 트랜지스터(230)가 턴 온되어, 전류 공급 제어 트랜지스터(230)의 게이트는 접지 전압 Vss로 고정된다. 이 결과, 내부 전원 배선(181)은, 외부 전원 배선(170)과 직접 접속되어, 외부 전원 전압 EXTVCC가 직접 열 디코더용 전원 전압(VDDC)으로 된다.
번-인 시험 기간 이외(MBI=L 레벨)에는, 내부 전압 발생 회로(180)의 동작은 도 11에 도시하는 내부 전압 발생 회로(190)와 마찬가지이다.
도 13a 및 도 13b는, 도 11에 도시한 내부 전압 발생 회로(190)의 외부 전원 전압 EXTVCC에 대응한 특성을 나타내는 개념도이다.
도 13a 및 도 13b를 참조하면, 내부 전압 발생 회로(190)에서는, 통상 동작 시와, 번-인 시험 시에, 특별히 동작은 전환되지 않기 때문에, 도 13a 및 도 13b에 각각 도시한 바와 같이, 통상 동작 시 및 번-인 시험 시에, 외부 전원 전압 EXTVCC에 대한 열 디코더용 전원 전압(VDDC)의 변화 특성은 마찬가지이다.
일반적으로, 기준 전압 VREFC는, 외부 전원 전압 EXTVCC에 따른 전압을 발생하도록 생성되기 때문에, 어떤 범위까지는 외부 전원 전압 EXTVCC의 상승에 수반하여 상승한다. 그러나, 기준 전압 VREFC는, 외부 전원 전압 EXTVCC의 고전압 영역에서는 포화되기 때문에, 외부 전원 전압 EXTVCC가 상승하여도, 그다지 높아지지는 않는다.
이 결과, 내부 전압 발생 회로(190)에서는, 통상 동작 시에, 소정의 기준 전압 VREFC에 따른 열 디코더용 전원 전압(VDDC)이 발생되지만, 도 13b에 도시한 바와 같이, 번-인 시에도, 그다지 고전압이 발생되지 않는다. 이 때문에, 열 디코더(30)를 구성하는 박막 트랜지스터에 대하여, 게이트 절연막 파괴에 의해 트랜지스터의 신뢰성을 손상시키는 과대 전압을 인가하지 않는다.
이것에 대하여 도 14a 및 도 14b에는 도 12에 도시한 내부 전압 발생 회로(180)의 외부 전원 전압 EXTVCC에 대응한 특성이 나타난다.
도 14a에 나타내는 통상 동작 시에서의 특성은, 도 13a와 마찬가지이기 때문에 상세한 설명은 반복하지 않는다. 특히, 기준 전압 VREFC 및 VREFS를 공통으로 함으로써, 기준 전압 발생 회로의 설치 갯수를 줄임과 함께, 데이터 유지 특성이 뛰어난 설정으로 할 수 있다.
한편, 도 14b에 도시한 바와 같이, 외부 전원 전압 EXTVCC가 고전압으로 설정되는 번-인 시험 기간에, 어레이 전원 전압(VDDS)은, 기준 전압 VREFC에 기초하여 제어되는 것은 아니며, 외부 전원 전압 EXTVCC와 함께 높게 된다. 이 때문에, 번-인 시험 시에, 기준 전압 VREFS는 포화되지만, 어레이 전원 전압(VDDS)을 외부 전원 전압 EXTVCC의 상승에 따라 고전압으로 설정할 수 있다.
따라서, 어레이계 회로를 구성하는 후막 트랜지스터에 대하여, 높은 전압 스트레스를 제공하여 효율적인 시험을 실행할 수 있다. 이와 같이, 제3 실시예에 따른 구성에 따르면, 통상 동작 시에 어레이 전원 전압(VDDS) 및 열 디코더용 전원 전압(VDDC)을 동일한 레벨로 함과 함께, 후막 트랜지스터 및 박막 트랜지스터 둘 다에 대하여 바람직한 번-인 시험을 실행할 수 있다.
[제4 실시예]
제4 실시예에서는, 제1 실시예에 따른 반도체 기억 장치, 즉 열 디코더의 동작 전원 전압이 독립되어 있는 구성에서, 글로벌 데이터선 GIO, /GIO의 전압을 구동하는 회로군의 동작 전원 전압을, 열 디코더와 공통으로 하는 구성예에 대하여 설명한다.
도 15는, 제4 실시예에 따른 라이트 드라이버(41) 및 글로벌 데이터선 프리차지 회로(45)의 구성을 도시하는 회로도이다.
도 15를 참조하면, 라이트 드라이버(41)는 n채널 MOS 트랜지스터(233, 234)와, p채널 MOS 트랜지스터(235, 236)와, 논리 게이트(237, 238)를 갖는다. 라이트 드라이버(41)는 박막 트랜지스터로 구성된다.
n채널 MOS 트랜지스터(233 및 234)는, 글로벌 데이터선 GIO 및 /GIO와 접지 노드(접지 전압 Vss) 사이에 각각 전기적으로 접속된다. n채널 MOS 트랜지스터(234)의 게이트에는 기입 데이터를 나타내는 제어 신호 WDD가 입력되며, n채널 MOS 트랜지스터(233)의 게이트에는 반전된 기입 데이터를 나타내는 제어 신호 /WDD가 입력된다.
논리 게이트(237)는, 제어 신호 WDD와 제어 신호 CBS의 반전 신호의 NOR 연산 결과를 출력한다. 논리 게이트(238)는, 제어 신호 /WDD와, 제어 신호 CBS의 반전 신호의 NOR 연산 결과를 출력한다. 제어 신호 CBS는, 라이트 드라이버(41)에 의한 데이터 기입 기간 동안에는 H 레벨로 설정되며, 그 밖의 기간 동안에는 L 레벨로 설정된다.
p채널 MOS 트랜지스터(235 및 236)는, 글로벌 데이터선 GIO 및 /GIO와, 내부 전원 배선(191)(열 디코더용 전원 전압(VDDC)) 사이에 각각 전기적으로 접속된다. p채널 MOS 트랜지스터(235)의 게이트는 논리 게이트(237)의 출력 신호를 입력받으며, p채널 MOS 트랜지스터(236)의 게이트는 논리 게이트(238)의 출력 신호를 입력받는다.
제어 신호 CBS의 L 레벨 기간, 즉 라이트 드라이버(41)의 비동작 기간에는, 논리 게이트(237 및 238)의 출력 신호는 모두 H 레벨로 되기 때문에, p채널 MOS 트랜지스터(235, 236)는 턴 오프된다. 또한, 기입 데이터를 나타내는 제어 신호 WDD 및 /WDD 각각도 L 레벨로 고정되어 있기 때문에, n채널 MOS 트랜지스터(233, 234)도 턴 오프된다. 따라서, 라이트 드라이버(41)는, 글로벌 데이터선 GIO 및 /GIO를 어느 전압으로도 구동하지 않는다.
이것에 대하여, 라이트 드라이버(41)의 동작 기간에는, 제어 신호 CBS가 H 레벨로 설정됨과 함께, 기입 데이터에 따라, 제어 신호 WDD 및 /WDD가 상보적으로 H 레벨 및 L 레벨의 한쪽씩으로 설정된다.
이것에 의해, 기입 데이터가 H 레벨(WDD=H 레벨 및 /WDD=L 레벨)일 때에는, MOS 트랜지스터(234 및 235)가 턴 온되며, MOS 트랜지스터(233 및 236)는 턴 오프된다. 이것에 의해, 글로벌 데이터선 GIO가 H 레벨(열 디코더용 전원 전압(VDDC))로 구동되며, 글로벌 데이터선/GIO가 L 레벨(접지 전압 Vss)로 구동된다. 반대로, 기입 데이터가 L 레벨(WDD=L 레벨, /WDD=H 레벨)일 때에는, MOS 트랜지스터(233 및 236)가 턴 온되고, MOS 트랜지스터(234 및 235)까 턴 오프되기 때문에, 글로벌 데이터선 GIO가 L 레벨로 구동되는 한편, 글로벌 데이터선/GIO는 H 레벨로 구동된다.
글로벌 데이터선 프리차지 회로(45)는, 박막 트랜지스터로 구성되는 p채널 MOS 트랜지스터(241∼243)를 갖는다. p채널 MOS 트랜지스터(243)는, 글로벌 데이터선 GIO 및 /GIO 사이에 전기적으로 접속된다. p채널 MOS 트랜지스터(241 및 242)는, 글로벌 데이터선 GIO 및 /GIO와 내부 전원 배선(191) 사이에 각각 전기적으로 접속된다. p채널 MOS 트랜지스터(241∼243)의 각 게이트에는, 글로벌 데이터선 이퀄라이즈 신호/IOEQ가 입력된다.
이것에 의해, 글로벌 데이터선 이퀄라이즈 신호/IOEQ의 L 레벨 기간에서, 글로벌 데이터선 프리차지 회로(45)는, p채널 MOS 트랜지스터(241∼243)의 턴 온에 응답하여, 글로벌 데이터선 GIO 및 /GIO는 열 디코더용 전원 전압(VDDC)으로 프리차지된다.
종래의 구성에서는, 글로벌 데이터선 GIO, /GIO의 H 레벨 전압 및 프리차지 전압은 주변 회로와 공통의 주변 전원 전압(VDDP)을 이용하는 것이 일반적이었다. 그러나, 제1 내지 실시예에서 설명한 바와 같이, 열 디코더용으로 독립한 동작 전원 전압을 이용하는 반도체 기억 장치에서는, 열 디코더용 전원 전압(VDDC)을 주변 전원 전압(VDDP) 및 어레이 전원 전압(VDDS)의 중간 전압으로 설정할 수 있다.
이러한 전원계로 한 경우에는, 글로벌 데이터선 GIO, /GIO의 진폭을 열 디코더용 전원 전압(VDDC)으로 함으로써, 주변 전원 전압(VDDP)을 이용할 때보다도 저소비 전력화를 도모할 수 있어서, 어레이 전원 전압(VDDS)을 이용할 때보다도 데이터 기입을 고속화할 수 있다. 즉, 저소비 전력화 및 고속 동작 속도의 밸런스를 취한 설정으로 할 수 있다.
덧붙여서, 도 15에서는, 라이트 드라이버(41) 및 글로벌 데이터선 프리차지 회로(45)를 대표예로서 나타내었지만, 글로벌 데이터선 GIO, /GIO의 전압을 구동하는 것 이외의 회로군의 동작 전원 전압에 대해서도, 마찬가지로 열 디코더용 전원 전압(VDDC)으로 할 수 있다.
[제5 실시예]
제5 실시예에서는, 주변 회로가 박막 트랜지스터로 구성되며, 또한 어레이계 회로가 후막 트랜지스터로 구성된 반도체 기억 장치에서의, 번-인 시험 시에서의 문제점의 해소에 대하여 설명한다. 덧붙여서, 이하의 제5 및 제6 실시예에 도시하는 구성은, 제1 내지 제4 실시예와는 달리, 열 디코더용 전원 전압이, 어레이 전원 전압(VDDS) 및 주변 전원 전압(VDDP)과 독립되지 않은 경우도 적용되는 것으로 한다.
이미 설명한 바와 같이, 번-인 시험 시에서의 바람직한 인가 전압은, 트랜지스터의 신뢰성 및 시험 효율의 관점으로부터, 박막 트랜지스터로 구성된 주변 회로와, 후막 트랜지스터로 구성된 어레이계 회로 사이에서 상이하다. 즉, 주변 전원 전압(VDDP) 및 어레이 전원 전압(VDDS)은, 통상 동작 시에는, VDDP>VDDS로 설정되는 한편, 번-인 시험 시에는, VDDS>VDDP로 할 필요가 있다. 이와 같이, 주변 전원 전압(VDDP) 및 어레이 전원 전압(VDDS)의 고저 관계가, 통상 동작 시와 번-인 시험 시에서 역전됨으로써, 이하에 설명하는 바와 같은 문제점이 센스 앰프 회로에서 발생할 우려가 있다.
도 16은, 센스 앰프 회로로의 전원 공급 구성을 설명하는 회로도이다.
도 16을 참조하면, 센스 앰프 회로로 전원을 공급하기 위한 센스 전원 회로(250)는, 도 3에도 도시한 p채널 MOS 트랜지스터(155) 및 n채널 MOS 트랜지스터(156) 이외에, 센스 전원 노드 S2P, S2N을 프리차지하기 위한 n채널 MOS 트랜지스터(255 및 256)를 더 갖는다. MOS 트랜지스터(155, 156)와 마찬가지로, n채널 MOS 트랜지스터(255, 256)는 후막 트랜지스터로 구성된다.
n채널 MOS 트랜지스터(255)는 VBL 배선(251)과 센스 전원 노드 S2P 사이에 전기적으로 접속되며, n채널 MOS 트랜지스터(256)는 VBL 배선(251) 및 센스 전원 노드 S2N 사이에 전기적으로 접속된다. n채널 MOS 트랜지스터(255, 256)의 각 게이트에는, 이퀄라이즈 신호 S2EQ가 입력된다.
센스 앰프의 동작 시에는, 센스 제어 신호 S0N이 H 레벨로 설정됨과 함께, 센스 제어 신호 ZS0P가 L 레벨로 설정된다. 이것에 의해, 센스 전원 노드 S2P 및 S2N은 어레이 전원 전압(VDDS) 및 접지 전압 Vss의 공급을 각각 받는다.
이것에 대하여, 센스 앰프 회로의 대기 시에는, 센스 제어 신호 S0N이 L 레벨로 설정되며, 센스 제어 신호 ZS0P가 H 레벨로 설정됨과 함께, 이퀄라이즈 신호 S2EQ가 H 레벨로 설정되어, 센스 전원 노드 S2P 및 S2N은 비트선 전압 VBL(VDDS/2)로 프리차지 이퀄라이즈된다. 한편, 센스 앰프 회로의 동작 시에는, 이퀄라이즈 신호 S2EQ가 L 레벨로 설정되기 때문에, 센스 전원 노드 S2P, S2N은 VBL 배선(251)으로부터 분리된다.
도 17은 비교예로서 도시되는, 센스 제어 신호 S0N, ZS0P를 생성하는 센스 전원 제어 회로의 일반적인 구성을 설명하는 회로도이다.
도 17을 참조하여, 비교예로서 도시되는 일반적인 센스 전원 제어 회로(260)는, 주변 전원 전압(VDDP)을 동작 전원 전압으로 하는 논리 게이트 및 인버터에 의해 구성되며, 센스 인에이블 신호 SE 및 센스 개시 신호 STRG에 따라, 센스 제어 신호 S0N, ZS0P를 생성한다.
센스 인에이블 신호 SE는, 어드레스의 확정에 의해 동작하는 센스 앰프 회로가 확정한 타이밍에서, 선택된 메모리 블록에서의 워드선의 활성화 타이밍보다도 전에 활성 상태(H 레벨)로 설정된다. 이것에 대하여, 센스 개시 신호 STRG는, 센스 인에이블 신호 SE가 활성 상태로 설정된 후에, 선택 행의 워드선이 선택 상태(H 레벨)로 설정되고, 비트선 쌍 BLP 상에 판독 데이터에 따른 전압차가 발생한 타이밍에 맞춰 활성 상태(H 레벨)로 설정된다.
센스 전원 제어 회로(260)는, 센스 인에이블 신호 SE 및 센스 개시 신호 STRG 둘 다가 H 레벨로 설정되는 기간에서, 센스 제어 신호 S0N 및 ZS0N을 H 레벨 및 L 레벨로 각각 설정하여, 센스 앰프 회로에 동작 전원 전압(어레이 전원 전압(VDDS))을 공급하고 있었다.
즉, 일반적인 구성에서는, 센스 제어 신호 S0N, ZS0P의 H 레벨 전압은 주변 전원 전압(VDDP)이며, L 레벨 전압은 접지 전압 Vss이었다. 또한, 센스 앰프 회로의 대기 시에는, 센스 제어 신호 S0N이 L 레벨로 설정되고, ZS0P가 H 레벨로 설정된다.
번-인 시험 시에, 상술된 바와 같이, VDDS>VDDP로 하면, p채널 MOS 트랜지스터의 소스·게이트 사이에서 전압의 역전이 발생되며, 특히, VDDP<VDDS-Vthp(Vthp : p채널 MOS 트랜지스터의 임계값 전압의 절대값)가 성립하면, 도 16에 도시한 바와 같이, p채널 MOS 트랜지스터(155)가 턴 오프되지 않고 관통 전류(258)가 발생하게 된다.
제5 실시예에서는, 상기한 바와 같은, 번-인 시험 시에서 센스 앰프 회로에 대기 시에 발생하는 관통 전류를 방지하는 구성에 대하여 설명한다. 도 18은, 제5 실시예에 따른 센스 전원 제어 회로의 구성을 도시하는 회로도이다.
도 18을 참조하면, 제5 실시예에 따른 센스 전원 제어 회로(265)는, 도 17에 도시한 종래의 센스 전원 제어 회로(260)의 구성이 외에, 레벨 변환 회로(275)를 더 포함한다. 레벨 변환 회로(275)는, p채널 MOS 트랜지스터(270, 271)와, n채널 MOS 트랜지스터(272, 273)와, 인버터(274)를 갖는다. 레벨 변환 회로(275)는, 센스 전원 제어 회로(260)와 마찬가지로, 박막 트랜지스터로 구성된다.
레벨 변환 회로(275)에서, 인버터(274)가 주변 전원 전압(VDDP)을 동작 전원 전압으로 하는 한편, p채널 MOS 트랜지스터(270, 271)의 소스는, 어레이 전원 전압(VDDS)을 공급하는 내부 전원 배선(181)과 접속된다. 레벨 변환 회로(275)의 구성은 일반적이기 때문에 구성 및 동작의 상세에 대해서는 설명을 생략한다.
제5 실시예에 따른 센스 전원 제어 회로에서, 센스 전원 제어 회로(260)는, 센스 앰프 회로의 동작 기간을 나타내는, 주변 전원 전압(VDDP)을 진폭으로 하는 신호를 생성한다. 레벨 변환 회로(275)는, 센스 전원 제어 회로(260)에 의해 생성된 신호를, 어레이 전원 전압(VDDS)을 진폭으로 하는 신호로 변환하여, 센스 제어 신호 ZS0P를 생성한다.
이러한 구성으로 함으로써, 센스 앰프로의 동작 전원 전압의 차단 시에서의 센스 제어 신호 ZS0P의 전압(H 레벨 전압)은, 어레이 전원 전압(VDDS)으로 된다. 따라서, 도 16에 도시한 센스 전원 회로(250)에서, 센스 앰프 회로의 비동작 시(대기 시)에 p채널 MOS 트랜지스터(155)의 게이트 전압을 어레이 전원 전압(VDDS)으로 설정할 수 있다. 이 결과, 상술한 바와 같은 주변 전원 전압(VDDP) 및 어레이 전원 전압(VDDS)의 고저에 역전이 발생되더라도, 트랜지스터(155)를 확실하게 턴 오프하여, 관통 전류(258)가 흐르는 것을 방지할 수 있다.
이와 같이, 제5 실시예에 따른 구성에 따르면, 주변 회로 및 어레이계 회로에서 트랜지스터의 게이트 절연막 두께가 구별되어 만들어진, 저소비 전력화에 적합한 구성의 반도체 기억 장치에서, 번-인 시험을 효율적으로 실행하는 것이 가능하게 된다.
[제6 실시예]
제6 실시예에서는, 소위 쉐어 센스 앰프 구성의 반도체 기억 장치에서의 저소비 전력화에 적합한 효율적인 센스 앰프 회로의 구성에 대하여 설명한다.
도 19는 비교예로서 나타내는 일반적인 쉐어 센스 앰프 구성을 설명하는 회로도이다.
도 19를 참조하면, 일반적인 쉐어 센스 앰프 구성에서는, 도 3에 도시한 프리차지 이퀄라이즈 회로(140) 및 센스 앰프 유닛(150)으로 구성된 센스 앰프 회로 S/A는, 좌측 영역에 배치된 비트선 BLL, /BLL 및 우측 영역에 배치된 비트선 BLR, /BLR에 의해 공유된다. 즉, 도 19에는 1개의 메모리 셀 열에 대응하는 구성이 도시된다.
우측 영역의 비트선 BLR, /BLR과 센스 앰프 회로 S/A 사이에는, 비트선 분리 스위치 BLISR 및 ZBLISR이 설치되고, 좌측 영역의 비트선 BLL, /BLL과 센스 앰프 회로 S/A 사이에는 비트선 분리 스위치 BLISL 및 ZBLISL이 각각 설치된다.
이러한 쉐어 센스 앰프 구성에서는, 좌측 및 우측 영역의 비트선 쌍에 의해, 단일 센스 앰프 회로 S/A를 공유할 수 있기 때문에, 레이아웃 배치 상 유리하다. 특히, 도 19에 도시한 구성에서는, 프리차지 이퀄라이즈 회로(140)를 공유하고 있기 때문에, 대기 시에는 이퀄라이즈 신호 BLEQ와 함께 비트선 분리 신호 BLIL 및 ZBLIL 둘 다를 H 레벨로 설정함으로써, 좌측 영역의 비트선 BLL, /BLL 및 우측 영역의 비트선 BLR, /BLR의 이퀄라이즈가 가능하다.
그러나, 이와 같이 프리차지 이퀄라이즈 회로(140)를 공유하는 구성에서는, 비트선과 다른 부분 사이에 쇼트 불량이 발생한 경우에, 대기 전류가 커지게 된다. 예를 들면, 워드선 WL0과 비트선 /BLR 사이에 도전성 이물(300)이 부착되어 쇼트 불량이 발생한 경우를 상정한다. 최근의 반도체 기억 장치의 미세화의 진전에 따라, 이러한 쇼트 불량의 발생은 상대적으로 증가되는 경향이 있다.
이 경우, 도전성 이물(300)에 의한 단락 전류가 커서 정상 동작이 불능한 경우에는, 스페어 메모리 셀을 포함하는 용장 회로(도시 생략)에 의해 치환하고, 불량 비트선을 불사용으로 함으로써, 반도체 기억 장치 전체로서는 정상 동작을 행할 수 있다.
그러나, 전체 비트선이 프리차지 이퀄라이즈되는 대기 시에는, 워드선 WL0이 비선택 상태(L 레벨: 접지 전압 Vss)로 설정되면, 도전성 이물(300)에 의한 단락 경로가 비트선 /BLR뿐만 아니라, 프리차지 이퀄라이즈 회로(140)를 공유하는 센스 노드 ZSN 및 반대 영역의 비트선 /BLL과도 접속되기 때문에, 비교적 큰 단락 전류가 발생되게 된다. 이 결과, 휴대 기기에의 탑재를 전제로 한 규격 등에서는, 대기 전류의 규격값을 만족할 수 없게 된다는 문제점이 발생되게 된다.
도 20은, 도 19에서 설명한 문제점을 해결하기 위한, 제6 실시예에 따른 센스 앰프 회로의 구성을 도시하는 회로도이다.
도 20을 참조하면, 제6 실시예에 따른 센스 앰프 회로에서는, 도 19에 도시한 구성에 비해, 프리차지 이퀄라이즈 회로(140) 이외에, 프리차지 이퀄라이즈 회로(310 및 320)가 더 배치되는 점이 상이하다.
프리차지 이퀄라이즈 회로(310)는, 우측 영역의 비트선 BLR, /BLR을 프리차지하기 위해, 비트선 분리 스위치 BLISR, /BLISR보다도 외측에 설치된다. 마찬가지로, 프리차지 이퀄라이즈 회로(320)는, 좌측 영역의 비트선 BLL, /BLL을 프리차지하기 위해, 비트선 분리 스위치 BLISL, /BLISL보다도 외측에 설치된다.
프리차지 이퀄라이즈 회로(310 및 320)의 구성은, 프리차지 이퀄라이즈 회로(140)와 마찬가지이기 때문에 상세한 설명은 반복하지 않는다. 프리차지 이퀄라이즈 회로(310 및 320)도, 프리차지 이퀄라이즈 회로(140)와 마찬가지로 박막 트랜지스터로 구성된다.
프리차지 이퀄라이즈 회로(310)는, 이퀄라이즈 신호 BLEQR의 H 레벨 기간에, 비트선 BLR, /BLR을 비트선 전압 VBL로 프리차지 이퀄라이즈한다. 마찬가지로, 프리차지 이퀄라이즈 회로(320)는, 이퀄라이즈 신호 BLEQL의 H 레벨 기간에, 비트선 BLL, /BLL을 비트선 전압 VBL로 프리차지 이퀄라이즈한다.
이러한 구성으로 함으로써, 대기 시에, 비트선 분리 신호 BLIL, BLIR을 L 레벨로 설정하여, 비트선 분리 스위치 BLISL, ZBLISL 및 BLISR, ZBLISR을 전부 턴 오프하여도, 좌측 영역의 비트선 BLL, /BLL, 우측 영역의 비트선 BLR, /BLR 및 센스 노드 SN, ZSN 각각에 대하여, 프리차지 이퀄라이즈 동작을 실행할 수 있다.
따라서, 도 19와 마찬가지로, 도전성 이물(300)에 의해 비트선 /BLR에 쇼트 불량이 발생하여도, 대기 시에, 좌측 영역의 비트선 BLL, /BLL 및 센스 노드 SN, ZSN을 누설원으로부터 분리하여, 대기 시의 소비 전류를 줄이는 것이 가능하게 된다.
또한, VBL 배선(251)을 용장 치환 단위와 대응하여 분기시켜, 분기마다 퓨즈(340)를 설치함으로써, 도전성 이물(300)의 부착에 의해 누설원으로 된 불량 부분에 대하여, 치환 구제와 함께 비트선 전압 VBL의 공급도 정지할 수 있다. 이것에 의해, 대기 전류를 보다 더 줄일 수 있다. 이 경우에서의 퓨즈(340)의 배치 단위는, 용장 회로에 의한 치환 단위로 되는 범위 등을 고려하여 적절하게 정하면 된다.
또한, 도 20에 도시하는 구성에서는, 프리차지 이퀄라이즈 회로(140, 310, 320)를 독립적으로 설치함으로써, 좌측 영역의 이퀄라이즈 신호 BLEQL을 비트선 분리 신호 BLIL의 반전 신호로 하는 것이 가능하며, 마찬가지로, 우측 영역의 이퀄라이즈 신호 BLEQR에 대해서도 비트선 분리 신호 BLIR의 반전 신호로 할 수 있다.
이것에 의해, 프리차지 이퀄라이즈 회로(310)는, 비트선 분리 스위치 BLISR, ZBLISR의 오프 시에, 비트선 BLR, /BLR을 비트선 전압 VBL로 프리차지 이퀄라이즈한다. 마찬가지로, 프리차지 이퀄라이즈 회로(320)는, 비트선 분리 스위치 BLISL, ZBLISL의 오프 시에, 비트선 BLL, /BLL을 비트선 전압 VBL로 프리차지 이퀄라이즈한다.
또한, 논리 게이트(330)는, 비트선 분리 신호 BLIL 및 BLIR 둘 다 L 레벨일 때에, 이퀄라이즈 신호 BLEQS를 H 레벨로 설정하고, 그 밖에는 L 레벨로 설정한다. 프리차지 이퀄라이즈 회로(140)는, 논리 게이트(330)가 출력하는 이퀄라이즈 신호 BLEQS에 따라, 센스 노드 SN 및 ZSN을 비트선 전압 VBL로 프리차지 이퀄라이즈한다.
즉, 논리 게이트(330)는, 비트선 분리 신호 BLIL 및 BLIR에 기초하여, 비트선 분리 스위치 BLISL, ZBLISL 및 BLISR, ZBLISR 전체가 턴 오프되는 것을 검지하고, 논리 게이트(330)는 해당 검지에 응답하여, 센스 노드 SN 및 ZSN의 프리차지 이퀄라이즈를 행한다.
이와 같이, 센스 노드 SN 및 ZSN은, 비트선 BLL, /BLL 및 BLR, /BLR 모두 분리되어 있을 때에, 비트선 전압 VBL로 프리차지 이퀄라이즈된다. 한편, 좌측 영역의 비트선 BLL, /BLL 및 우측 영역의 비트선 BLR, /BLR 중 어느 하나가 센스 앰프 회로 S/A와 접속되어 있을 때에는, 논리 게이트(330)에 의해 이퀄라이즈 신호 BLEQS가 L 레벨로 설정되기 때문에, 프리차지 이퀄라이즈 동작이 중지된다.
따라서, 이퀄라이즈 신호 BLEQS, BLEQL, BLEQR을 비트선 분리 신호 BLIL, BLIR에 기초하여, 센스 앰프 회로 S/A의 근방에서 생성하는 것이 가능하게 된다.
도 21은, 쉐어 센스 앰프 구성에서의 메모리 셀 어레이의 개략적 구성을 도시하는 블록이다.
도 21을 참조하면, 메모리 어레이에서, 메모리 셀은 복수의 서브 블록(350)로 분할하여 배치된다. 서브 블록(350)의 X 방향으로 인접하는 영역에는 서브 워드 드라이버 존(360)이 설치되고, 서브 블록의 Y 방향으로 인접하는 영역에는 센스 앰프 존(370)이 설치된다. 도시하지 않지만, 각 센스 앰프 존(370)에는, 도 20에 도시한 바와 같은 쉐어 센스 구성에 따른 센스 앰프 회로 S/A가 각 메모리 셀 열에 대응하여 배치된다. 이들 각 센스 앰프 회로는, 인접하는 2개의 서브 블록(350) 중의 비트선에 의해 공유된다.
서브 워드 드라이버 존(360)에는, 메모리 어레이 단부에 배치된 행 디코더(20)에서의 어드레스 디코드 결과에 기초하여, 각 서브 블록(350)에서의 워드선 WL의 선택을 행하는 워드 드라이버(도시 생략)가 배치된다. 즉, 행 디코더(20)에서의 어드레스 디코드 결과를 나타내는 신호가, X 방향을 따른 신호선(도시 생략)에 의해, 각 서브 워드 드라이버 존(360)으로 전달된다.
마찬가지로, 메모리 어레이 단부에서, 센스 앰프 존(370)과 X 방향으로 인접하는 영역에는, 센스 앰프 제어 회로(380)가 배치된다. 센스 앰프 제어 회로(380)는, 도 18에 도시하는 센스 제어 신호 S0N, ZS0P를 생성하는 센스 전원 제어 회로(265)(도 18) 등을 포함한다. 센스 앰프 제어 회로(380)에 의해 생성된 신호군은, X 방향을 따른 신호선(도시 생략)을 통해, X 방향으로 근접하는 복수의 센스 앰프 존(370)으로 전달된다.
제6 실시예에 따른 구성에서는, 센스 앰프 제어 회로(380)에는, 비트선 분리 신호 BLIL 및 BLIR을 생성하는 회로가 더 포함되지만, 센스 앰프 제어 회로(380)에서, 종래 필요한 비트선 및 센스 노드의 프리차지 이퀄라이즈 동작을 지시하는 이퀄라이즈 신호를 생성할 필요가 없다. 즉, 센스 앰프 존(370)에 샌드위치된 영역(400)을 이용하여, 도 20에 나타낸 이퀄라이즈 신호 BLEQL, BLEQR, BLEQS를 생성하는 이퀄라이즈 신호 발생부를 배치할 수 있다.
도 22는, 제6 실시예에 따른 이퀄라이즈 신호 발생부의 레이아웃을 설명하는 개념도이다.
도 22를 참조하면, 비트선 분리 신호 BLIL, BLIR은, 센스 앰프 제어 회로(380) 내의 구동부(385)에 의해 생성되어, X 방향을 따라 배치되는 신호 배선(387) 상으로 전달된다. 이퀄라이즈 신호 발생부는, 신호 배선(387)에 의해 전달된 비트선 분리 신호 BLIL, BLIR을 반전하여 이퀄라이즈 신호 BLEQL, BLEQR을 생성하는 인버터(410)와, 도 20에 도시한 이퀄라이즈 신호 BLEQS를 생성하기 위한 논리 게이트(330)로 구성된다.
이러한 구성으로 하면, 센스 앰프 제어 회로(380)에서, 이퀄라이즈 신호의 생성이 불필요해지기 때문에 구동부(385)의 갯수를 줄일 수 있다.
신호 배선(387)은, 메모리 셀 어레이를 횡단하도록 설치되기 때문에, 비교적 장거리 배선으로 되어, 그 부하 용량도 크다. 따라서, 구동부(385)에는 전류 구동 능력이 큰, 즉 비교적 큰 사이즈의 트랜지스터를 배치할 필요가 있다. 이 때문에, 센스 앰프 제어 회로(380)에서 생성되는 제어 신호 수를 줄여서 구동부(385)의 갯수를 줄이는 것은 센스 앰프 제어 회로(380)의 면적 삭감에 큰 효과가 있다. 이것에 의해, 메모리 어레이 전체의 소면적화가 도모된다.
덧붙여서, 본 발명의 제1 내지 제5 실시예에 대해서는, 센스 앰프 회로의 배치 구성을 특별히 한정하지 않고 적용할 수 있기 때문에, 쉐어 센스 앰프 구성에 대하여 제1 내지 제5 실시예를 적용하는 것도 가능하다.
본 발명을 상세히 설명하여 개시하였지만, 이것은 단지 예시를 위한 것으로, 한정을 위한 것은 아니며, 발명의 정신과 범위는 첨부한 청구 범위에 의해서만 한정된다는 것이 명백히 이해되어야 한다.
따라서, 본 발명의 주요한 이점은, 열 디코더의 동작 전원 전압, 즉 열 선택선의 하이 레벨 전압을, 메모리 셀 어레이 및 센스 앰프 회로(어레이계 회로)의 동작 전원 전압 및 열 디코더 이외의 주변 회로의 동작 전원 전압과 독립적으로 설정할 수 있는 점에 있다. 따라서, 저소비 전력화를 위해 저전압 구동되는 반도체 기억 장치에서, 번-인 시험의 효율화와, 데이터 유지 특성의 향상 및 고속 동작화를 양립할 수 있다. 특히, 통상 동작 시에서의 열 디코더의 동작 전원 전압을, 주변 회로의 동작 전원 전압 및 어레이계 회로의 동작 전원 전압의 중간 전압으로서 설정함으로써, 데이터 유지 특성의 향상 및 고속 동작화를 밸런스시키는 것이 가능하게 된다.
또한, 본 발명에 따른 반도체 기억 장치에 따르면, 주변 회로의 동작 전원 전압이 아니라, 메모리 셀 어레이 및 센스 앰프 회로(어레이계 회로)의 동작 전원 전압을 진폭으로 하는 센스 제어 신호에 의해, 센스 앰프로의 동작 전원 전압의 공급을 제어할 수 있다. 따라서, 어레이계 회로의 동작 전원 전압이 주변 회로의 동작 전원 전압보다 높은 경우에서도, 센스 앰프로의 동작 전원 전압의 공급을 확실하게 차단할 수 있다. 이 결과, 주변 회로 및 어레이계 회로에서 트랜지스터의 게이트 절연막 두께가 구별되어 만들어진, 저소비 전력화에 적합한 구성의 반도체 기억 장치에서, 번-인 시험을 효율적으로 실행하는 것이 가능하게 된다.
또한, 쉐어 센스 앰프 구성에서, 센스 노드 쌍 및 양측에 배치되는 제1 및 제2 비트선 쌍에 각각 대응하여 프리차지 이퀄라이즈 회로를 설치하기 때문에, 쇼트 불량이 발생하여도, 쇼트 부위를 분리(disconnect)하고 프리차지 이퀄라이즈 동작을 행할 수 있기 때문에, 대기 전류를 줄일 수 있다. 특히, 센스 앰프와 제1 및 제2 비트선 쌍 사이의 접속·분리를 지시하는 제어 신호에 기초하여, 프리차지 이퀄라이즈 동작의 실행을 지시할 수 있기 때문에, 센스 앰프 제어 회로에서 생성하는 제어 신호 수를 줄여서, 회로 면적을 축소할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 기억 장치의 전체 구성을 도시하는 개략적 블록도.
도 2는 도 1에 도시한 각 메모리 블록의 어레이 구성을 상세하게 설명하는 도면.
도 3은 도 2에 도시하는 센스 앰프 회로의 상세를 설명하는 회로도.
도 4는 비교예로서 나타내는 일반적인 전원 공급계의 구성을 도시하는 개략적 블록도.
도 5는 비동기계 DRAM에서의 열 선택선의 선택 타이밍을 설명하는 동작 파형도.
도 6은 도 5에 도시한 비동기계 DRAM에서의 컬럼 어드레스의 전환 타이밍에서의 열 선택선의 전압 추이를 나타내는 제1 도면.
도 7은 도 5에 도시하는 비동기계 DRAM에서의 컬럼 어드레스의 전환 타이밍에서의 열 선택선의 전압 추이를 나타내는 제2 도면.
도 8은 본 발명의 제1 실시예에 따른 반도체 기억 장치에서의 전원 공급계의 구성을 도시하는 개략적 블록도.
도 9는 비교예로서 나타내는 일반적인 열 선택선 드라이버의 구성을 도시하는 회로도.
도 10은 제2 실시예에 따른 열 선택선 드라이버의 구성을 도시하는 회로도.
도 11은 제3 실시예에 따른 전원계에서의 열 디코더용 전원 전압(VDDC)을 발생하는 내부 전압 발생 회로의 구성을 도시하는 회로도.
도 12는 제3 실시예에 따른 전원계에서의 어레이 전원 전압(VDDS)을 발생하는 내부 전압 발생 회로의 구성을 도시하는 회로도.
도 13a, 도 13b는 도 11에 도시한 내부 전압 발생 회로의 외부 전원 전압에 대응한 특성을 나타내는 개념도.
도 14a, 도 14b는 도 12에 도시한 내부 전압 발생 회로의 외부 전원 전압에 대응한 특성을 나타내는 개념도.
도 15는 제4 실시예에 따른 라이트 드라이버(41) 및 글로벌 데이터선 프리차지 회로(45)의 구성을 도시하는 회로도.
도 16은 센스 앰프 회로로의 전원 공급 구성을 설명하는 회로도.
도 17은 비교예로서 나타내는 일반적인 센스 전원 제어 회로의 구성을 설명하는 회로도.
도 18은 제5 실시예에 따른 센스 전원 제어 회로의 구성을 도시하는 회로도.
도 19는 비교예로서 나타내는 일반적인 쉐어 센스 앰프 구성을 설명하는 회로도.
도 20은 제6 실시예에 따른 센스 앰프 회로의 구성을 도시하는 회로도.
도 21은 쉐어 센스 앰프 구성에서의 메모리 셀 어레이의 개략적 구성을 도시하는 블록.
도 22는 제6 실시예에 따른 이퀄라이즈 신호 발생부의 레이아웃을 설명하는 개념도.
〈도면의 주요 부분에 대한 부호의 설명〉
20 : 행 디코더
30 : 열 디코더
40 : 판독·기입 회로
41 : 라이트 드라이버
42 : 프리 앰프
45 : 글로벌 데이터선 프리차지 회로
90 : 주변 회로(열 디코더 이외)
91 : 어레이계 회로
95, 96, CSL : 열 선택선
100 : 메모리 셀 어레이
104 : 스토리지 노드
105 : 액세스 트랜지스터(후막)
106 : 캐패시터
140, 310, 320 : 프리차지 이퀄라이즈 회로
141∼143, 193∼198, 201∼206, 223∼228, 230, 233∼236, 241∼243, 270∼273 : MOS 트랜지스터(박막)
150 : 센스 앰프 유닛
151∼156 : MOS 트랜지스터(후막)
170 : 외부 전원 배선
175 : 내부 전원 배선(VDDP)
180 : 내부 전압 발생 회로(VDDS)
181 : 내부 전원 배선(VDDS)
190 : 내부 전압 발생 회로(VDDC)
191 : 내부 전원 배선(VDDC)
200, 210 : 열 선택선 드라이버
208 : 인버터
215 : 스위치 소자
232 : 논리 회로
250 : 센스 전원 회로
258 : 관통 전류
260, 265 : 센스 전원 제어 회로
275 : 레벨 변환 회로
300 : 도전성 이물(異物)
330 : 논리 게이트
340 : 퓨즈
350 : 서브 블록
360 : 서브 워드 드라이버 존(帶)
370 : 센스 앰프 존
380 : 센스 앰프 제어 회로
400 : 영역
1000 : 반도체 기억 장치
BL, /BL, BLL, /BLL, BLR, /BLR : 비트선
BLEQ, BLEQL, BLEQR, BLEQS : 이퀄라이즈 신호
BLI, BLIL, BLIR : 비트선 분리 신호
BLIS, ZBLIS, BLISL, /BLISL, BLISR, /BLISR : 비트선 분리 스위치
BS : 블록 선택 신호
CA : 열 어드레스
CSG, ZCSG : 열 선택 게이트
EXTVCC : 외부 전원 전압
GIO, /GIO : 글로벌 데이터선
LIO, /LIO : 로컬 데이터선
MB : 메모리 블록
MBI : 번-인 신호
MC : 메모리 셀
RA : 행 어드레스
S/A : 센스 앰프 회로
S0N, ZS0P : 센스 제어 신호
S2EQ : 이퀄라이즈 신호(센스 전원 노드)
S2P, S2N : 센스 전원 노드
SN, ZSN : 센스 노드
VBL : 비트선 전압
VCGon : 턴 온 전압(열 선택 게이트)
VDDC : 열 디코더용 전원 전압
VDDP : 주변 전원 전압
VDDS : 어레이 전원 전압
VREFC, VREFS : 기준 전압
Vss : 접지 전압
WL : 워드선
YA, YB, YC : 열 디코드 신호

Claims (13)

  1. 반도체 기억 장치에 있어서,
    행 및 열로 배치된 복수의 메모리 셀, 상기 행에 대응하여 배치된 복수의 워드선, 및 상기 열에 대응하여 배치된 복수의 비트선 쌍을 갖는 메모리 셀 어레이와,
    상기 열에 대응하여 설치된 복수의 열 선택선과,
    상기 행 및 열의 선택을 나타내는 어드레스 신호를 받는 어드레스 버퍼와,
    상기 어드레스 버퍼에 의해 받은 상기 어드레스 신호에 따라, 상기 복수의 워드선의 전압을 제어하는 행 디코더와,
    상기 어드레스 버퍼에 의해 받은 상기 어드레스 신호에 따라, 상기 복수의 열 선택선의 전압을 제어하는 열 디코더와,
    상기 복수의 비트선 쌍에 대응하여 설치되고, 각각이 대응하는 상기 비트선 쌍 상의 전압차를 증폭하기 위한 복수의 센스 앰프와,
    상기 복수의 비트선에 대하여 공통으로 설치된 데이터선 쌍과,
    상기 열에 대응하여 설치되고, 각각이, 대응하는 상기 열 선택선의 전압에 따라, 대응하는 상기 비트선 쌍을 상기 데이터선 쌍과 접속하기 위한 복수의 열 선택 게이트와,
    상기 열 디코더의 동작 전원 전압을 공급하는 제1 전원 공급계와,
    상기 메모리 셀 어레이 및 상기 복수의 센스 앰프의 동작 전원 전압을 공급하는 제2 전원 공급계와,
    상기 어드레스 버퍼를 포함하는 주변 회로의 동작 전원 전압을 공급하는 제3 전원 공급계를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 열 디코더는, 상기 복수의 열 선택선에 대응하여 설치되는 복수의 열 선택선 드라이버를 포함하며,
    상기 복수의 열 선택선 드라이버의 각각은,
    상기 제1 전원 공급계로부터 제1 전압이 공급되는 제1 전원 노드와 제1 내부 노드 사이에 접속되며, 제어 신호에 응답하여 상기 열 디코더의 동작 시에 온되는 한편 대기 시에 오프되는 스위치 소자와,
    상기 제1 내부 노드와 제2 내부 노드 사이에 설치되고, 대응하는 상기 열의 선택 결과에 따라, 상기 제2 내부 노드를 상기 제1 내부 노드와 접속하는 제1 접속 제어부와,
    상기 제1 전압과는 상이한 제2 전압을 공급하는 제2 전원 노드와 상기 제2 내부 노드 사이에 설치되는 제2 접속 제어부를 가지며,
    상기 제2 접속 제어부는, 상기 제1 접속 제어부와 상보적으로 동작하며, 대응하는 상기 열의 선택 결과에 따라 상기 제2 내부 노드를 상기 제2 전원 노드와 접속하고,
    상기 복수의 열 선택선 드라이버의 각각은, 상기 제2 내부 노드의 전압에 따라, 상기 대응하는 열 선택선을 상기 제1 및 제2 전압 중 한쪽으로 구동하는 구동부를 더 갖는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 복수의 메모리 셀은 복수의 블록으로 분할되어 배치되며,
    상기 열 디코더는 상기 복수의 블록에 대응하여 복수개 설치되고,
    상기 각 열 디코더에서, 상기 스위치 소자는 상기 복수의 블록의 선택에 따라, 온 또는 오프되는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 메모리 셀 어레이 및 상기 복수의 센스 앰프를 구성하는 제1 전계 효과 트랜지스터군의 게이트 절연막은, 상기 열 디코더를 구성하는 제2 전계 효과 트랜지스터군의 게이트 절연막보다도 두껍고,
    상기 제1 전원 공급계는, 통상 동작 시 및 번-인 시험 시 양쪽에서, 상기 열 디코더의 동작 전원 전압인 제1 내부 전원 전압을 소정의 기준 전압에 기초하여 제어하는 제1 전압 발생 회로와,
    상기 제2 전원 공급계는, 상기 메모리 셀 어레이 및 상기 복수의 센스 앰프의 동작 전원 전압인 제2 내부 전원 전압을 발생하는 제2 전압 발생 회로를 가지며,
    상기 제2 전압 발생 회로는, 상기 통상 동작 시에 소정의 기준 전압에 기초하여 상기 제2 내부 전원 전압을 제어하는 한편, 상기 번-인 시험 시에는 외부 전원 전압을 직접 상기 제2 내부 전원 전압으로서 공급하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 데이터선 쌍과 계층적으로 설치된 글로벌 데이터선 쌍과,
    상기 글로벌 데이터선 쌍을 구성하는 상보적인 글로벌 데이터선의 각각을, 상기 열 디코더의 동작 전원 전압에 의해 프리차지하기 위한 프리차지 회로를 더 포함하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 데이터선 쌍과 계층적으로 설치된 글로벌 데이터선 쌍과,
    데이터 기입 시에 상기 데이터선 쌍 및 상기 복수의 비트선 쌍 중 하나를 통해 상기 복수의 메모리 셀 중 하나와 전기적으로 접속된 상기 글로벌 데이터선 쌍에, 기입 데이터에 따른 전압차를 구동하기 위한 라이트 드라이버 회로를 더 포함하며,
    상기 라이트 드라이버 회로는, 상기 제1 전원 공급계로부터 상기 열 디코더의 동작 전원 전압을 공급받아 동작하는 반도체 기억 장치.
  7. 제1항에 있어서,
    통상 동작 시에, 상기 주변 회로의 동작 전원 전압은, 상기 메모리 셀 어레이 및 상기 복수의 센스 앰프의 동작 전원 전압보다도 높고,
    상기 통상 동작 시에서의 상기 열 디코더의 동작 전원 전압은, 상기 제1 전원 공급계에 의해, 상기 주변 회로의 동작 전원 전압과, 상기 메모리 셀 어레이 및 상기 복수의 센스 앰프의 동작 전원 전압의 중간 전압으로 제어되는 반도체 기억 장치.
  8. 반도체 기억 장치에 있어서,
    행 및 열로 배치된 복수의 메모리 셀, 상기 행에 대응하여 배치된 복수의 워드선, 및 상기 열에 대응하여 배치된 복수의 비트선 쌍을 갖는 메모리 셀 어레이와,
    상기 복수의 비트선 쌍에 대응하여 설치되고, 각각이 대응하는 상기 비트선 쌍 상의 전압차를 증폭하기 위한 복수의 센스 앰프와,
    상기 메모리 셀 어레이에서의 동작을 제어하기 위한 주변 회로와,
    센스 제어 신호를 생성하는 센스 전원 제어 회로와,
    상기 센스 제어 신호에 응답하여, 상기 복수의 센스 앰프에 대한 동작 전원 전압의 공급을 제어하는 센스 전원 회로를 포함하고,
    상기 메모리 셀 어레이 및 상기 복수의 센스 앰프가 제1 전압을 동작 전원 전압으로서 받는 한편, 상기 주변 회로는 제2 전압을 동작 전원 전압으로서 받으며,
    상기 센스 전원 제어 회로는,
    상기 제2 전압을 받아 동작하여, 상기 복수의 센스 앰프의 동작 기간을 나타내는 신호를 생성하는 신호 생성 회로와,
    상기 신호 생성 회로에 의해 생성된 상기 제2 전압을 진폭으로 하는 신호를, 상기 제1 전압을 진폭으로 하는 신호로 변환하여 상기 센스 제어 신호를 생성하는 레벨 변환 회로를 포함하는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 센스 전원 회로는, 상기 복수의 센스 앰프의 전원 노드와 상기 제1 전압을 공급하는 배선 사이에 접속되며, 게이트에 상기 센스 제어 신호를 받는 전계 효과 트랜지스터를 갖는 반도체 기억 장치.
  10. 제8항에 있어서,
    통상 동작 시에, 상기 제2 전압이 상기 제1 전압보다도 높게 설정되는 한편, 번-인 시험 시에는, 상기 제1 전압은 상기 제2 전압보다도 높게 설정되는 반도체 기억 장치.
  11. 반도체 기억 장치에 있어서,
    제1 및 제2 영역에서, 행 및 열로 배치된 복수의 메모리 셀과,
    상기 행의 각각에 대응하여 배치된 워드선과,
    상기 열의 각각에 대응하여, 상기 제1 및 제2 영역에 각각 배치된 제1 및 제2 비트선 쌍과,
    상기 열의 각각에 대응하여, 상기 제1 및 제2 영역 사이에 설치되고, 상기 제1 및 제2 비트선 쌍에 의해 공유되는 센스 앰프 회로와,
    상기 센스 앰프 회로의 동작을 제어하는 신호군을 생성하는 센스 앰프 제어 회로를 포함하며,
    상기 센스 앰프 회로는,
    센스 노드 쌍 간의 전압차를 증폭하는 센스 앰프 유닛과,
    상기 제1 비트선 쌍 및 상기 센스 노드 쌍 사이에 접속되며, 상기 센스 앰프 제어 회로에 의해 생성된 제1 제어 신호에 응답하여 온 또는 오프되는 제1 비트선 분리 스위치와,
    상기 제2 비트선 쌍 및 상기 센스 노드 쌍 사이에 접속되며, 상기 센스 앰프 제어 회로에 의해 생성된 제2 제어 신호에 응답하여 온 또는 오프되는 제2 비트선 분리 스위치와,
    상기 제1 제어 신호의 반전 신호에 응답하여, 상기 제1 비트선 분리 스위치가 오프될 때에 상기 제1 비트선 쌍을 소정 전압과 접속하는 제1 프리차지 이퀄라이즈 회로와,
    상기 제2 제어 신호의 반전 신호에 응답하여, 상기 제2 비트선 분리 스위치가 오프될 때에 상기 제2 비트선 쌍을 상기 소정 전압과 접속하는 제2 프리차지 이퀄라이즈 회로와,
    상기 제1 및 제2 제어 신호에 기초하여, 상기 제1 및 제2 비트선 분리 스위치가 양쪽 모두 오프되는 것을 검지하는 논리 회로와,
    상기 논리 회로에서의 검지에 응답하여, 상기 센스 노드 쌍을 상기 소정 전압과 접속하는 제3 프리차지 이퀄라이즈 회로를 포함하는 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 소정 전압을 공급하는 배선은, 불량 메모리 셀의 치환 구제 단위에 대응하여 분기되며,
    상기 반도체 기억 장치는, 상기 배선의 분기마다, 상기 소정 전압의 공급을 차단하기 위한 퓨즈를 더 포함하는 반도체 기억 장치.
  13. 제11항에 있어서,
    상기 복수의 메모리 셀은, 행렬 형상으로 정렬되는 복수의 서브 블록으로 분할되고,
    상기 센스 앰프 회로는, 상기 비트선 쌍을 따른 방향으로 인접하는 상기 서브 블록 사이의 영역에 배치되며,
    상기 반도체 기억 장치는, 상기 워드선을 따른 방향으로 인접하는 상기 서브 블록 사이의 영역에 배치된 워드선 구동 회로를 더 포함하고,
    상기 제1 및 제2 제어 신호는, 상기 복수의 메모리 셀의 주변 영역에 배치된 상기 센스 앰프 제어 회로로부터 상기 센스 앰프 회로로, 상기 워드선을 따른 방향으로 설치된 신호 배선에 의해 전달되며,
    상기 제1 및 제2 제어 신호의 반전 신호를 생성하는 인버터와, 상기 논리 회로는, 상기 워드선 구동 회로 및 상기 센스 앰프 회로에 의해 샌드위치된 영역에 배치되는 반도체 기억 장치.
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