CN111370041B - 用于低电压的列译码电路 - Google Patents

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Abstract

本申请公开了一种应用于低电压的列译码电路，涉及存储器技术领域。该用于低电压的列译码电路至少包括反相器、PMOS管和NMOS管；反相器的输出端与第一PMOS管、第一NMOS管连接；第一PMOS管与第一NMOS管连接后与第二NMOS管连接，第二NMOS管连接灵敏放大器、存储单元；第一PMOS管与第二PMOS管连接，第一NMOS管与第三NMOS管连接，第二PMOS管的栅极接第一电压，第三NMOS管的栅极接第二电压，第一电压与第二电压相反；解决了现有的列译码电路在低电压应用中结构面积大、功耗高的问题；达到了既不增加额外的电容或高压产生电路，也不增加额外功耗，实现低电压下列译码电路正常工作的效果。

Description

用于低电压的列译码电路
技术领域
本申请涉及存储器技术领域，具体涉及一种用于低电压的列译码电路。
背景技术
存储器被用于存储数据，一个存储器包括多个存储单元。存储器的外围电路中包括列译码电路，列译码电路与存储器中存储单元的位线连接。当对存储器中的某个存储单元进行读写等操作时，通过列译码电路选中对存储单元的地址进行译码，选中该存储单元所在的列。
图1示出了一种现有的列译码电路的结构示意图，当进行读取操作时，Y端选中置高电平，N1管开启，由灵敏放大器SA产生的CL端电压传至存储单元CELL的BL(Bit Line，位线)端，一般CL端的电压为0.6V至1V左右。
而在低电压应用中，由于电源电压小于0.6V，会导致N1管无法开启，因此会在列译码电路的输入端Y端后加入一级电平转换电路LS，令YS端即N1管的栅极电压处于高于电源电压的电位VDP，电位VDP满足VDP-VTN1＞0.6V，VTN1为N1管的阈值电压，保证了N1管正常开启。
然而，虽然在低电压应用中，列译码电路能正常工作，但是额外增加的电平转换电路和用于产生电位VDP的升压电路增加了功耗和结构面积。
发明内容
本申请提供了一种用于低电压的列译码电路，可以解决相关技术中列译码电路结构面积大、功耗高的问题。
一方面，本申请实施例提供了一种用于低电压的列译码电路，至少包括反相器、若干个PMOS管和NMOS管；
反相器的输入端为列译码电路的输入端，反相器的输出端与第一PMOS管的栅极、第一NMOS管的栅极连接；
第一PMOS管的源极与第一NMOS管的漏极连接后与第二NMOS管连接，第二NMOS管的漏极连接灵敏放大器，第二NMOS管的源极连接存储单元；
第一PMOS管与第二PMOS管连接，第一NMOS管与第三NMOS管连接，第二PMOS管的栅极接第一电压，第三NMOS管的栅极接第二电压，第一电压与第二电压相反。
可选的，反相器中的PMOS管接电源电压，反相器中的NMOS管接地；
第一PMOS管的漏极与第二PMOS管的源极连接，第一NMOS管的源极与第三NMOS管的漏极连接，第二PMOS管的漏极接电源电压，第三NMOS管的源极接地。
可选的，第一PMOS管的源极、第一NMOS管的漏极、第二NMOS管的栅极三者连接。
可选的，第二NMOS管的源极连接存储单元的位线。
可选的，第一电压初始置为低电平，第二电压初始置为高电平。
可选的，当读取存储单元时，列译码电路的输入端为高电平，第一PMOS管的源极、第一NMOS管的漏极、第二NMOS管的栅极处的电压均为电源电压；将第一电压置为高电平，第二PMOS管关断，以及将第二电压置为低电平，第三NMOS管关断，第一PMOS管的源极、第一NMOS管的漏极、第二NMOS管的栅极均处于纯电容状态。
可选的，在灵敏放大器的充电过程中，当第二NMOS管漏极的电压达到第二NMOS管的阈值电压时，第一PMOS管的源极、第一NMOS管的漏极、第二NMOS管的栅极三者处的电压上升至预定电压，第二NMOS管导通；
其中，VYS＝VDD+△V，
VYS表示第一PMOS管的源极、第一NMOS管的漏极以及第二NMOS管的栅极三者处的电压，VDD表示电源电压，△V表示第一PMOS管的源极、第一NMOS管的漏极以及第二NMOS管的栅极处因电容耦合作用产生的电压增幅。
可选的，当读取存储单元结束后，将第一电压置为低电平，将第二电压置为高电平。
本申请技术方案，至少包括如下优点：
该用于低电压的列译码电路至少包括反相器、若干个PMOS管和NMOS管，反相器的输入端接收列译码信号第一PMOS管的源极与第一NMOS管的漏极连接后与第二NMOS管连接，第二NMOS管的漏极连接灵敏放大器，第二NMOS管的源极连接存储单元；第一PMOS管与第二PMOS管连接，第一NMOS管与第三NMOS管连接，第二PMOS管的栅极接第一电压，第三NMOS管的栅极接第二电压，第一电压与第二电压相反，在读取存储单元时，列译码电路的输入端为高电平，将第二PMOS管的栅极置高电平，将第三NMOS管的栅极置低电平，第二PMOS管和第三NMOS管关断，令第一PMOS管的源极、第一NMOS管的漏极、第二NMOS管的栅极处于纯电容状态，当灵敏放大器充电时，电压CL升高，第一PMOS管的源极、第一NMOS管的漏极、第二NMOS管的栅极的电压也升高，保证第二NMOS管的栅极电压在读取存储单元的过程中都处于高于电源电压的状态，第二NMOS管导通；解决了现有的列译码电路在低电压应用中结构面积大、功耗高的问题；达到了既不增加额外的电容或高压产生电路，也不增加额外功耗，实现低电压下列译码电路正常工作的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有的列译码电路的结构示意图；
图2是本申请一实施例提供的用于低电压的列译码电路的结构示意图；
图3是本申请一实施例提供的用于低电压的列译码电路对应的电压时序图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
请参考图2，其示出了本申请一实施例提供的用于低电压的列译码电路的结构示意图。
该用于低电压的列译码电路至少包括反相器、若干个PMOS管和NMOS管。
如图2所示，反相器CM1的输入端为列译码电路的输入端Y，反相器CM1的输出端与第一PMOS管P1的栅极、第一NMOS管N1的栅极分别连接。
第一PMOS管P1的源极与第一NMOS管N1的漏极连接后与第二NMOS管N2连接。
第二NMOS管N2的漏极与灵敏放大器SA连接，灵敏放大器SA为第二NMOS管N2的漏极提供电压CL；第二NMOS管N2的源极连接存储单元CELL。
第一PMOS管P1与第二PMOS管P2连接，第一NMOS管N1与第三NMOS管N3连接。第二PMOS管P2接第一电压SAEN，第三NMOS管N3接第二电压SAENB，第一电压SAEN与第二电压SAENB相反。
其中，反相器CM1中的PMOS管P3接电源电压VDD，反相器CM1中的NMOS管N4接地。
一般情况下，在低电压应用中，电源电压VDD与第二NMOS管N2的阈值电压之差(即VDD-VTN2)小于第二NMOS管的阈值电压。比如，第二NMOS管的阈值电压为0.6V，VDD-VTN2＜0.6V。
第一PMOS管P1的漏极与第二PMOS管P2的源极连接，第二PMOS管P2的漏极接电源电压VDD；第一NMOS管N1的源极与第三NMOS管N3的漏极连接，第三NMOS管N3的源极接地。第二PMOS管P2的栅极接第一电压SAEN，第三NMOS管N3的栅极接第二电压SAENB。
第一PMOS管P1的源极、第一NMOS管N1的漏极、第二NMOS管N2的栅极三者连接。
第二NMOS管N2的源极连接存储单元CELL的位线。
可选的，第一电压SAEN初始置为低电平，第二电压SAENB初始置为高电平。
当读取存储单元时，列译码电路的输入端为高电平，此时，第一PMOS管P1的漏极、第一NMOS管N1的源极、第二NMOS管N2的栅极这三者处的电压均为电源电压VDD；将第一电压置为高电平，第二PMOS管关断，以及将第二电压置为低电平，第三NMOS管关断；此时，第一PMOS管P1的漏极、第一NMOS管N1的源极、第二NMOS管N2的栅极，这三者均处于纯电容(floating)状态，第一PMOS管P1的漏极、第一NMOS管N1的源极、第二NMOS管N2的栅极这三者处的电压均为电源电压VDD。
在灵敏放大器的充电过程中，第二NMOS管N2漏极的电压上升，当第二NMOS管N2漏极的电压CL达到第二NMOS管的阈值电压时，第一PMOS管P1的源极、第一NMOS管N1的漏极、第二NMOS管N2的栅极三者处的电压上升至预定电压VYS，第二NMOS管N2导通。
其中，VYS＝VDD+△V，VDD+△V-VTN2＞VTN2。比如：第二NMOS管N2的阈值电压为0.6V，VDD+△V-VTN2＞0.6V。
VYS表示第一PMOS管P1的源极、第一NMOS管N1的漏极、第二NMOS管N2的栅极三者处的电压,VDD表示电源电压，△V为第一PMOS管P1的源极、第一NMOS管N1的漏极、第二NMOS管N2的栅极处因电容耦合作用产生的电压增幅。
由于第一PMOS管P1的源极、第一NMOS管N1的漏极、第二NMOS管N2的栅极三者被一根导线连接，第一PMOS管P1源极的电压、第一NMOS管N1漏极的电压以及第二NMOS管N2栅极的电压相同；当第二NMOS管N2的漏极电压CL升高时，由于第一PMOS管P1的源极、第一NMOS管N1的漏极、第二NMOS管N2的栅极均为纯电容状态，因电容耦合的作用，第一PMOS管P1的源极、第一NMOS管N1的漏极以及第二NMOS管N2的栅极这三者处的电压会随电压CL的升高而再次升高，也即从VDD上升至VDD+△V。
其中，△V＝VTN2*CN2/CYS，VTN2表示第二NMOS管N2的阈值电压，CN2表示第二NMOS管N2的漏极和栅极之间的等效电容，CYS表示YS端的等效电容。
当读取存储单元结束后，将第一电压置为低电平，第二PMOS管P2导通；将第二电压置为高电平，第三NMOS管N3导通，YS端的电压恢复为电源电压VDD。
YS端指示第一PMOS管P1的源极、第一NMOS管N1的漏极、第二NMOS管N2的栅极。
以第二NMOS管N2的阈值电压为0.6V为例，图3示例性地示出了图2所示的用于低电压的列译码电路中SAEN、Y、YS、CL对应的时序图，从图3可以看出，在CL从0V升压至0.6V的过程中，YS从VDD升压至VDD+△V。
需要说明的是，本申请实施例中的高电平指的是电源电压VDD，低电平指的是GND。
综上所述，本申请实施例提供的用于低电压的列译码电路，至少包括反相器、若干个PMOS管和NMOS管，反相器的输入端接收列译码信号第一PMOS管的源极与第一NMOS管的漏极连接后与第二NMOS管连接，第二NMOS管的漏极连接灵敏放大器，第二NMOS管的源极连接存储单元；第一PMOS管与第二PMOS管连接，第一NMOS管与第三NMOS管连接，第二PMOS管的栅极接第一电压，第三NMOS管的栅极接第二电压，第一电压与第二电压相反，在读取存储单元时，列译码电路的输入端为高电平，将第二PMOS管的栅极置高电平，将第三NMOS管的栅极置低电平，第二PMOS管和第三NMOS管关断，令第一PMOS管的源极、第一NMOS管的漏极、第二NMOS管的栅极处于纯电容状态，当灵敏放大器充电时，电压CL升高，第一PMOS管的源极、第一NMOS管的漏极、第二NMOS管的栅极的电压也升高，保证第二NMOS管的栅极电压在读取存储单元的过程中都处于高于电源电压的状态，第二NMOS管导通；解决了现有的列译码电路在低电压应用中结构面积大、功耗高的问题；达到了既不增加额外的电容或高压产生电路，也不增加额外功耗，实现低电压下列译码电路正常工作的效果。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (7)

1.一种用于低电压的列译码电路，其特征在于，至少包括反相器、若干个PMOS管和NMOS管；
所述反相器的输入端为所述列译码电路的输入端，所述反相器的输出端与第一PMOS管的栅极、第一NMOS管的栅极连接；
所述第一PMOS管的源极与第一NMOS管的漏极连接后与第二NMOS管连接，所述第二NMOS管的漏极连接灵敏放大器，所述第二NMOS管的源极连接存储单元；
所述第一PMOS管与第二PMOS管连接，第一NMOS管与第三NMOS管连接，所述第二PMOS管的栅极接第一电压，所述第三NMOS管的栅极接第二电压，所述第一电压与所述第二电压相反；
当读取所述存储单元时，所述列译码电路的输入端为高电平，所述第一PMOS管的源极、所述第一NMOS管的漏极、所述第二NMOS管的栅极处的电压均为电源电压；
将所述第一电压置为高电平，所述第二PMOS管关断，以及将所述第二电压置为低电平，所述第三NMOS管关断，所述第一PMOS管的源极、所述第一NMOS管的漏极、所述第二NMOS管的栅极均处于纯电容状态。
2.根据权利要求1所述的用于低电压的列译码电路，其特征在于，所述反相器中的PMOS管接电源电压，所述反相器中的NMOS管接地；
所述第一PMOS管的漏极与第二PMOS管的源极连接，所述第一NMOS管的源极与所述第三NMOS管的漏极连接，所述第二PMOS管的漏极接电源电压，所述第三NMOS管的源极接地。
3.根据权利要求1所述的用于低电压的列译码电路，其特征在于，所述第一PMOS管的源极、所述第一NMOS管的漏极、所述第二NMOS管的栅极三者连接。
4.根据权利要求1所述的用于低电压的列译码电路，其特征在于，所述第二NMOS管的源极连接所述存储单元的位线。
5.根据权利要求1所述的用于低电压的列译码电路，其特征在于，所述第一电压初始置为低电平，第二电压初始置为高电平。
6.根据权利要求1所述的用于低电压 的列译码电路，其特征在于，在所述灵敏放大器的充电过程中，当所述第二NMOS管漏极的电压达到所述第二NMOS管的阈值电压时，所述第一PMOS管的源极、所述第一NMOS管的漏极、所述第二NMOS管的栅极三者处的电压上升至预定电压，所述第二NMOS管导通；
其中，VYS＝VDD+△V，
VYS表示所述第一PMOS管的源极、所述第一NMOS管的漏极以及所述第二NMOS管的栅极三者处的电压，VDD表示电源电压，△V表示所述第一PMOS管的源极、所述第一NMOS管的漏极以及所述第二NMOS管的栅极处因电容耦合作用产生的电压增幅。
7.根据权利要求1所述的用于低电压的列译码电路，其特征在于，当读取所述存储单元结束后，将所述第一电压置为低电平，将所述第二电压置为高电平。
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