CN108399935A - 存储器装置及操作存储器装置的方法 - Google Patents

Abstract

本发明公开了一种存储器装置及操作存储器装置的方法，存储器装置包含存储器阵列以及耦接至存储器阵列的位线。包含电压源以供应在充电操作内所使用的电压。诸如位线钳位晶体管的位线钳位晶体管被耦接至电压源，且经组态以响应于位线控制信号而调节对应位线的电流。控制电路响应于反馈信号而产生位线控制信号。提供反馈电路，其耦接至电压源且产生反馈信号。反馈电路感测充电中位线的负载。可透过感测在充电操作内来自电压源电流的大小来感测充电中位线的负载。

Description

存储器装置及操作存储器装置的方法

技术领域

本发明是有关于高密度存储器装置，其中在装置的操作期间所使用的位线充电电流是受控制的。

背景技术

NAND闪存(NAND flash memory)被广泛地用作行动装置的存储媒体、膝上型计算机以及服务器中的固态磁盘以及用于其他数据处理系统。由于NAND闪存芯片上的数据密度已经增加，因此页面操作已变得流行，其中大量的全局位线被平行地使用以存取存储器单元(memory cell)的页面数据。

在存取页面数据的存储器操作中，需要对位线充电。举例而言，在页面编程算法中，耦接至页面中待编程存储器单元的位线可被浮置或放电，而耦接至不进行编程存储器单元的全局位线可在施加编程脉冲之前进行预充电以抑制编程。在其他算法中以及在其他类型的存储器装置中，耦接至待编程存储器单元的位线可进行充电或预充电，而未选取用于编程的位线可浮置或放电以抑制编程。

页面编程算法中的数据图样可广泛地变化，因此，待预充电的位线的数目亦随之变化。另外，位线的大量负载由因施加至邻近位线的电压差所致的电容耦合而引起。因此，对于给定页面程序必须进行预充电的总负载相关于用于给定数据图样所包含的全局位线的数目以及图样。

随着负载改变，在操作特定时间窗内预充电全局位线所需的电流的量亦改变。电流以及负载上的变化导致峰值电流电平以及充电速度的问题。

因此，需要提供用于在高密度存储器的位线充电及预充电操作中提供电流的改进技术。

发明内容

本发明提供一种技术，其可用以控制在高密度存储器的位线充电或预充电操作期间的电流。使用控制电路，其限制峰值电流且防止位线的电流的大量波动，即使在负载改变时(诸如可由操作期间的数据图样及其他所导致的改变)。此外，充电电流的电平以及充电所需的时间在实施例中可使用基于充电中的位线集合的负载的反馈进行控制。

本发明的存储器装置，包括存储器阵列以及耦接至存储器阵列的多个位线。包含电压源以用于供应在充电操作的期间所使用的电压。位线钳位晶体管被耦接至电压源，且响应于位线控制信号而调节对应位线的电流。位线控制信号是根据斜波函数进行控制，斜波函数在至少部分的充电间隔内具有受控斜率，斜波函数允许充电电流产生所有充电中位线保持不变的位线电压的增大，且控制在充电操作期间所使用的电流的大小。在各种实施例中，根据斜波函数对位线控制信号电压进行主动控制可使用电压斜波产生器或积分器电路来实施。控制电路以及斜波函数可用于主动式控制的位线控制信号电压，以使得电压以与充电中位线的位线电压的改变速率相关或是主动响应该改变速率的改变速率增大，以便于限制位线的电流流量(诸如通过跨位线钳位晶体管维持均匀且固定或接近均匀且接近固定的栅极至源极电压)在合理容许度内，以控制电流消耗，如本文中所描述。

针对充电所需的时间间隔的较紧密控制，可提供响应于反馈信号而产生位线控制信号的控制电路。因应此目的提供反馈电路，其耦接至电压源且产生反馈信号。反馈电路感测充电中位线的负载。在本文所述的实施例中，充电中的位线的负载是通过感测来自电压源的电流的电流值来感测。亦可使用用于感测负载的其他技术。

上述的控制电路可包括根据斜波函数产生位线钳位信号的电压的电压产生器，斜波函数包含维持位线的相对固定电流的线性斜波函数。位线钳位信号的电压可受控制，从而根据通过以固定电流对电容器充电实施的斜波函数，以一速率线性地或实质上线性地增大，该速率足够慢以使得具有较低电流容量的在缓慢工艺角中位线钳位晶体管所耦接的位线能够与具有较高电流容量的在较快工艺角中位线钳位晶体管所耦接的位线以相同的速率进行充电。在一些实施例中，如上文所提及，斜波函数可具有响应于反馈信号的可控制斜率。在本文中所描述的一实施例中，控制电路包含电流源以及连接至电流源的可调电容器，可调电容器产生作为可调电容器的电容量的函数的电压斜波。可调电容器在一些实施例中响应于反馈信号改变电容。

亦在所述的实施例中，位线控制信号在充电循环的第一间隔内具有第一斜波斜率(或更一般地，在第一间隔期间的第一改变速率)，且在充电循环第二间隔的期间具有第二斜波斜率(或更一般地，在第二间隔中的第二改变速率)。在此实施例中，第二斜波斜率为反馈信号的函数。反馈电路可感测在第一间隔期间由电压源所输出的电流的电流值，以作为充电中位线的负载的指针。在此实施例中，反馈信号在第二间隔期间响应于在第一间隔中所感测到的电流值进行调整。

本文所述的技术可用于存储器中，存储器包含耦接至存储器阵列的多个位线的页面缓冲器。页面缓冲器可包括耦接至多个位线中的个别位线的多个位线钳位晶体管。页面缓冲器中的电路将电压源连接至耦接至响应于存储在页面缓冲器中的数据图样所选取位线的位线钳位晶体管。如上所述的控制电路用以产生施加至位线钳位晶体管的位线控制信号。

另一方面，本文所述的技术包括一种用于操作存储器装置的方法，所述存储器装置具有页面缓冲器以及通过位线钳位晶体管耦接至页面缓冲器的多个位线。所述方法包括将数据图样存储在页面缓冲器中，以及将来自电压源的电压施加至根据数据图样所选取的位线的位线钳位晶体管。所述方法包含产生用于位线钳位晶体管的位线控制信号以响应于来自电压源的电压而调节至位线的电流流量。所述方法亦包含响应于根据数据图样所选取的位线的感测负载而调节位线控制信号。位线钳位晶体管可包括如上文所论述的钳位晶体管。位线的电流流量可基于对应位线的电压与位线控制信号的电压之间的差进行调节。

上述的位线控制信号可具有根据具有可调斜率的斜波函数所产生的电压，其中可调斜率将响应于基于感测负载的反馈信号进行调整。在一实施例中，位线控制信号的电压是透过产生作为可调电容器电容量的函数的电压斜波，以及响应于基于感测负载的反馈信号来调整可调电容器而产生。亦可使用其他积分器电路，以主动地控制位线控制电压的电压。

上述的负载可透过感测来自电压源所供应电流的电流值来感测。反馈电路可感测在第一间隔期间的电流的电流值，其指示充电中的位线集合的负载。反馈电路可响应于感测电流而调整在第二间隔期间的位线控制信号的电压的斜率。

描述用于BLC电压的「主动式」驱动器，其限制电流的波动，并通过以一改变速率增加BLC电压来防止高峰值电流电平，所述改变速率足够慢以使得所有选取位线可在不超过特定峰值电流电平且在编程操作的时序约束内充电。此状况在钳位晶体管的栅极至源极电压可在广泛范围状况下随位线电压增大而维持固定或实质上固定时出现，该状况为如BLC信号与充电中的位线的电压之间的差、晶体管的工艺角以及充电中的位线的数目的此等事物的函数。

在所说明实施例中，钳位晶体管的栅极至源极电压的控制是根据使用用以驱动运算放大器的线性电压斜波产生器所实施的斜波函数来实现。运算放大器根据斜波函数主动地产生具有受控斜率的BLC电压(非被动)。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1为存储器系统的方块图，所述存储器系统包含如本文中所描述的具有位线电流控制技术的存储器装置。

图2为现有技术中已知的具有页面缓冲器及位线钳位晶体管的存储器的简图。

图3为表示耦接至全局位线的页面缓冲器的部分(诸如图3的现有技术系统中可部署)的示意图。

图4为包含如本文中所描述的电流控制技术的具有页面缓冲器及位线钳位晶体管的存储器的简图。

图5A至图5D为出于描述本文中所描述的电流控制技术的操作的目的而引用的曲线图。

图6A至图6C为出于描述如本文中所描述的电流控制技术的操作的目的而引用的额外曲线图。

图7A至图7B一起包括包含电流控制技术的更详细实施例的存储器装置的示意图。

图8为可用以产生图7B的电流I_DET的电路的简化示意图。

图9为出于描述图7A至图7B的电路的操作的目的而引用的时序图。

图10为用于操作如本文中所描述的在位线具有受控充电电流的存储器的方法的流程图。

【符号说明】

1：存储器装置

2：主机

5：数据线

10：电路

20：区块/电压供应

30：地址线

40：列译码器

45：字线

50：组译码器

55：组选择线

60、350：存储器阵列

65：位线

70：行译码器

75：第一数据线

80：页面缓冲器电路

81：位线钳位晶体管

82：位线充电控制电路

85：第二数据线

90：快取电路

91：输入/输出电路

93：数据路径线

100、201、340：页面缓冲器

101、120、GBL、200、351：全局位线

102、202、214、303、304、305、306、307：电容器

103、121、203、342：位线钳位晶体管

104：位锁存电路

105、106、107、140、205、207、221、323、324、330、360、380：线

108、372、373：电阻器

122：BLC线

123、315、386：节点

125、130：电压源

126、127、131、132、322：晶体管

135：传输晶体管

137、138：反相器

204：位锁存电路

210：控制电路

213、321、410、411、412、413：电流源

215、300、370：运算放大器

220：反馈电路

250：前缘

251、255、260、282、283、284、285：迹线

270、280：电压斜波

281：小步阶

301：固定电流源

302：可调电容器

310、311、312、313、400、401、402、403：选择晶体管

320、383：比较器

325：n通道晶体管

326：p通道传输栅

341：位锁存电路

352、C_BL、CA：电容量

371：p通道晶体管/电流镜晶体管

381：电流镜晶体管

382：可调电流源

384：缓存器

510：最小斜率

511：斜率

512、516：间隔

515：固定电平

500、501、502、503、504、505、506：时间

520：快速斜率

521、522、523：中间斜率

524：缓慢斜率

530：速率

540、550：转态

BLPRECHG：位线预充电信号

BLDISCHG：位线放电信号

deti(0)、deti(1)、deti(2)、deti(3)、deti(i)：时序信号

DL：数据位

DLB：反数据位

FB₁、FB₃、FB₃、FB₄、FB_i：反馈信号

ID₀、ID₁、ID₂、ID₃：固定电流

I_LDO、I_S、I_DET、I_MOS：电流

LINEAR_GEN：致能信号

MAX-I_LDO：最大电平

PBEN：页面缓冲器致能信号

P_END：编程结束控制信号

VBG：带隙电压

V_BL：位线电压

VDDI：电压源/预充电电压/参考电压

V_GS：栅极至源极电压

VP4、BLC：位线控制信号

VSS：参考电压

V_LIN、V_CM、V_DET、V_BLC：电压

具体实施方式

参看图1至图10来提供实施例的详细描述。

图1为存储器系统(memory system)的简图，所述存储器系统包含实施在集成电路(integrated circuit)上的闪存装置(flash memory device)1以及经组态用于页面编程操作的主机(host)2，包含具有如本文中所描述的位线充电控制电路的用于页面编程的逻辑。在各种实施例中，存储器装置1可具有单阶记忆单元(single-level cell，SLC)，或每个单元(cell)存储超过一个位的多阶记忆单元(例如，MLC、TLC或XLC)。存储器装置可实施在单一集成电路芯片上、多芯片模块上或适用特定需要而组态的多个芯片上。

存储器阵列60可为使用二维或三维阵列技术实施的NAND闪存。

列译码器(row decoder)40耦接至沿着列配置在存储器阵列60中的多个字线(word line)45。组译码器50(bank decoder)耦接至多个组选择线55(诸如SSL线及GSL线)。行译码器(column decoder)70耦接至沿着行配置在存储器阵列60中的多个位线(bitline)65，以读取来自存储器阵列60的数据以及将数据写入至存储器阵列60。在此实施例中，列举包含地址线30以及数据线5的总线(bus)。地址在地址线30上供应至实施命令译码器(command decoder)及控制器模块(controller module)的电路10、供应至行译码器70、供应至组译码器50以及供应至列译码器40。在其他实施例中，可使用输入/输出端口，其中地址及数据可在地址/数据总线中的共享在线提供。亦可部署串行接口。

页面缓冲器电路(page buffer circuit)80耦接至行译码器70(在此实施例中，经由第一数据线75)。针对以单元区块配置而用于页面编程的多个存储器单元，页面缓冲器电路80可存储多个页面以用于多阶编程。页面缓冲器电路80包含以电流连通方式与阵列60中的位线耦接的位线钳位晶体管81。

页面缓冲器电路80可包括用于响应于页面缓冲器电路80中的数据图样(datapattern)以及用以设定待施加的编程算法的控制信号而选择性地施加编程电压以及抑制电压(inhibit voltage)至存储器中的位线的电路。如本文中所描述，位线充电控制电路(bit line charging control circuit)82可控制位线钳位晶体管81，以调节位线充电期间所产生的电流。位线充电控制电路82可响应于根据数据图样所选取的用于充电位线的负载而调节位线的电流。

存储器阵列的位线可包括全局位线(global bit line，GBL)以及区域位线(localbit line)。全局位线通常包括在较高图案化层中的导体，该导体横贯阵列中的存储器单元的多个区块，且经由区块选择晶体管或组选择晶体管而连接至区块中的区域位线。区域位线连接至存储器单元以用于至及来自全局位线的电流流动，全局位线又连接至感测电路以及页面缓冲器。

在读取操作中，来自页面缓冲器电路80的感测数据将经由第二数据线85供应至快取电路(cache circuit)90，快取电路90又经由数据路径线93耦接至输入/输出电路(input/output circuit)91。并且，在此实施例中，输入数据在线93上施加至快取电路90，并在线85上施加至页面缓冲器电路80，以用于支持如本文中所描述的多阶编程操作。

输入/输出电路91为数据提供与在存储器装置1外部的目的地的通信路径。输入/输出数据经由数据线5而在以下各者之间移动：输入/输出电路91、控制电路10以及存储器装置1上的输入/输出端口或是在存储器装置1内部或外部的其他数据源(诸如通用处理器或专用应用电路)，或提供由存储器阵列60所支持的系统单芯片功能性的模块的组合。

在图1中所示的实施例中，控制电路10包含实施偏压配置状态机(biasarrangement state machine)的控制模块，所述偏压配置状态机用于一组可选择的编程操作以及读取操作，并控制经由区块20中的电压供应器所产生或提供的供电电压(诸如读取、擦除、验证以及编程电压，包含预充电电压)的施加。

控制电路10视需要耦接至快取电路90以及存储器阵列60，以及集成电路的其他元件。

如此项技术中已知的，电路10可包含使用包含状态机的专用逻辑电路而实现的模块。在替代实施例中，电路10可包含使用通用处理器而实现的模块，且该模块可实施在同一集成电路上，并执行计算机程序以控制存储器装置1的操作。在另外其他实施例中，专用逻辑电路与通用处理器的组合可用于实现电路10中的模块。

闪存阵列60可包括浮动栅极存储器单元或介电质电荷收集存储器单元，所述存储器单元经组态以通过建立对应于所存储的电荷量的多个程序电平而每个单元存储多个位，此又建立存储器单元临界电压VT。所述技术可与每单元单一位闪存以及其他每单元多个位及每单元单一位的存储器技术一起使用。在其他实施例中，存储器单元可包括可编程电阻存储器单元、相变存储器单元以及其他类型的非易失性及易失性存储器单元技术。

在所说明实施例中，主机2耦接至存储器装置1上的地址线30以及数据线5，以及未绘示出的其他控制端子(诸如芯片选择端子等)，且可提供命令或指令至存储器装置1。在一些实施例中，主机2可使用串行总线技术、使用共享地址及数据线耦接至存储器装置。主机2可包括通用处理器、专用处理器、经组态为存储器控制器的处理器，或使用存储器装置1的其他处理器。主机2的全部或部分可与存储器实施在同一集成电路上。

主机2可包含文件系统或多个文件系统，其基于来自应用程序的请求而存储、提取以及更新存储在存储器中的数据。一般而言，主机2可包含执行存储器管理功能及可产生关于存储在存储器中的数据的状态信息(包含作为此等功能的结果而标记数据无效的信息)的其他功能的程序。此等功能可包含(例如)损耗均衡、不良区块恢复、功率损失恢复、废料收集、错误校正等。主机2可包含应用程序、文件系统、快闪转译层程序及其他元件，其可产生关于存储在存储器中的数据的状态信息(包含作为此等功能的结果而标记数据无效的信息)。

在高密度存储器中，一页面可包括数百或数千个位，且一页面缓冲器可并联连接至对应的数百或数千条位线。举例而言，在编程操作的期间，选取位线的一个集合进行偏压以编程特定数据图样，且选取位线的不同集合进行偏压以抑制根据特定数据图样的编程。举例而言，为了抑制某些编程操作中的编程，将对应位线预充电至特定正电压。此预充电操作(pre-charge operation)以及其他位线充电操作可能需要相当大的电流且消耗大量时间以用于编程操作。预充电操作所需的电流的量以及时间的量取决于位线的负载。如上所述，负载取决于为抑制预充电所选取的位线的数目以及为抑制预充电所选取的位线的图案两者。因此，此负载在具有大的页面大小的系统中可广泛地变化。本文中所描述的技术控制充电期间所消耗的电流。此外，本文中所描述的技术减少完成充电循环所需的时间间隔的平均长度。

在本文所述的实施例中，位线充电控制电路82可根据具有受控斜率的线性斜波函数(1inear ramp function)，针对施加至位线钳位装置81的位线钳位BLC信号，产生逐渐增大的电压或以其他方式逐渐增大的电压，例如步阶式(stepped)。由于BLC信号，位线电压将亦随逐渐增大的BLC信号而增大，并具有在大小上取决于由BLC信号线与位线之间的电压降的差，在本文所述的实施例中，该大小上的差等于位线钳位晶体管的栅极至源极电压V_GS。

此外，在本文所述的实施例中，可增加反馈控制。如下所述，针对可随位线的数目以及数据图样而变化的特定循环，传递至位线的电流可使用侦测位线负载的反馈，或是诸如通过感测初始阶段中的电流大小(亦即，电流值)而受到进一步控制。反馈可通过控制BLC信号的形状(诸如改变速率)来进一步管理峰值电流(peak current)电平，且针对每一充电循环实现优化电流电平。

图2为现有技术页面缓冲器组态的简图，其展示在充电操作期间的峰值电流如何受控制。在所述附图中，页面缓冲器100通过线105耦接至电压源VDDI。页面缓冲器100亦耦接至存储器阵列的全局位线101。全局位线通过具有电容量C_BL的对应电容器102来表示。如上文所提及，给定充电事件中的负载(其为电容量C_BL、充电中的位线的数目以及其他因子的函数)可跨阵列改变且具有不同数据图样。针对耦接至页面缓冲器100的多个全局位线101中的每一位线，页面缓冲器100包含位锁存电路104。参看图3描述位锁存电路的实施例。页面缓冲器100亦包含耦接在位锁存电路104与对应位线之间的位线钳位晶体管103。位线钳位晶体管103通常为位线钳位晶体管，其具有与通过位锁存电路所选取的电压源电流连通的第一端子、与位线电流连通的第二端子以及耦接至线107上的位线控制信号BLC的栅极。只要BLC大于临界电压(其大于充电中的位线的电压)，位线钳位晶体管将电流传递至对应位线。随着位线的电压接近此电平，位线钳位晶体管减小电流流量，接着截止。线105上的电流I_LDO为施加至页面缓冲器100中通过数据图样选取的位线的电流的总和。

充电操作中的峰值电流在此现有技术电路中通过在线106上的位线控制信号VP4与钳位晶体管(例如103)的栅极的间置放电阻器108进行限制，此防止栅极上的栅极端子的快速转变。电压VP4被设定在可将预充电电压VDDI完全传递至位线的电平。然而，此技术必须设计成具有裕度，以涵盖在最不可能的数据图样中所碰到的负载，且必须考虑位线钳位晶体管及电阻器的工艺角变化。

图3说明可用于图2的元件104的位锁存电路的结构，其经简化以展示可用于响应于数据图样而将位线驱动至正电压或接地的元件。出于此描述的目的，术语「充电」指将位线驱动至更高电压以及将位线驱动至较低电压两者，在一些实施例中较低电压包含接地及负电压。有时，将位线驱动至接地的功能被称为放电。位锁存电路的其他元件(未绘示)可被认为示意性地连接至线140，且可包含感测电路、时序电路以及偏压电路，该电路根据所利用的特定存储器技术进行组态且支持其他类型的读取及写入操作。

页面缓冲器中的位锁存电路连接至全局位线120。在位锁存电路中，位线钳位晶体管121具有连接至全局位线120的第一端子以及连接至节点123的第二端子。位线钳位晶体管121使其栅极连接至BLC线122。包含晶体管126及127的电路经提供以用于将节点123连接至电压源125，在此实施例中，所述电压源施加参考电压VDDI。包含晶体管131及132的电路经提供以将节点123连接至电压源130，在此实施例中，所述电压源施加参考电压VSS。传输晶体管135连接在节点123与锁存器之间，所述锁存器包括交叉耦接而形成锁存器的反相器137及反相器138。线140在此示意图中亦连接至锁存器与传输晶体管135之间的节点。

锁存器(反相器137、138)存储数据位DL以及反数据位DLB。此数据DL表示全局位线120上待编程至存储器单元的数据。此数据DL可自高速缓存或自存储器技术中已知的另一数据源加载至锁存器(反相器137、138)中。因此，待编程的数据图样是由页面缓冲器100中的位锁存器中的锁存器的内容表示。

传输晶体管135受控于页面缓冲器致能信号PBEN，其控制节点123至线140以及锁存器(反相器137、138)的连接及断开。

晶体管126在此实施例中为p通道晶体管，且具有连接至其栅极的反数据位DLB。晶体管127置放在晶体管126与节点123之间。晶体管127为n通道晶体管，其栅极连接至位线预充电信号BLPRECHG。晶体管131在此实施例中为n通道晶体管，且具有连接至其栅极的反数据位DLB。晶体管132置放在晶体管131与节点123之间。晶体管132为n通道晶体管，其栅极连接至位线放电信号BLDISCHG。位线预充电信号BLPRECHG以及位线放电信号BLDISCHG为用以判定对位线进行预先电及放电的时序的逻辑时序信号。

在操作上，若锁存器存储等于零的值DL，则对应位线被选取以用于编程。若锁存器存储等于1的值DL，则对应位线被选取以用于抑制编程。在预充电间隔(例如，未选取位线被预充电至电平VDDI的编程操作)的期间，BLPRECHG信号经确立。若锁存器(反相器137、138)中的数据位DL为高电平(1)，从而指示位线经选取用于抑制，则反数据位DLB为低电平，从而导通晶体管126并将电压源125连接至节点123。此时，位线控制信号BLC经确立，从而将电压VDDI传递至全局位线120。替代地，在放电间隔的期间，选取位线加压至VSS。在此状况下，信号DL为低电平(0)且反DLB为高电平。此时，当时序信号BLDISCHG经确立时，晶体管131的栅极上的DLB将节点123连接至VSS。

在针对多电平编程设计的页面缓冲器中，可存在用于为了编程及抑制而应用的操作序列中的多个位锁存器，以及未图示的多种时序及偏压电路。

图4为具有页面缓冲器的存储器阵列(其具有用于响应于为充电所选取的位线集合的感测负载而控制充电电流的电路)的示意图。在图4中，说明了耦接至页面缓冲器201的多个全局位线200，所述页面缓冲器包含多个位锁存电路(例如204)。如上文所论述，全局位线中的每一者具有由电容器符号(例如202)表示的电容量C_BL，且耦接至页面缓冲器201中的一对应位线钳位晶体管203。电压源将线205上的参考电压VDDI施加至页面缓冲器201中的位锁存电路(例如204)。

位线控制信号BLC在此实施例中是通过与反馈电路220组合的控制电路210产生。反馈电路220感测为了充电所选取的位线的负载(诸如通过感测电流I_LD0的大小(亦即电流值))，且响应于所感测到的负载而产生线221上的反馈信号。控制电路210包含电压斜波产生器。示意性地，斜波产生器包括耦接至电容器214的电流源213。电流源可将固定电流施加至电容器214，以使得电容器上的电压使电流整合并产生随时间线性增加的电压。电容器耦接至组态为单位增益的运算放大器215的输入端，在此实施例中，运算放大器的输出为线207上的BLC信号，线207连接至页面缓冲器201中的多个位线钳位晶体管(例如晶体管203)的栅极。线221上来自反馈电路220的反馈信号可例如用以控制电压斜波的斜率，以便调节线205上的电压源与位线200之间的电流流量。

在优选实施例中，BLC信号是受到控制的，以使得在前缘250之后，自电压源至位线的电流I_LDO在充电间隔期间实质上是固定的，如图5A中的迹线251所说明。如图5B中所示，通过固定电流充电所选取的位线的电压，如迹线255所说明，以相对的固定斜率增加，该斜率具有作为位线的电容量以及电流的大小(亦即电流值)的函数的值。然而，输送至个别位线的电流大小可通过耦接至位线的位线钳位晶体管的栅极至源极电压V_GS(BC的V_GS)进行调节。如图5C中所说明，通过在充电间隔期间维持V_GS固定(迹线260)，通过位线钳位晶体管至位线的电流流量亦应实质上固定。BLC信号的改变速率可受控制，以使得位线钳位晶体管的载流量不被超过，即使是针对缓慢工艺角(slow process comer)的晶体管，且因此位线的电压的改变速率是均匀的，从而维持约一个临界电压裕度(threshold voltage margin)的恒定V_GS。由于以此方式来控制BLC信号，因此施加至为充电操作所选取的所有位线的电流的总和同样保持实质上固定。由于此原理，经施加以维持充电操作所选取的位线的固定充电电流的BLC信号的电压，可采取如图5D中所示的电压斜波270的形式。BLC电压可根据斜波函数而受到主动控制，以使得BLC电压的增加速率与在所选取的位线的BL电压的增大速率相关(在特定峰值电流电平限制下)。此防止电流尖波(current spike)，所述电流尖波可由于位线钳位晶体管上的栅极至源极电压的快速增大而出现。

图6A至图6C为表明位线的电流如何可无关于制造变异(亦即，工艺角)的附图，所述制造变异可影响位线钳位晶体管的载流量。图6A展示关于BLC信号的电压V_BLC的电压斜波280，其包括多个小步阶(例如281)，所述步阶可为具有受控斜率的斜波函数的函数。考虑图6A的步阶式电压斜波280，图6B列举展示位线电压V_BL行为的方式的迹线282。亦即，针对BLC信号中的每一步阶(例如281)，位线电压V_BL将朝向作为小于步阶的大小一个临界电压的电平增大。图6C展示在图6A的情境下通过个别位线钳位晶体管的电流I_MOS。对于一给定晶体管的电流I_MOS是相关于制造工艺角以及晶体管跨阵列的其他变异。因此，图6C展示快速位线钳位晶体管的第一迹线283以及缓慢位线钳位晶体管的第二迹线284。在BLC信号的每一步阶(例如281)中，快速晶体管将快速上升至峰值电流(第一迹线283)以对其对应位线充电，并位线电压接近BLC信号的电平时下降至零电流。此外，在BLC信号的每一步阶(例如281)中，缓慢晶体管将更缓慢地上升至低于快速晶体管的峰值电流的峰值电流(第二迹线284)，并接着位线电压接近BLC信号的电平时下降至零电流。用于BLC信号的电压的斜波函数的斜率可经设定以确保针对每一步阶，缓慢工艺角装置能够输送足够电荷从而以相同斜率拉起位线电压，因而位线的电流因此可很大程度上不受MOS装置的制成变异的影响。这样可形成如迹线285所表示的实质上恒定(亦即固定)的电流。因此，如本文所述的技术可实质上无关于装置的制造中的工艺变异而操作。BLC电压中的平滑斜波可具有对于工艺角变异实质上固定电流的相同结果。

图7A以及图7B提供可针对数据图样效应进行调整且维持实质上固定的充电电流的电路的更详细示意图。此外，电路可以补偿电路的实施中的工艺变异的方式而操作。

图7A展示用以产生线330上的BLC信号的控制电路，其可受控于反馈信号FB₁至FB₄。控制电路在此实施例中包括组态为单位增益配置的运算放大器300，其根据由积分器电路所定义的斜波函数主动地控制BLC信号的电压。积分器电路包含传送电流至节点315的固定电流源301，以及连接在节点315与接地之间的可调电容器302。节点315承载电压V_LIN，其随时间线性地增加、具有以来自电流源301的电流以及可调电容器302的电容量为函数的斜率。可调电容器302在此实施例中包括电容器303至307的阵列。在此实施例中，电容器303至307中的每一者具有电容量CA。在其他实施例中，电容器可具有变动电容量以适合用于调整可调电容器的电容值的特定技术。在电容器阵列中，电容器303连接在接地与节点315之间，且提供最小电容量。电容器304至307经由各别的选择晶体管310至313连接至节点315。晶体管310至313的栅极连接至反馈信号，在此实施例中，反馈信号包括四个位信号FB₁、FB₂、FB₃以及FB₄。在操作上，电压斜波电压V_LIN的斜率是取决于来自电流源301的电流I_S的大小且电容量的总和是通过反馈信号FB₁、FB₂、FB₃以及FB₄选取。在此实施例中，可调电容器302因此是以数字方式受控于数字反馈信号。在替代实施例中，可使用诸如变容器(varactor)的模拟可调电容器。此外，其他类型的电压斜波电路或其他类型的控制电路可响应于关于所选取位线的负载的反馈，而以控制使用在充电位线中的电流的方式产生BLC信号。

图7A亦展示用以在电压V_LIN达到比VDDI高约一个临界电压的电平时，产生编程结束控制信号P_END的电路。所述电路包含比较器320，其具有耦接至节点315以通过线323接收电压V_LIN的正输入端，以及耦接至晶体管322的漏极的第二输入端。电流源321耦接至晶体管322的漏极。此外，晶体管322的源极耦接至参考电压VDDI。当V_LIN达到晶体管322的漏极上的电压的电平时，比较器320确立线324上的逻辑1P_END。这发出BLC电压斜波的结束的信号。信号P_END在一些实施例中可用以禁能斜波产生器电路以及控制电容器阵列的放电从而重设电压斜波产生器。示意性地，图7A展示在运算放大器300的输出端与线330之间的p通道传输栅(p-channel pass gate)326。此外，图7A展示耦接在线330与供应电压VP4之间的n通道晶体管325，所述供应电压具有高于VDDI至少一个临界值的电平，其足以确保可经由位线钳位晶体管将全电压VDDI维持在位线。因此，当P_END信号在此实施例中经确立时，电压斜波产生器的输出是与线330断开，且电压VP4被连接至线330。

图7B列举具有页面缓冲器340的存储器阵列350，所述页面缓冲器具有电压源以及用以产生回传至图7A的可调电容器302的反馈信号FB_i的反馈电路。存储器阵列包含各自具有电容量(例如，352)的多个全局位线351。页面缓冲器包含用于每一全局位线的位线钳位晶体管342以及位锁存电路341。BLC信号是从图7A的电路施加在线330上。

展示了产生参考电压VDDI的电压源。在此实施例中，所述电压源包括运算放大器370，具有施加至一个输入端的带隙电压VBG。所述运算放大器的输出供应至p通道晶体管371，该p通道晶体管具有耦接至供电电位的源极端子、耦接至电阻分压器的漏极，所述电阻分压器包括串联连接至接地的电阻器372及373。电阻器372与373之间的节点耦接至运算放大器370的第二输入端。在晶体管371的漏极端子的电压在此配置中被维持在固定电平VDDI，并施加在线360上至页面缓冲器340。

根据数据图样为充电操作所选取的全局位线的负载的大小将使用电流传感器来感测。电流传感器包含电流镜晶体管381，其栅极通过线380连接至电压源中的电流镜晶体管371的补充的栅极。电压V_CM根据晶体管的尺寸比使得传输晶体管381的电流的大小追踪传输晶体管371的电流的大小。在一个实施例中，晶体管381具有为晶体管371的大小1/1000的大小，且因此传导约为电流I_LDO的1/1000。举例而言，若电流I_LDO为50mA，则晶体管381中的电流可为约50μA。

电流镜晶体管381将电流供应至节点386，所述节点亦耦接至产生电流I_DET的可调电流源382。节点386上的电压V_DET具有一电平，且所述电平为电流镜晶体管381所输出的电流与可调电流源382的电流之间的差的函数。电压V_DET施加至比较器383的第一输入端。参考电压VDDI在此实施例中施加至比较器383的第二输入端。比较器的输出施加至缓存器384，数字反馈信号FB_i存储在所述缓存器中。在操作上，可调电流源382可被扫描在比较器383的比较结果的多个阶段中，该结果在每一阶段中锁存在缓存器384中。因此，四位反馈信号在此实施例中在充电循环(charging cycle)开始时可具有值0000。可调电流源382可设定至第一值，且比较器的输出可被感测且存储在第一位位置FB₁中。此操作可重复额外三次，以获得三个其他位位置FB₂、FB₃、FB₄。视电流I_LDO的大小而定，四位反馈信号可具有值0000、0001、0011、0111以及1111。将参看具有时序信号deti(i)的变化的图8来解释可调电流源382的此等扫描，时序信号在图9的时序图中表示为十六进制数字0、1、3、7以及F。

由于电压电平VDDI维持恒定，因此电流I_LDO将作为负载的函数改变。如上所述，负载是通过存储在页面缓冲器中的数据图样，以及针对充电操作所选取的个别位线的电容判定。

图8说明可与图7B的电路一起使用的可调电流源382的实施例。在此实施例中，提供电流源410至413的阵列，所述电流源中的每一者提供固定电流ID₀、ID₁、ID₂、ID₃。电流源410至413的阵列经由对应选择晶体管400至403耦接至承载I_DET电流的节点386。时序信号deti(0)、deti(1)、deti(2)以及deti(3)被施加至各别选择晶体管400至403的栅极，且序列被用以控制I_DET电流的大小。当然，其他可控电流源技术可应用于电路的其他实施中。

图9为展示针对使用诸如图7A、图7B以及图8中所示的电路的位线充电操作的在充电循环的期间出现的各种信号的时序图。该时序图展示充电循环中的时间点500、501、502、503、504、505、506的序列。BLPRECHG信号对应于图3中所示的位锁存器示意图中的相同名称的信号。该信号控制电压源至位线钳位晶体管的连接的时序。BLC信号为如上文所论述的施加至位线钳位晶体管的栅极的控制信号。「抑制」BL为充电中的位线的电压。I_LDO展示在本文中所描述的电流控制电路的操作期间可碰到的多种电流电平。deti[3：0]信号被用以控制如图8的实施例中所示的可调电流源。LINEAR_GEN致能信号导通电压斜波产生器。所述信号可由图7A中所描述的P_END信号终止。

充电循环的第一间隔出现在时间500与时间501之间。在时间500，LINEAR_GEN致能信号经确立，从而导通BLC电压斜波产生器。亦在时间500，BLCPRECHG信号经确立，从而将电压源VDDI连接至位位线钳位晶体管的栅极的BLC线。BLC电压斜波产生器中的可调电容器302经设定至包含所有五个电容器303至307的最大值，从而导致最慢斜波(最小斜率)。此最小斜率510经设计以使得电流I_LDO达到最大电平(MAX-I_LDO)，其针对当最大负载出现在选取位线集合中时的实施所指定。因此，在通过导通控制信号而导致前缘升高之后，BLC电平随斜率510增大。随着BLC电平随斜率510增大，充电中的位线的电压随斜率511增大。BLC信号与位线的电压之间的差在此第一间隔的期间维持相对恒定，以使得电流I_LDO在间隔512期间达到固定值。电流I_LDO在间隔512期间所达到的电平为充电循环所选取的位线的负载的函数，根据存储在页面缓冲器中的数据图样。在此间隔的期间，deti[3：0]信号在序列0000、0001、0011、0111以及1111中经确立，该序列在时序图中表示为十六进制的0、1、3、7以及F。因此，I_DET具有步阶式波形，以使得最大值I_LDO/n的20％(其中「n」为电流镜的分流因子(诸如，在一些实施例中，1000)被施加在第一阶段，40％被施加在第二阶段，60％被施加在第三阶段，且80％被施加在第四阶段。当电压等于VDDI时，则通过电流镜晶体管381的电流等于最大电流Max-I_LDO/n。当电压V_DET小于VDDI时，则通过电流镜晶体管381的电流倾向于为大于最大值MAX-I_LDO/n的电流。当电压V_DET大于VDDI时，则通过电流镜晶体管381的电流倾向于为小于最大值MAX-I_LDO/n的电流。

在四个阶段1、3、7以及F中的每一阶段的期间，电流感测电路中的比较器的输出被锁存在图7B的缓存器384中，从而在第一间隔在时间501结束时形成如上文所述的信号FB_i。因此，在每一侦测阶段中，将V_DET与VDDI进行比较，且记录V_DET小于VDDI的阶段。可使用该值作为反馈。在此实施例中，存在通过以下条件指示的五个可能反馈值：

(1)在阶段1中，若V_DET小于VDDI，则意味I_LDO小于MAX-I_LDO的20％，且将反馈信号FB_i设定至0000，从而断开所有四个可选择电容器，以使得斜率以倍数五增大。

(2)在阶段2中，若V_DET小于VDDI，则意味I_LDO在MAX-I_LDO的20％与40％之间，且将反馈信号FB_i设定至0001，从而断开可选择电容器中的三个，以使得斜率以倍数2.5增大。

(3)在阶段3中，若V_DET小于VDDI，则意味I_LDO在MAX-I_LDO的40％与60％之间，且将反馈信号FB_i设定至0011，从而断开可选择电容器中的两个，以使得斜率以倍数1.66增大。

(4)在阶段4中，若V_DET小于VDDI，则意味I_LDO在MAX-I_LDo的60％与80％之间，且将反馈信号FB_i设定至0111，从而断开可选择电容器中的一个，以使得斜率以倍数1.25增大。

(5)在阶段5中，若V_DET始终大于VDDI，则意味I_LDO在MAX-I_LDO的80％与100％之间，且将反馈信号FB_i设定至1111，从而导通所有可选择电容器，以使得斜率维持在与第一间隔的电平相同的电平。

当然，可实施使用更多阶段、更少阶段的其他感测图样、模拟斜波以及其他方法，以适合特定设计。

充电循环的第二间隔出现在时间501与时间506之间。在时间501，使用反馈信号FB_i来设定电压斜波产生器中的可调电容器。

结果，BLC信号在第二间隔中随着取决于信号FB_i的电平的斜率而增加。若反馈信号为0000且指示低负载，则BLC信号将具有快速斜率520。若反馈信号为0001且指示第一中间负载，则BLC信号将具有中间斜率521。若反馈信号为0011且指示第二中间负载，则BLC信号将具有第二中间斜率522。若反馈信号为0111且指示第三中间负载，则BLC信号将具有第三中间斜率523。若反馈信号为1111且指示大负载，则BLC信号将具有第四缓慢斜率524。

视位线的充电速率而定，BLC信号在不同时间达到VDDI+VT。在此实施例中，对于所对应的斜率实例520至524，BLC信号在时间502、503、504、505或506达到此电平。在此阶段，根据图7A的电路，BLC信号将被拉至电平VP4。同时，充电中的位线的电压以通过BLC信号判定的速率(530)增大，且在对应时间502至506达到电平VDDI。

电流I_LDO在充电循环的第二间隔的期间达到固定电平515，并维持此电平直至充电中的位线达到电压电平VDDI，此时，电流电平在间隔516中下降。

再者，当BLC信号达到电平VDDI+VT时，PGM_E信号经确立，从而导致LINEAR_GEN致能信号断开(转态540)，且使电压斜波产生器在此充电循环停用。亦在此时，BLPRECHG信号可切换为低电平，从而断开位线与电压源(转态550)。接着，编程操作中的下一个阶段可开始。因为低负载数据图样可更快地预充电，所以对于高密度存储器，编程操作所需的平均时间可减少。再者，此改良将在维持对预充电操作所消耗的峰值电流的控制的同时达成。

如图9中所说明，位线充电电流I_LDO的电流大小是使用本文中所描述的技术进行控制，以使得该电流可实质上恒定，且小于一特定数量(无关于数据图样)，且对因工艺角所致的制造变异不敏感。

图10为用于操作存储器装置的方法的流程图，所述方法可使用上文所述的电路或使用适合于存储器装置的特定实施的其他电路执行。

在此实施例中，开始一编程算法(900)。在编程算法中，为页面缓冲器加载数据图样(901)。算法包含将来自电压源的预充电电压施加至根据页面缓冲器中的数据图样所选取的一组位线中的位线的位线钳位晶体管(902)。算法亦包含产生用于位线钳位晶体管的位线控制信号以响应于预充电电压而调节至位线的电流流量，以及响应于根据数据图样所选取的位线的感测负载而调节位线控制信号。在此实施例中，产生以及调节位线控制信号包含针对充电循环的第一间隔设定位线控制电压斜波(903)。在充电循环的第一间隔的期间，诸如通过感测充电电流的大小(亦即，电流值)来感测选取位线的集合的负载(904)。算法包含在充电循环的第二间隔中响应于所感测到的负载反馈而调整位线钳位电压斜波(905)。算法接着等待位线电压达到目标电平VDDI(906)。当位线电压达到目标电平时，接着预充电间隔结束(907)。

图10为说明由存储器装置中的控制电路执行的逻辑的流程图。所述逻辑可使用通用处理器、通过包含场式可程序集成电路(field programmable integrated circuit)的专用逻辑硬件以及通过专用逻辑硬件与计算机程序的组合来实施。应了解，步骤中的多者可以组合、平行地执行或以不同序列执行，而不会影响所达成功能。在一些状况下，只要亦进行某些其他改变，重新布置步骤将达成相同结果。在其他状况下，只要符合某些条件，重新布置步骤将达成相同结果。此外，本文中的流程图仅展示相关于理解本发明的步骤，且可在所展示彼等步骤之前、之后以及之间执行用于实现其他功能的众多额外步骤。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的改进与修改，故本发明的保护范围当视权利要求所界定者为准。

Claims (11)

1.一种存储器装置，其特征在于，包括：

一存储器阵列；

多个位线，耦接至该存储器阵列；

一电压源，供应一电压；

多个位线钳位晶体管，耦接至该电压源，这些位线钳位晶体管响应于一位线控制信号而调节对应位线的电压；以及

一控制电路，根据具有一受控斜率的一斜波函数控制该位线控制信号的电压。

2.根据权利要求1所述的存储器装置，其特征在于，该控制电路响应于一反馈信号而调整该受控斜率；以及

一反馈电路，耦接至该电压源，并感测由该电压源输出的电流的一电流值，并响应于感测到的该电流值而产生该反馈信号。

3.根据权利要求1所述的存储器装置，其特征在于，这些位线钳位晶体管中的位线钳位晶体管包括个别晶体管，每一所述个别晶体管具有与该电压源电流连通的一第一端子、与所述对应位线电流连通的一第二端子以及连接至该位线控制信号的一栅极，且在一充电循环的期间，该受控斜率将一栅极至位线电压维持在一固定电平。

4.根据权利要求1所述的存储器装置，其特征在于，这些位线钳位晶体管基于所述对应位线的电压与该位线控制信号的电压之间的差来调节至所述对应位线的电流流量。

5.根据权利要求2所述的存储器装置，其特征在于，该控制电路包含一电流源以及连接至该电流源的一可调电容器，该控制电路产生作为该可调电容器一电容量的函数的一电压斜波，且其中该可调电容器响应于该反馈信号而改变该电容量。

6.根据权利要求2所述的存储器装置，其特征在于，该位线控制信号在一充电循环的一第一间隔内具一有第一斜率，且在该充电循环的一第二间隔内具有一第二斜率，其中该第二斜率为该反馈信号的函数。

7.根据权利要求6所述的存储器装置，其特征在于，该反馈电路感测在该第一间隔的期间由该电压源输出的电流的该电流值，并响应于感测到的该电流值而在该第二间隔的期间调整该反馈信号。

8.一种操作存储器装置的方法，其特征在于，该存储器装置具有一页面缓冲器以及透过多个位线钳位晶体管耦接至该页面缓冲器的多个位线，该方法包括：

存储一数据图样至该页面缓冲器中；

施加来自一电压源的一电压至根据该数据图样所选取位线的位线钳位晶体管；

产生用于这些位线钳位晶体管的具有具一受控斜率一电压的一位线控制信号以响应于该电压而调节至这些位线的电流流量。

9.根据权利要求8所述的的方法，其特征在于，包括：

响应于根据该数据图样所选取位线的一感测负载而调整该位线控制信号。

10.根据权利要求9所述的方法，其特征在于，包括透过产生作为一可调电容器电容量函数的一电压斜波来产生该位线控制信号，以及响应于基于该感测负载的一反馈信号来调整该可调电容器。

11.一种存储器装置，其特征在于，包括：

一存储器阵列；

一电压源，供应一电压；

一页面缓冲器，耦接至该存储器阵列；

多个位线，耦接至该存储器阵列以及该页面缓冲器；

多个位线钳位晶体管，耦接至这些位线中的个别位线并耦接至该页面缓冲器，以及一电路，用以将该电压源连接至耦接至响应于存储在该页面缓冲器中的数据图样所选取位线的位在这些位线钳位晶体管中的位线钳位晶体管；

一控制电路，响应于一反馈信号而产生一位线控制信号，并施加该位线控制信号至这些位线钳位晶体管；以及

一反馈电路，耦接至该电压源，并感测耦接至根据该数据图样所选取位线钳位晶体管的位线的一负载，且响应于感测到的该负载而产生该反馈信号。