JP6501325B1 - 半導体記憶装置 - Google Patents

Abstract

【課題】 従来と比べて回路規模を大幅に削減した電圧生成回路を提供することを目的とする。
【解決手段】 本発明の電圧生成回路１８０は、出力ノードＨＶ＿Ｇに昇圧電圧Ｖｃｐを出力するチャージポンプ２００と、出力ノードＨＶ＿Ｇと出力ノードＨＶ＿Ｓとの間に接続された抵抗ＲＶＯＶと、出力ノードＨＶ＿Ｓと基準電位との間に並列に接続された第１および第２の電流経路Ｐ１、Ｐ２とを含む電流源回路とを有する。第１の電流経路Ｐ１は、抵抗ＲＲＥＧと第１のＤＡＣ２２０を含み、第１のＤＡＣは、電圧生成コードＶＳに応じた第１の定電流ＩＡを生成し、第２の電流経路Ｐ２は、第２のＤＡＣ２３０を含み、第２のＤＡＣ２３０は、電圧生成コードＶＳを反転したコードに応じた第２の定電流ＩＢを生成する。これにより、出力ノードＨＶ＿Ｓに、昇圧電圧Ｖｃｐを降下した駆動電圧Ｖｄｖが生成される。
【選択図】 図３

Description

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に昇圧回路を利用した電圧生成回路に関する。

ＮＡＮＤ型やＮＯＲ型フラッシュメモリ等では、データの読出し、プログラム、消去動作時に高電圧を必要とする。通常、フラッシュメモリでは、外部から供給された電源電圧をチャージポンプにより昇圧し、昇圧された電圧を利用してプログラムや消去等を行っている。特許文献１は、昇圧回路のレイアウト面積を小さくするため、チャージポンプを削減し、ワード線デコーダのワード線をイネーブルする信号をセルフブーストする技術を開始している。

特開２００２−１９７８８２号公報

図１（Ａ）に、従来のフラッシュメモリの電圧生成回路を示す。電圧生成回路１０は、Ｖｃｃ等の電圧を昇圧するチャージポンプＣＰと、基準電圧ＶＲＥＦとを比較してチャージポンンプＣＰを制御するコンパレータ１２とを含む。チャージポンプＣＰの出力ノードＨＶ＿ＧとＧＮＤとの間には、複数の抵抗が直列に接続された抵抗ラダーと、イネーブル信号ＥＮにより制御されるトランジスタとが直列に形成される。抵抗ラダーのノードＮ１の電圧と基準電圧ＶＲＥＦとがコンパレータ１２に入力され、コンパレータ１２は、両者の比較結果に応じてチャージポンプＣＰをイネーブルまたはディスエーブルする。抵抗ラダーには、複数のレベルシフタＤＬＶＳが接続され、レベルシフタＤＬＶＳのスイッチング回路により抵抗ラダーの抵抗が可変され、例えば、抵抗ラダーの抵抗が大きくなれば、抵抗ラダーを流れる電流が小さくなり、反対に、抵抗ラダーの抵抗が小さくなれば、抵抗ラダーを流れる電流が大きくなる。

電圧生成回路１０はさらに、出力ノードＨＶ＿Ｓから駆動電圧Ｖｄｖを生成するため、もう１組のコンパレータ１４と抵抗ラダーとを備えている。この抵抗ラダーには、上記の抵抗ラダーと同様に構成され、かつレベルシフタＤＬＶＳが接続される。出力ノードＨＶ＿Ｇと出力ノードＨＶ＿Ｓとの間には、ダイオードおよびトランジスタＱ１が直列に接続され、トランジスタＱ１と抵抗ラダーとの間に出力ノードＨＶ＿Ｓが接続される。コンパレータ１４の反転入力には、基準電圧ＶＲＥＦが供給され、非反転入力には、抵抗ラダーのノードＮ２の電圧が供給される。ノードＮ２の電圧が基準電圧ＶＲＥＦよりも高くなると、トランジスタＱ２がオンし、トランジスタＱ１がオフし、反対に、ノードＮ２の電圧が基準電圧ＶＲＥＦよりも低くなると、トランジスタＱ２がオフし、トランジスタＱ１がオンする。

プログラム動作時のＩＳＰＰ(Incremental Step Pulse Program)によるステップ電圧、ＩＳＰＥ(Incremental Step Pulse Erase)によるステップ電圧を生成するため、レベルシフタＤＶＬＳのスイッチング回路を介して抵抗ラダーの抵抗が可変され、これにより、出力ノードＨＶ＿Ｓには、所望の駆動電圧Ｖｄｖが生成される。

電圧生成回路１０の出力ノードＨＶ＿Ｇ、ＨＶ＿Ｓは、図１（Ｂ）に示すように、高耐圧のＭＯＳトランジスタＱ３に接続される。すなわち、出力ノードＨＶ＿ＳがトランジスタＱ３のソースまたはドレインに接続され、出力ノードＨＶ＿ＧがトランジスタＱ３のゲートに接続され、駆動電圧Ｖｄｖが、プログラム電圧または消去電圧としてワード線やＰウエルに供給される。ここで、トランジスタＱ３は、基板バイアス効果によってしきい値が上昇するため、ゲート電圧（昇圧電圧Ｖｃｐ）は、基板バイアス効果を考慮した分だけ駆動電圧Ｖｄｖより高い電圧に設定される必要がある。

このような従来の電圧生成回路１０には、次のような課題がある。電圧生成回路１０は、高耐圧用トランジスタ（トランジスタＱ１、Ｑ２、レベルシフタを構成するトランジスタ）を多数使用し、また高電圧を緩和するための緩和用素子（抵抗やゲートが接地されたデプリーショントランジスタ等）を用いるため、回路規模が大きくなってしまう。また、ＩＳＰＰやＩＳＰＥを用いるため、ステップ電圧を細かく設定する必要があり、現状の回路は、レベルシフトを多数用意しなければならず、これも回路規模が大きくなる要因の１つである。

さらに、駆動電圧Ｖｄｖの生成は、トランジスタＱ３の基板バイアス効果を考慮しなければならないが、現状の回路では、高電圧のプログラム電圧や消去電圧と同時に基板バイアス効果を考慮した駆動電圧を生成することは難しく、昇圧電圧Ｖｃｐの大きさにかかわらず、昇圧電圧Ｖｃｐと駆動電圧Ｖｄｖの差は一定である。そのため、プログラム電圧や消去電圧が低い領域では、不必要に差電圧が大きくなってしまい、消費電力の増大の一因になる。

本発明は、このような従来の課題を解決するものであり、従来と比べて回路規模を大幅に削減した電圧生成回路を提供することを目的とする。
さらに本発明は、レベルシフタを用いることなく所望の駆動電圧を生成することができる電圧生成回路を提供することを目的とする。
さらに本発明は、基板バイアス効果を考慮した駆動電圧を生成することができる電圧生成回路を提供することを目的とする。
さらに本発明は、電圧生成用の抵抗値を一定にし電流源の電流を可変することで電圧を生成することができる電圧生成回路を提供することを目的とする。

本発明に係る電圧生成回路は、昇圧した電圧を第１のノードに出力する昇圧回路と、前記第１のノードと第２のノードとの間に接続された第１の抵抗と、前記第２のノードと基準電位との間に並列に接続された第１および第２の電流経路とを含む電流源回路とを有し、第１の電流経路は、第２の抵抗と当該第２の抵抗に直列に接続された第１の電流源を含み、第１の電流源は、第１のデジタルコードに応じた第１の定電流を生成し、第２の電流経路は、前記第１の電流源と同一構成の第２の電流源を含み、第２の電流源は、第１のデジタルコードを反転した第２のデジタルコードに応じた第２の定電流を生成し、第１および第２のデジタルコードにより決定された電圧を第２のノードに生成する。

ある実施態様では、第１の抵抗を流れる電流は、前記第１の定電流と前記第２の定電流を合計した電流である。ある実施態様では、第１の電流源は、第１のデジタルコードに基づき選択的に動作される複数の電流源を含み、第２の電流源は、第２のデジタルコードに基づき選択的に動作される複数の電流源を含む。ある実施態様では、電圧生成回路はさらに、第１のデジタルコードを反転する反転回路を含み、第１のデジタルコードが第１の電流源に供給され、前記反転回路により反転された第２のデジタルコードが前記第２の電流源に供給される。ある実施態様では、第１および第２のデジタルコードは、第２のノードから出力される電圧を調整するためのトリミング情報を含む。ある実施態様では、第１の電流経路はさらに、前記第１の電流源と並列に接続された第３の電流源を含み、第３の電流源は、第３のデジタルコードに応じた第３の定電流を生成し、第１の電流経路には、第１の定電流と第３の定電流を合計した電流が流れる。ある実施態様では、第３のデジタルコードは、第１のノードから出力される電圧と第２のノードから出力される電圧との差を調整する。ある実施態様では、第２の電流経路はさらに、前記第２の電流源と並列に接続された第４の電流源を含み、第４の電流源は、第４のデジタルコードに応じた第４の定電流を生成し、第４の電流経路には、第２の定電流と第４の定電流を合計した電流が流れる。ある実施態様では、前記第４のデジタルコードは、前記第２のノードから出力される電圧の大きさに応じて可変される。ある実施態様では、前記第１の電流経路は、第２の抵抗と第１の電流源との間に保護素子を含み、前記第２の電流経路は、第２ノードと第２の電流源との間に保護素子を含む。ある実施態様では、第１の抵抗および第２の抵抗は、導電性のポリシリコンから構成される。ある実施態様では、前記昇圧回路に含まれるＭＯＳトランジスタは高耐圧用であり、前記電流源回路に含まれるＭＯＳトランジスタは、前記昇圧回路のトランジスタと比較して低耐圧用である。ある実施態様では、電圧生成回路はさらに、第１の電流経路の第３のノードの電圧と基準電圧ＶＲＥＦとを比較し、比較結果に基づき前記昇圧回路の動作を制御するコンパレータを含む。

本発明に係る半導体記憶装置は、上記構成の電圧生成回路と、メモリセルアレイと、前記メモリセルアレイに関する動作を制御するコントローラと、前記メモリセルアレイを駆動する駆動回路とを含み、前記電圧生成回路の第２のノードに生成された電圧は、前記駆動回路に供給される。

ある実施態様では、前記駆動回路は、Ｎ型のＭＯＳトランジスタを含み、第１のノードの電圧がＭＯＳトランジスタのゲートに供給され、第２のノードの電圧がＭＯＳトランジスタのドレインに供給される。ある実施態様では、前記コントローラは、メモリセルアレイのプログラムを行うとき、前記第１および第２のデジタルコードを介して第２のノードにプログラム電圧を生成させる。ある実施態様では、前記コントローラは、メモリセルアレイの消去を行うとき、前記第１および第２のデジタルコードを介して第２のノードに消去電圧を生成させる。ある実施態様では、前記メモリセルアレイは、ＮＡＮＤストリングを含む。

本発明によれば、第１の電流経路と第２の電流経路に接続された第１の電流源と第２の電流源とを利用して、第１のノードと第２のノードとの間に接続された抵抗に一定電流を流すことで第２のノードから電圧を生成するようにしたので、従来のようにレベルシフタを用いることなく、所望の電圧を第２のノードに生成することができる。さらに、従来と比べて高耐圧素子を少なくすることができ、電圧生成回路の回路規模を縮小することができる。さらに、第１のノードおよび第２のノード間の電圧差の個別に制御することができる。

従来の電圧生成回路の構成を示す図である。 本発明の実施例に係るフラッシュメモリの構成を示す図である。 本発明の第１の実施例に係る電圧生成回路の構成を示す図である。 本発明の実施例に係るＤＡＣの構成例を示す図である。 本発明の第２の実施例に係る電圧生成回路の構成を示す図である。 本発明の第３の実施例に係る電圧生成回路の構成を示す図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体記憶装置は、ある実施態様ではＮＡＮＤ型のフラッシュメモリであるが、これは一例であり、他の構成の半導体メモリであってもよい。

図２に、本発明の実施例に係るフラッシュメモリの構成を示す。同図に示すようにフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からのコマンドデータや外部からの制御信号を受け取り、各部を制御する制御部１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘのデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙのデコード結果に基づきページバッファ／センス回路１６０内のデータの選択等を行う列選択回路１７０と、読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する電圧生成回路１８０とを含んで構成される。

メモリアレイ１１０は、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のＮＡＮＤストリング形成され、１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルと、ビット線側選択トランジスタ、ソース線側選択トランジスタとを含み、ビット線側選択トランジスタが対応する１つのビット線に接続され、ソース線側選択トランジスタが共通のソース線に接続される。メモリセルは、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。

メモリセルのコントロールゲートは、ワード線に接続され、ビット線側選択トランジスタおよびソース線側選択トランジスタのゲートは選択ゲート線SGD、SGSに接続される。ワード線選択回路１５０は、行アドレスＡｘに基づきブロックやワード線を選択し、また、動作状態に応じて選択ゲート線SGD、SGSを駆動する。

読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５〜２５Ｖ）を印加し、非選択ワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜き、ブロック単位でデータを消去する。

次に、本実施例の電圧生成回路１８０の詳細について説明する。図３に、本実施例の電圧生成回路１８０の内部構成を示す。電圧生成回路１８０は、チャージポンプ２００と、チャージポンプ２００の動作を制御するコンパレータ２１０と、チャージポンプ２００からの昇圧電圧Ｖｃｐを出力する出力ノードＨＶ＿Ｇと、出力ノードＨＶ＿Ｇと出力ノードＨＶ＿Ｓとの間に接続された抵抗ＲＶＯＶと、抵抗ＲＶＯＶに接続された電流源回路とを含む。電流源回路は、出力ノードＨＶ＿Ｓと基準電位（ＧＮＤ）との間に並列に接続された第１の電流経路Ｐ１と第２の電流経路Ｐ２と、第１の電流経路Ｐ１に接続された第１のＤＡＣ２２０と、第２の電流経路Ｐ２に接続された第２のＤＡＣ２３０と、ノードＴｒｉｍから供給される電圧生成コードＶＳを反転するインバータ２４０とを含む。

チャージポンプ２００は、入力された電圧を昇圧し、昇圧した電圧Ｖｃｐを出力ノードＨＶ＿Ｇに出力する。チャージポンプ２００は、例えば、位相が異なる２つのクロック信号により縦続接続された複数のトランジスタを交互に駆動することで昇圧電圧Ｖｃｐを生成する。コンパレータ２１０の非反転入力には基準電圧ＶＲＥＦが供給され、反転入力には第１の電流経路Ｐ１のノードＮ１０の電圧が供給される。コンパレータ２１０は、ノードＮ１０の電圧が基準電圧ＶＲＥＦよりも小さいときチャージポンプ２００のクロック信号をイネーブルさせ、ノードＮ１０の電圧が基準電圧ＶＲＥＦより大きくなるとチャージポンプ２００のクロック信号をディスエーブルさせる。

出力ノードＨＶ＿Ｇと出力ノードＨＶ＿Ｓとの間には、昇圧電圧Ｖｃｐを降下させた駆動電圧Ｖｄｖを生成するための抵抗ＲＶＯＶが形成される。抵抗ＲＶＯＶは、例えば、導電性のポリシリコンストリップから構成される。

第１の電流経路Ｐ１には、昇圧電圧生成用の抵抗ＲＲＥＧと、デプリーション型のＮＭＯＳトランジスタＱ１０と、エンハンスメント型のＮＭＯＳトランジスタＱ１２と、第１のＤＡＣとが直列に接続される。トランジスタＱ１０のゲートはＧＮＤに接続され、トランジスタＱ１０は、電圧緩和素子あるいは保護素子として機能する。トランジスタＱ１２のゲートには、Ｖｃｃ電源電圧が接続され、第１の電流経路Ｐ１に一定以上の電流が流れるのを阻止する。ここで留意すべきは、トランジスタＱ１２、Ｑ２２、ＤＡＣ２２０、２３０、インバータ２４０を構成するトランジスタは、高電圧が印加されないため、低耐圧用のトランジスタから構成することができる。

第２の電流経路Ｐ２には、デプリーション型のＮＭＯＳトランジスタＱ２０と、エンハンスメント型のＮＭＯＳトランジスタＱ２２と、第２のＤＡＣ２３０とが直列に接続される。トランジスタＱ２０のゲートはＧＮＤに接続され、トランジスタＱ２２のゲートはＶｃｃ電源電圧に接続され、トランジスタＱ２０、Ｑ２２は、第１の電流経路Ｐ１のトランジスタＱ１０、Ｑ１２と同様に動作する。

第１のＤＡＣ２２０は、電圧生成コードＶＳに基づき選択的に動作される電流源を含み、第１の電流経路Ｐ１に流す電流ＩＡを決定する。第２のＤＡＣ２３０は、第１のＤＡＣ２２０と同一構成の電流源であり、電圧生成コードＶＳを反転したコードに基づき第２の電流経路Ｐ２に流すＩＢを決定する。ＤＡＣ自身が流すことできる最大電流をＩＭＡＸとしたとき、ＩＭＡＸ＝ＩＡ＋ＩＢの関係にある。従って、第１の電流経路Ｐ１には電流ＩＡが流れ、第２の電流経路Ｐ２には電流ＩＢが流れ、駆動電圧生成用の抵抗ＲＶＯＶには、一定電流Ｉconst（Ｉconst＝ＩＡ＋ＩＢ）が流れ、出力ノードＨＶ＿Ｇと出力ノードＨＶ＿Ｓとの間には、電流Ｉconst×抵抗ＲＶＯＶの電位差が形成される。

図４に、ＤＡＣの動作を説明するための一例を示す。ＤＡＣは、例えば、並列に接続された複数のＮＭＯＳトランジスタ（図の例では、４つのトランジスタＴＲ１〜ＴＲ４）と、複数のトランジスタＴＲ１〜ＴＲ４に直列に接続された定電流源Ｉ１〜Ｉ４とを有する。各トランジスタＴＲ１〜ＴＲ４のゲートには、電圧生成コードＶＳの４ビット（ｂ１、ｂ２、ｂ３、ｂ４）が入力され、これによりトランジスタＴＲ１〜ＴＲ４のオン／オフが制御される。定電流源Ｉ１〜Ｉ４は、例えば、１μＡ、２μＡ、４μＡ、８μＡの定電流を流す。電圧生成コードＶＳの４ビットの組合せにより１６通りの電流、すなわち、１μＡから１６μＡまで、１μＡのステップの電流を設定し、これを第１の電流経路Ｐ１に流すことができる。例えば、第１の電流経路Ｐ１に１μＡの電流が流れれば、第２の電流経路Ｐ２には、１５μＡの電流が流れ、第１の電流経路Ｐ１に５μＡの電流が流れれば、第２の電流経路Ｐ２には、１１μＡの電流が流れることになる。

制御部１４０は、読出し動作、プログラム動作、消去動作等を行うとき、電圧生成回路１８０に電圧生成コードＶＳを出力し、必要とされる駆動電圧Ｖｄｖを生成させる。例えば、プログラム動作時、制御部１４０は、プログラム電圧を生成するための電圧生成コードＶＳを電圧生成回路１８０に供給する。第１のＤＡＣ２２０および第２のＤＡＣ２３０は、電圧生成コードＶＳに基づき第１の電流経路Ｐ１に流れる電流ＩＡおよび第２の電流経路Ｐ２に流れる電流ＩＢを決定する。抵抗ＲＶＯＶには、Ｉconst（ＩＡ＋ＩＢ）の一定電流が流れ、ノードＨＶ＿Ｓには、昇圧電圧Ｖｃｐから抵抗ＲＶＯＶ×Ｉconstだけ降下した駆動電圧Ｖｄｖが生成される。駆動電圧Ｖｄｖは、プログラム電圧として、図１（Ｂ）に示すように選択トランジスタＱ３を介して選択ワード線に印加される。選択トランジスタＱ３のゲートには、駆動電圧Ｖｄｖよりも十分に高い昇圧電圧Ｖｃｐが印加される。電流Ｉconstを適宜調整することで、基板バイアス効果を考慮した昇圧電圧Ｖｃｐおよび駆動電圧Ｖｄｖを得ることができる。また、制御部１４０は、ＩＳＰＰによりプログラム電圧を可変するとき、電圧生成コードＶＳを変更し、第１および第２のＤＡＣの電流ＩＡ、ＩＢを可変し、駆動電圧Ｖｄｖを変化させる。

消去動作時、制御部１４０は、消去電圧を生成するための電圧生成コードＶＳを電圧生成回路１８０に供給し、電圧生成コードＶＳに応じた消去電圧を出力ノードＨＶ＿Ｓに生成させる。読出し動作時にも同様に、制御部１４０は、読出しパス電圧を生成するための電圧生成コードＶＳを電圧生成回路１８０に供給し、電圧生成コードＶＳに応じた読出しパス電圧を出力ノードＨＶ＿Ｓに生成させる。

ある実施態様では、電圧生成コードは、製品出荷時のトリミング情報を含むことができる。チップによって生成される電圧にはバラツキが生じるため、トリミング情報は、このバラツキを補償するものである。例えば、トリミング情報は、メモリセルアレイのフューズセル（ユーザーによってアクセスされない領域）に格納され、パワーオンシーケンスを実行するとき、フューズセルから読み出されたトリミング情報がコンフィギュレーションレジスタ等にセットされる。制御部１４０は、トリミング情報を反映した電圧生成コードを生成する。また、別な実施態様では、トリミング情報を反映した電圧生成コードを予め用意し、これをフューズセルに格納するようにしてもよい。この場合、制御部１４０は、フューズセルから読み出したで電圧生成コードをそのまま使用することができる。

このように本実施例によれば、従来のようにレベルシフタを用いないため、電圧生成回路の回路規模を小さくすることができる。さらに本実施例によれば、従来のように高耐圧用のトランジスタＱ１、Ｑ２を用いることなく、高耐圧素子として抵抗ＲＶＯＶ、ＲＲＥＧを用いればよいため、回路素子の設計や回路素子の製造を容易にすることができる。さらに、ＤＡＣにより電流を制御することで、基板バイアス効果を考慮した適切な駆動電圧Ｖｄｖの生成が可能となり、低消費電力化を実現することができる。

次に、本発明の第２の実施例について説明する。図５は、第２の実施例の電圧生成回路１８０Ａの構成を示す図である。第２の実施例は、第１の電流経路Ｐ１に、オフセットコードＯＣに基づき制御される第３のＤＡＣ２２２を追加する。第３のＤＡＣ２２２は、必ずしも第１のＤＡＣ２２０と同一の構成である必要はなく、電圧生成コードＶＳとは独立したオフセットコードＯＣに応じて独立して定電流を決定する。従って、第１の電流経路Ｐ１には、第１のＤＡＣ２２０により決定された電流ＩＡと、第３のＤＡＣ２２２により決定された電流ＩＣとが流れ、抵抗ＲＶＯＶには、Ｉconst（ＩＡ＋ＩＢ＋ＩＣ）の電流が流れる。

オフセットコードＯＣは、例えば、出力ノードＨＶ＿Ｓから所望の駆動電圧Ｖｄｖが出力されないとき、あるいは調整が必要であるとき、追加のコードとして利用することができる。コンパレータ２１０の基準電圧ＶＲＥＦを変更すると、これを利用する他のアナログ回路にも影響が生じるため、基準電圧ＶＲＥＦを変更することは望ましくない。オフセットコードＯＣにより抵抗ＲＶＯＶに流れるＩconstを変更し、駆動電圧Ｖｄｖを調整することができる。オフセットコードＯＣは、例えばＩＣチップのテスト動作において、メモリセルアレイやその他のレジスタ等に格納することができる。制御部１４０は、オフセットコードＯＣが設定されている場合には、オフセットコードＯＣおよび電圧生成コードＶＳを電圧生成回路１８０Ａに出力し、所望の駆動電圧Ｖｄｖを出力ノードＨＶ＿Ｓに生成させる。

次に、本発明の第３の実施例について説明する。第３の実施例では、第２の電流経路Ｐ２にさらに第４のＤＡＣ２３２が追加される。第４のＤＡＣ２３２は、必ずしも第２のＤＡＣ２３０と同一の構成である必要はなく、電圧生成コードＶＳとは独立したオーバードライブコードＯＤに応じて独立して定電流を決定する。従って、第２の電流経路Ｐ２には、第２のＤＡＣ２３０により決定された電流ＩＢと、第４のＤＡＣ２３２により決定された電流ＩＤとが流れ、抵抗ＲＶＯＶには、Ｉconst（ＩＡ＋ＩＢ＋ＩＣ＋ＩＤ）の電流が流れる。

オーバードライブコードＯＤに基づき第４のＤＡＣ２３２が電流ＩＤを第２の電流経路Ｐ２に流すことで、駆動電圧Ｖｄｖを独立に制御することができる。ある実施態様では、オーバードライブコードＯＤは、昇圧電圧Ｖｃｐの大きさに応じて設定することができ、例えば、昇圧電圧Ｖｃｐがある値よりも高い場合には、昇圧電圧Ｖｃｐと駆動電圧Ｖｄｖの差が大きくなるようにし、駆動電圧Ｖｃｐがある値よりも低い場合には、昇圧電圧Ｖｃｐと駆動電圧Ｖｄｖの差が小さくなるようにし、基板バイアス効果を考慮した駆動電圧Ｖｄｖを生成することができる。

上記実施例では、電圧生成回路をＮＡＮＤ型フラッシュメモリに適用する例を示したが、本発明は、これに限らず、昇圧回路を利用して駆動電圧を生成する必要がある全ての半導体メモリに適用することができる。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：制御部
１５０：ワード線選択回路
１６０：ページバッファ／センス回路
１７０：列選択回路
１８０、１８０Ａ、１８０Ｂ：電圧生成回路
２００：チャージポンプ
２１０：コンパレータ
２２０、２２２、２３０、２３２：ＤＡＣ

Claims (18)

1. 昇圧した電圧を第１のノードに出力する昇圧回路と、
   前記第１のノードと第２のノードとの間に接続された第１の抵抗と、
   前記第２のノードと基準電位との間に並列に接続された第１および第２の電流経路とを含む電流源回路とを有し、
   第１の電流経路は、第２の抵抗と当該第２の抵抗に直列に接続された第１の電流源を含み、第１の電流源は、第１のデジタルコードに応じた第１の定電流を生成し、
   第２の電流経路は、前記第１の電流源と同一構成の第２の電流源を含み、第２の電流源は、第１のデジタルコードを反転した第２のデジタルコードに応じた第２の定電流を生成し、
   第１および第２のデジタルコードにより決定された電圧を第２のノードに生成する、電圧生成回路。
2. 第１の抵抗を流れる電流は、前記第１の定電流と前記第２の定電流を合計した電流である、請求項１に記載の電圧生成回路。
3. 第１の電流源は、第１のデジタルコードに基づき選択的に動作される複数の電流源を含み、第２の電流源は、第２のデジタルコードに基づき選択的に動作される複数の電流源を含む、請求項１または２に記載の電圧生成回路。
4. 電圧生成回路はさらに、第１のデジタルコードを反転する反転回路を含み、第１のデジタルコードが第１の電流源に供給され、前記反転回路により反転された第２のデジタルコードが前記第２の電流源に供給される、請求項１に記載の電圧生成回路。
5. 第１および第２のデジタルコードは、第２のノードから出力される電圧を調整するためのトリミング情報を含む、請求項１に記載の電圧生成回路。
6. 第１の電流経路はさらに、前記第１の電流源と並列に接続された第３の電流源を含み、第３の電流源は、第３のデジタルコードに応じた第３の定電流を生成し、
   第１の電流経路には、第１の定電流と第３の定電流を合計した電流が流れる、請求項１ないし５いずれか１つに記載の電圧生成回路。
7. 第３のデジタルコードは、第１のノードから出力される電圧と第２のノードから出力される電圧との差を調整する、請求項６に記載の電圧生成回路。
8. 第２の電流経路はさらに、前記第２の電流源と並列に接続された第４の電流源を含み、第４の電流源は、第４のデジタルコードに応じた第４の定電流を生成し、
   第４の電流経路には、第２の定電流と第４の定電流を合計した電流が流れる、請求項１ないし７いずれか１つに記載の電圧生成回路。
9. 前記第４のデジタルコードは、前記第２のノードから出力される電圧の大きさに応じて可変される、請求項８に記載の電圧生成回路。
10. 前記第１の電流経路は、第２の抵抗と第１の電流源との間に保護素子を含み、前記第２の電流経路は、第２ノードと第２の電流源との間に保護素子を含む、請求項１ないし９いずれか１つに記載の電圧生成回路。
11. 第１の抵抗および第２の抵抗は、導電性のポリシリコンから構成される、請求項１ないし１０いずれか１つに記載の電圧生成回路。
12. 前記昇圧回路に含まれるＭＯＳトランジスタは高耐圧用であり、前記電流源回路に含まれるＭＯＳトランジスタは、前記昇圧回路のトランジスタと比較して低耐圧用である、請求項１に記載の電圧生成回路。
13. 電圧生成回路はさらに、第１の電流経路の第３のノードの電圧と基準電圧ＶＲＥＦとを比較し、比較結果に基づき前記昇圧回路の動作を制御するコンパレータを含む、請求項１ないし１２いずれか１つに記載の電圧生成回路。
14. 請求項１ないし１３いずれか１つに記載の電圧生成回路と、
    メモリセルアレイと、
    前記メモリセルアレイに関する動作を制御するコントローラと、
    前記メモリセルアレイを駆動する駆動回路とを含み、
    前記電圧生成回路の第２のノードに生成された電圧は、前記駆動回路に供給される、半導体記憶装置。
15. 前記駆動回路は、Ｎ型のＭＯＳトランジスタを含み、第１のノードの電圧がＭＯＳトランジスタのゲートに供給され、第２のノードの電圧がＭＯＳトランジスタのドレインに供給される、請求項１４に記載の半導体記憶装置。
16. 前記コントローラは、メモリセルアレイのプログラムを行うとき、前記第１および第２のデジタルコードを介して第２のノードにプログラム電圧を生成させる、請求項１４に記載の半導体記憶装置。
17. 前記コントローラは、メモリセルアレイの消去を行うとき、前記第１および第２のデジタルコードを介して第２のノードに消去電圧を生成させる、請求項１４に記載の半導体記憶装置。
18. 前記メモリセルアレイは、ＮＡＮＤストリングを含む、請求項１４に記載の半導体記憶装置。

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