TW201933354A - 半導體記憶裝置 - Google Patents

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Abstract

本發明提供一種電壓產生電路。與現有技術相比，電壓產生電路顯著減小的電路規模。本發明的電壓產生電路包括電荷泵、電阻以及電流源電路。電荷泵將升壓電壓輸出到輸出節點。電阻連接於輸出節點與另一輸出節點之間。電流源電路具有並聯連接於上述另一輸出節點與參考電位之間的第一電流路徑以及第二電流路徑。第一電流路徑包括電阻以及第一DAC。第一DAC產生對應於電壓產生碼的第一定電流。第二電流路徑包括第二DAC。第二DAC產生對應於藉由反相電壓產生碼而獲得的碼的第二定電流。因此，藉由降低升壓電壓而獲得的驅動電壓被產生在在另一輸出節點。

Description

半導體記憶裝置
本發明涉及一種半導體記憶裝置，例如是快閃記憶體，並且更具體地涉及使用升壓電路的電壓產生電路。
就NAND型或NOR型快閃記憶體等，資料讀取、編程以及擦除操作都需要高電壓。通常在快閃記憶體中，外部所提供的電源電壓會被电荷泵升壓，並且藉由升壓電壓執行編程、擦除等操作。在日本公開專利申請號2002-197882中，說明為了減小升壓電路的佈局面積，開始了一種將訊號進行自升壓的技術。此技術減少了電荷泵並且致能字元線解碼器的字元線。
圖1A示出了現行的快閃記憶體的電壓產生電路。電壓產生電路10包括電荷泵CP以及比較器12。電荷泵CP用以對電壓，例如是Vcc，進行升壓。比較器12用以比較電壓與參考電壓VREF以控制電荷泵CP。電阻梯（resistor ladder）具有多個串聯連接的電阻並且受控於致能訊號EN電晶體被以串聯的方式被形成於電荷泵CP的輸出節點HV_G與GND之間。電阻梯的節點N1的電壓以及參考電壓VREF被輸入到比較器12，並且比較器12依據電壓與參考電壓VREF的比較結果致能或禁能電荷泵CP。多個電位移位器DLVS被連接到電阻梯，並且電阻梯的電阻值可藉由電位移位器DLVS的開關電路而改變。例如，電阻梯的電阻值增加，流經電阻梯的電流會降低。在另一方面，如果電阻梯的電阻值降低，則流經電阻梯的電流會增加。
電壓產生電路10還包括另一組的比較器14以及電阻梯。電阻梯用以從輸出節點HV_S產生驅動電壓Vdv。電阻梯以與上述電阻梯的相同方式被建構，並且電位移位器DLVS被連接到電阻梯。在輸出節點HV_G與輸出節點HV_S之間，二極體與電晶體Q1串聯連接。輸出節點HV_S被連接於電晶體Q1與電阻梯之間。參考電壓VREF被提供到比較器14的反相輸入，電阻梯的節點N2的電壓被提供到比較器14的非反相輸入。當節點N2的電壓高於參考電壓VREF，電晶體Q2會導通並且電晶體Q1會斷開。在另一方面，當節點N2的電壓低於參考電壓VREF則電晶體Q2會斷開並且電晶體Q1會導通。
為了在編程操作期間藉由增量步進脈衝編程（incremental step pulse programming，ISPP）產生步進電壓並且藉由增量步進脈衝抹除（Incremental Step Pulse Erase，ISPE）產生步進電壓，電阻梯的電阻可藉由電位移位器DVLS的開關電路來改變，從而使期望驅動電壓Vdv產生於輸出節點HV_S。
如圖1B所示，電壓產生電路10的輸出節點HV_G、HV_S 被連接到高耐壓的MOS電晶體Q3。也就是說，輸出節點HV_S被連接到電晶體Q3的源極或汲極，輸出節點HV_G被連接到電晶體Q3的閘極，並且驅動電壓Vdv被提供到字元線或P阱以作為編程電壓或擦除電壓。在此，由於基板偏壓效應（substrate bias effect）導致電晶體Q3的閾值上升，因此考量到基板偏壓效應，閘極電壓（升壓電壓Vcp）需要被設定為高於驅動電壓Vdv的電壓。
如此現行的電壓產生電路10具有以下問題。電壓產生電路10使用大量的高耐壓電晶體（電晶體Q1、Q2，以及構成電位移位器的電晶體），並使用用以釋放高電壓的緩和元件（空乏型電晶體等，具有電阻以及閘極接地）。因此，電路規模變大。而且，由於使用了ISPP和ISPE，所以步進電壓必須被精細地設定，並且在電流電路中，必須準備大量的電位移位，這是導致電路規模增加的因素之一。
除此之外，驅動電壓Vdv的產生必須考慮晶體管Q3的基板偏壓效應。然而，在電流電路中，在高電壓編程電壓和擦除電壓的同時考慮到基板偏壓效應而難以產生驅動電壓，並且無論升壓電壓Vcp的值如何，升壓電壓Vcp和驅動電壓Vdv是恆定的。因此，在編程電壓和擦除電壓在低電位的區域中，差電壓可能不必要地增加，這是功耗增加的一個原因。
有鑒於此，本發明提供一種電壓產生電路。電壓產生電路的電路規模與現有技術相比有顯著地降低。本發明還提供一種電壓產生電路，其能夠在不使用電位移位器的情況下產生期望的驅動電壓。本發明還提供一種能夠考慮到基板偏壓效應而產生驅動電壓的電壓產生電路。本發明還提供一種電壓產生電路，其能夠藉由設定用以產生電壓的電阻恆定以產生電壓，並電流源的電流。
根據本發明，電壓產生電路包括：用以將一升壓電壓輸出到第一節點的升壓電路；連接於第一節點與第二節點之間的第一電阻；以及具有並聯連接於第二節點與參考電位之間的第一電流路徑以及第二電流路徑的電流源電路。第一電流路徑包括第二電阻以及串聯連接到第二電阻的第一電流源。第一電流源產生對應於第一數位碼的第一定電流。第二電流路徑包括具有與第一電流源相同配置的第二電流源。第二電流源產生對應於第二數位碼的第二定電流，其中第二數位碼是藉由反相第一數位碼來獲得。電壓產生電路在第二節點產生由第一數位碼以及第二數位碼所決定的電壓。
在一實施例中，流經第一電阻的電流是藉由將第一定電流以及第二定電流相加而被獲得。在一實施例中，第一電流源包括基於第一數位碼而選擇性地被操作的多個電流源，並且第二電流源包括基於第二數位碼而選擇性地被操作的多個電流源。在一實施例中，電壓產生電路還包括用以反相第一數位碼的反相電路。第一數位碼被提供到第一電流源，並且由反相電路所反相的第二數位碼被提供到第二電流源。在一實施例中，第一數位碼以及第二數位碼包括用以調整從第二節點輸出的電壓的修整訊息。在一實施例中，第一電流路徑還包括並聯連接到第一電流源的第三電流源。第三電流源產生對應於第三數位碼的第三定電流。藉由將第一定電流以及第三定電流相加而獲得的電流流經第一電流路徑。在一實施例中，第三數位碼調整從第一節點輸出的電壓與從第二節點輸出的電壓之間的差值。在一實施例中，第二電流路徑還包括並聯連接到第二電流源的第四電流源。第四電流源產生對應於第四數位碼的第四定電流。藉由將第二定電流以及第四定電流相加而獲得的電流流經第二電流路徑。在一實施例中，第四數位碼是依據從第二節點輸出的電壓的值被改變。在一實施例中，第一電流路徑包括配置於第二電阻與第一電流源之間的保護元件。並且第二電流路徑包括配置於第二節點與第二電流源之間的保護元件。在一實施例中，第一電阻以及第二電阻是由導電多晶矽所組成。在一實施例中，升壓電路所包括的MOS電晶體用於高耐壓，並且與升壓電路所包括的MOS電晶體相比，電流源電路所包括的MOS電晶體用於低耐壓。在一實施例中，電壓產生電路還包括比較器，比較器用以比較第一電流路徑的第三節點的電壓與參考電壓並且基於比較結果控制升壓電路的操作。
根據本發明，半導體記憶裝置包括具有上述配置的電壓產生電路、記憶胞陣列、用以控制關聯於記憶胞陣列的操作的控制器以及用以驅動記憶胞陣列的驅動電路。在電壓產生電路的第二節點產生的電壓被提供到驅動電路。
在一實施例中，驅動電路包括N型MOS電晶體。並且第一節點的電壓被提供到N型MOS電晶體的閘極，並且第二節點的電壓被提供到N型MOS電晶體的汲極。在一實施例中，當記憶胞陣列被編程時，控制器使第二節點經由第一數位碼以及第二數位碼產生編程電壓。在一實施例中，當記憶胞陣列被擦除時，控制器使第二節點經由第一數位碼以及第二數位碼產生擦除電壓。在一實施例中，記憶胞陣列包括NAND串。
根據本發明，使用連接到第一電流路徑以及第二電流路徑的第一電流源以及第二電流源，定電流流經連接於第一節點與第二節點之間的電阻，以從第二節點產生電壓。因此，不同於現有技術，期望電壓在不使用電位移位器的情況下產生在第二節點。另外，與現有技術相比，降低了高耐壓元件的數量，並且降低了電壓產生電路的電路規模。除此之外，還能夠獨立控制第一節點與第二節點之間的電壓差。
在下文中，將參考附圖詳細描述本公開的實施例。在一個實施例中，根據本發明，半導體記憶裝置是NAND形式的快閃記憶體，然而僅是示例，半導體記憶裝置可以是具有其他配置的半導體記憶體。
圖2示出本發明一實施例所繪示的快閃記憶體的配置圖。如圖所示，快閃記憶體100包括記憶體陣列110、輸入/輸出緩衝器120、位址暫存器130、控制部140、字元線選擇電路150、頁緩衝/感測電路160、行選擇電路170以及電壓產生電路180。記憶體陣列110具有排列成多個行與多個列的多個記憶胞。輸入/輸出緩衝器120連接到外部輸入/輸出端I/O並且保持輸入/輸出資料。位址暫存器130接收來自於輸入/輸出緩衝器120的位址資料。控制部140接收來自於輸入/輸出緩衝器120的命令資料或外部控制訊號並且控制每個部分。字元線選擇電路150接收來自於位址暫存器130的列位址資訊Ax並且類似基於列位址資訊Ax的解碼結果選擇區塊以及選擇區塊字元線。頁緩衝/感測電路160保持由字元線選擇電路150所選擇的頁面所讀取的資料，並且將寫入資料保持到所選擇的頁面。行選擇電路170接收來自於位址暫存器130的行位址資訊Ay並且基於行位址資訊Ay解碼結果選擇頁緩衝/感測電路160中的資料。電壓產生電路180產生用以讀取、編程、擦除等等的多個電壓（寫入電壓Vpgm、通過電壓Vpass、讀取通過電壓Vread、擦除電壓Vers等等）。
記憶體陣列110具有以行方向排列的m個記憶體區塊BLK(0)、BLK(1)、...、以及BLK(m-1)。多個NAND串被形成為一個記憶體區塊。單一個NAND串包括串聯連接的多個記憶胞，位元線側選擇電晶體以及源極線側選擇電晶體。其中位元線側選擇電晶體被連接到對應的位元線，並且源極線側選擇電晶體被連接到共同源極線。記憶胞可以是用以儲存1位元（二進位資料）的SLC型記憶胞或用以儲存多位元的MLC型記憶胞。
記憶胞控制閘極被連接到字元線。位元線側選擇電晶體以及源極線側選擇電晶體的閘極被連接到選擇閘極線SGD、SGS。字元線選擇電路150基於列位址資訊Ax選擇區塊或字元線，並且依據操作狀態驅動選擇閘極線SGD、SGS。
在讀取操作中，一正電壓被施加到位元線，一電壓（例如，0V）被施加到被選中的字元線，一通過電壓Vpass（例如，4.5V）被施加到沒有被選中的字元線，一正電壓（例如，4.5V）被施加到選擇閘極線SGD、SGS，位元線側選擇電晶體以及源極線側選擇電晶體被導通，0V的電壓被施加到共同源極線。在編程（寫入）操作中，高電壓編程電壓Vpgm（15V~25V）被施加到被選中的字元線，一中間電位（例如，10V）被施加到沒有被選中的字元線，位元線側選擇電晶體被導通，而源極線側選擇電晶體被斷開，對應於資料“0”或“1”的電位被提供到位元線GBL。在擦除操作中，0V的電壓被施加到在區塊中被選中的字元線，一高電壓（例如，20V）被施加到P型井，浮閘的電子會被推出到基板，並且區塊單元的資料被擦除。
接下來描述本實施例的電壓產生電路180的實施細節。圖3示出本實施例的電壓產生電路180內部配置。電壓產生電路180包括電荷泵200、比較器210、輸出節點HV_G、電阻RVOV以及電流源電路。比較器210控制電荷泵200的操作。輸出節點HV_G輸出來自於電荷泵200的升壓電壓。電阻RVOV連接於輸出節點HV_G與輸出節點HV_S之間。電流源電路被連接到電阻RVOV。電流源電路包括並聯連接於輸出節點HV_S與參考電位（GND）之間的第一電流路徑P1以及第二電流路徑P2、連接到第一電流路徑P1的第一數位類比轉換器（Digital to analog converter；下文簡稱DAC）220、連接到第二電流路徑P2的第二DAC 230以及用以反相節點Trim所提供的電壓產生碼VS的反相器240。
電荷泵200對輸入電壓進行升壓並且輸出升壓電壓Vcp到輸出節點HV_G。電荷泵200例如是藉由具有不同相位的兩個時脈訊號交替地驅動多個串極連接（cascade-connected）的電晶體，藉以產生升壓電壓Vcp。參考電壓VREF被提供到比較器210的非反相輸入，第一電流路徑P1的節點N10電壓被提供到反相輸入。比較器210在節點N10的電壓低於參考電壓VREF時會致能電荷泵200的時脈訊號，並且在節點N10的電壓高於參考電壓VREF時則禁能電荷泵200的時脈訊號。
用以產生驅動電壓Vdv的電阻RVOV被形成於輸出節點HV_G與輸出節點HV_S之間。驅動電壓Vdv是藉由降低升壓電壓Vcp而被獲得。電阻RVOV例如是由帶狀導電多晶矽所組成。
在第一電流路徑P1中，用以產生升壓電壓的電阻RREG、空乏型（depletion type）NMOS電晶體Q10、增強型（enhancement type）NMOS電晶體Q12以及第一DAC 220被串聯連接。電晶體Q10的閘極被連接到GND。電晶體Q10作為電壓緩和元件或保護元件。Vcc電源電壓被連接到電晶體Q12的閘極，並且防止具有特定值或更高值的電流流過第一電流路徑P1。在此應注意的是，構成電晶體Q12、Q22、DAC 220、230以及反相器240的電晶體並沒有被施加高電壓，因此可以由低耐壓的電晶體來構成。
在第二電流路徑P2中，空乏型NMOS電晶體Q20、增強型NMOS電晶體Q22以及第二DAC 230被串聯連接。電晶體Q20的閘極被連接到GND，電晶體Q22的閘極被連接到Vcc電源電壓，電晶體Q20、Q22以相同於第一電流路徑P1的電晶體Q10、Q12的方式進行操作。
第一DAC 220包括基於電壓產生碼VS被選擇性地操作電流源，並且決定流經第一電流路徑P1的電流IA。第二DAC 230是具有與第一DAC 220相同的配置的電流源，並且基於藉由反相電壓產生碼VS所獲得的碼來決定要流經第二電流路徑P2的電流IB。當允許在DAC中流動的最大電流設置為IMAX時，IMAX = IA + IB的關係式會被滿足。因此，電流IA會流經第一電流路徑P1，電流IB會流經第二電流路徑P2，定電流Iconst（Iconst = IA + IB）流經用以產生驅動電壓的電阻RVOV並且電流Iconst×電阻RVOV的電位差被形成輸出節點HV_G與輸出節點HV_S之間。
圖4示出用於解釋DAC的操作的示例。舉例來說，DAC具有多個NMOS電晶體（本圖所示例的四個電晶體TR1~TR4）並聯連接以及串聯連接到電晶體TR1~TR4的定電流源I1~I4。電壓產生碼VS的四個位元（b1、b2、b3以及b4）被輸入到電晶體TR1~TR4的閘極，藉以控制電晶體TR1~TR4的導通/斷開。定電流源I1~I4例如是施加1μA、2μA、4μA以及8μA的定電流。藉由對電壓產生碼VS的四個位元進行組合，可設定出16種電流，也就是說，1μA的步進電流可被設定為0μA至15μA以流經第一電流路徑P1。例如，如果1μA的電流流經第一電流路徑P1，15μA的電流流經第二電流路徑P2，並且如果5μA的電流流經第一電流路徑P1，則流經第二電流路徑P2的電流為11μA。
當執行讀取操作、編程操作、擦除操作等操作時，控制部140輸出電壓產生碼VS到電壓產生電路180以產生所需的驅動電壓Vdv。例如，在編程操作的期間，控制部140將用以產生編程電壓的電壓產生碼VS提供到電壓產生電路180。第一DAC 220以及第二DAC 230基於電壓產生碼VS決定流經第一電流路徑P1的電流IA以及流經第二電流路徑P2的電流IB。Iconst（IA + IB）的定電流流經電阻RVOV，並且藉由電阻RVOV × Iconst降低升壓電壓Vcp而獲得的驅動電壓Vdv被產生在節點HV_S。經由選擇電晶體Q3將驅動電壓Vdv被作為編程電壓並將驅動電壓Vdv施加到被選中的字元線，如圖1B所示。明顯高於驅動電壓Vdv的升壓電壓Vcp被施加到選擇電晶體Q3的閘極。藉由適當地調整電流Iconst，可在考量到基板偏壓效應的的情況下獲得升壓電壓Vcp以及驅動電壓Vdv。此外，當藉由ISPP改變編程電壓時，控制部140改變電壓產生碼VS，改變第一DAC的電流IA以及第二DAC的電流IB，並且改變驅動電壓Vdv。
在擦除操作的期間，控制部140將用以產生擦除電壓的電壓產生碼VS提供到電壓產生電路180，並且使對應於電壓產生碼VS的擦除電壓產生於輸出節點HV_S。同樣地，在讀取操作的期間，控制部140將用以產生讀取通過電壓的電壓產生碼VS提供到電壓產生電路180，並且使對應於電壓產生碼VS的讀取通過電壓產生於輸出節點HV_S。
在一實施例中，電壓產生碼可包括產品運送時的修整訊息。由於晶片所產生的電壓波動，修整訊息可用以補償此波動。例如，修整訊息被儲存在記憶胞陣列的熔絲單元（用戶未存取的區域）。當執行上電程序時，從熔絲單元讀取到的修整訊息被設定到配置暫存器等。控制部140產生反應於修整訊息的電壓產生碼。在另一實施例中，反應於修整訊息的電壓產生碼可以被預先準備並儲存在熔絲單元中。在這種情況下，控制部140可以從熔絲單元讀取電壓產生碼並且直接地使用電壓產生碼。
如上所述，與現有技術不同的是，在本實施例中並沒有使用電平移位器。因此，電壓產生電路的電路規模可以降低。除此之外，與現有技術不同的是，電阻RVOV、RREG可以用作高耐壓元件，而不是本實施例中的高耐壓電晶體Q1、Q2。因此，設計此電路元件並且製造此電路元件是容易的。此外，藉由DAC控制電流，可在考量到基板偏壓效應的的情況下產生適當的驅動電壓Vdv並且實現低功率消耗。
接下來，將描述本發明的第二實施例。圖5是示出第二實施例的電壓產生電路180A的配置圖。在第二實施例中，基於移位碼OC而被控制的第三DAC 222被添加到第一電流路徑P1。第三DAC 222並不需要具有與第一DAC 220相同的配置，並且第三DAC 222依據與電壓產生碼VS無關的移位碼OC獨立決定定電流。因此，第一DAC 220所決定的電流IA以及第三DAC 222所決定的電流IC流經第一電流路徑P1，並且Iconst（IA + IB + IC）的電流流經電阻RVOV。
例如，當期望的驅動電壓Vdv並沒有自輸出節點HV_S輸出時或當需要調整時，移位碼OC可作為附加碼。由於改變比較器210的參考電壓VREF可能會影響其他的類比電路，因此不希望改變參考電壓VREF。流經電阻RVOV的Iconst可以被移位碼OC控制以調整驅動電壓Vdv。移位碼OC可以被儲存在記憶胞陣列或其他的暫存器之中，例如是被儲存在測試操作中的IC晶片。當移位碼OC被設定時，控制部140將移位碼OC以及電壓產生碼VS輸出到電壓產生電路180A，藉以在輸出節點HV_S產生期望的驅動電壓Vdv。
接下來，將描述本發明的第三實施例。在第三實施例中，第四DAC 232被添加到第二電流路徑P2。第四DAC 232並不需要具有與第二DAC 230相同的配置，並且第四DAC 232依據與電壓產生碼VS無關的過驅動碼OD獨立決定定電流。因此，第二DAC 230所決定的電流IB以及第四DAC 232所決定的電流ID流經第二電流路徑P2，並且Iconst（IA + IB + IC + ID）的電流流經電阻RVOV。
第四DAC 232基於過驅動碼OD使電流ID流經第二電流路徑P2，由此可以獨立地控制驅動電壓Vdv。在一實施例中，過驅動碼OD依據升壓電壓Vcp的值被設定。例如，當升壓電壓Vcp高於某一值時，過驅動碼OD被設定以增加升壓電壓Vcp與驅動電壓Vdv之間的差值，並且當驅動電壓Vcp低於某一值時，過驅動碼OD被設定以降低升壓電壓Vcp與驅動電壓Vdv之間的差值，藉以在考量到基板偏壓效應的的情況下產生驅動電壓Vdv。
以上實施例示出了將電壓產生電路應用於NAND型快閃記憶體的示例，但是本公開不限於此。本公開可以應用於需要藉由升壓電路產生驅動電壓的所有類型的半導體記憶體。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、180、180A、180B‧‧‧電壓產生電路
12、14、210‧‧‧比較器
100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
120‧‧‧輸入/輸出緩衝器
130‧‧‧位址暫存器
140‧‧‧控制部
150‧‧‧字元線選擇電路
160‧‧‧頁緩衝/感測電路
170‧‧‧行選擇電路
200‧‧‧電荷泵
220、222、230、232、DAC‧‧‧數位類比轉換器
240‧‧‧反相器
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
b1、b2、b3、b4‧‧‧位元
BLK(0)、BLK(1)、BLK(m-1)‧‧‧記憶體區塊
CP‧‧‧電荷泵
DLVS‧‧‧電位移位器
EN‧‧‧致能訊號
GND‧‧‧接地
HV_G、HV_S‧‧‧輸出節點
I1~I4‧‧‧定電流源
IA、IB、IC、ID、Iconst‧‧‧電流
N1、N2、N10、Trim、Offset、Vov‧‧‧節點
OC‧‧‧移位碼
P1‧‧‧第一電流路徑
P2‧‧‧第二電流路徑
Q1~Q3、Q10、Q12、Q20、Q22、TR1~TR4‧‧‧電晶體
RVOV、RREG‧‧‧電阻
VREF‧‧‧參考電壓
Vcc‧‧‧電壓
Vcp‧‧‧升壓電壓
Vdv‧‧‧驅動電壓
Vers‧‧‧擦除電壓
Vpass‧‧‧通過電壓
Vpgm‧‧‧寫入電壓
Vread‧‧‧讀取通過電壓
VS‧‧‧電壓產生碼
圖1A以及圖1B是繪示現行的電壓產生電路的配置圖。 圖2是依據本發明一實施例所繪示的快閃記憶體的配置圖。 圖3是依據本發明的第一實施例所繪示的電壓產生電路的配置圖。 圖4是依據本發明一實施例所繪示的DAC配置示例。 圖5是依據本發明的第二實施例所繪示的電壓產生電路的配置圖。 圖6是依據本發明的第三實施例所繪示的電壓產生電路的配置圖。

Claims (18)

  1. 一種電壓產生電路，包括： 一升壓電路，用以將一升壓電壓輸出到一第一節點； 一第一電阻，連接於該第一節點與一第二節點之間；以及 一電流源電路，具有並聯連接於該第二節點與一參考電位之間的一第一電流路徑以及一第二電流路徑， 其中該第一電流路徑包括一第二電阻以及串聯連接到第二電阻的一第一電流源，並且該第一電流源產生對應於一第一數位碼的一第一定電流， 該第二電流路徑包括具有與第一電流源相同配置的一第二電流源，並且該第二電流源產生對應於一第二數位碼的一第二定電流，其中該第二數位碼是藉由反相該第一數位碼來獲得，以及 該電壓產生電路在該第二節點產生由該第一數位碼以及該第二數位碼所決定的一電壓。
  2. 如申請專利範圍第1項所述的電壓產生電路，其中流經該第一電阻的一電流是藉由將該第一定電流以及該第二定電流相加而被獲得。
  3. 如申請專利範圍第1項所述的電壓產生電路，其中該第一電流源包括基於該第一數位碼而選擇性地被操作的多個電流源，並且該第二電流源包括基於該第二數位碼而選擇性地被操作的多個電流源。
  4. 如申請專利範圍第1項所述的電壓產生電路，其中該電壓產生電路還包括用以反相該第一數位碼的一反相電路，其中該第一數位碼被提供到該第一電流源，並且由該反相電路所反相的該第二數位碼被提供到該第二電流源。
  5. 如申請專利範圍第1項所述的電壓產生電路，其中該第一數位碼以及該第二數位碼包括用以調整從該第二節點輸出的該電壓的修整訊息。
  6. 如申請專利範圍第1項所述的電壓產生電路，其中該第一電流路徑還包括並聯連接到該第一電流源的一第三電流源，並且該第三電流源產生對應於一第三數位碼的一第三定電流，並且 藉由將該第一定電流以及該第三定電流相加而獲得的一電流流經該第一電流路徑。
  7. 如申請專利範圍第6項所述的電壓產生電路，其中該第三數位碼調整從該第一節點輸出的一電壓與從該第二節點輸出的該電壓之間的一差值。
  8. 如申請專利範圍第1項所述的電壓產生電路，其中該第二電流路徑還包括並聯連接到該第二電流源的一第四電流源，並且該第四電流源產生對應於一第四數位碼的一第四定電流，並且 藉由將該第二定電流以及該第四定電流相加而獲得的一電流流經該第二電流路徑。
  9. 如申請專利範圍第8項所述的電壓產生電路，其中該第四數位碼是依據從第二節點輸出的一電壓的值被改變。
  10. 如申請專利範圍第1項所述的電壓產生電路，其中該第一電流路徑包括配置於該第二電阻與該第一電流源之間的一保護元件，並且該第二電流路徑包括配置於該第二節點與該第二電流源之間的一保護元件。
  11. 如申請專利範圍第1項所述的電壓產生電路，其中該第一電阻以及該第二電阻是由一導電多晶矽所組成。
  12. 如申請專利範圍第1項所述的電壓產生電路，其中該升壓電路所包括的一MOS電晶體用於一高耐壓，並且與該升壓電路所包括的該MOS電晶體相比，該電流源電路所包括的一MOS電晶體用於一低耐壓。
  13. 如申請專利範圍第1項所述的電壓產生電路，還包括一比較器，用以比較該第一電流路徑的一第三節點的一電壓與參考電壓並且基於一比較結果控制該升壓電路的操作。
  14. 一種半導體記憶裝置，包括： 一電壓產生電路； 一記憶胞陣列； 一控制器，用以控制關聯於該記憶胞陣列的一操作；以及 一驅動電路，驅動該記憶胞陣列， 其中該電壓產生電路包括: 一升壓電路，用以將一升壓電壓輸出到一第一節點； 一第一電阻，連接於該第一節點與一第二節點之間；以及 一電流源電路，具有並聯連接於該第二節點與一參考電位之間的一第一電流路徑以及一第二電流路徑， 其中該第一電流路徑包括一第二電阻以及串聯連接到第二電阻的一第一電流源，並且該第一電流源產生對應於一第一數位碼的一第一定電流， 該第二電流路徑包括具有與第一電流源相同配置的一第二電流源，並且該第二電流源產生對應於一第二數位碼的一第二定電流，其中該第二數位碼是藉由反相該第一數位碼來獲得， 該電壓產生電路在該第二節點產生由該第一數位碼以及該第二數位碼所決定的一電壓，以及 在該電壓產生電路的該第二節點產生的該電壓被提供到該驅動電路。
  15. 如申請專利範圍第14項所述的半導體記憶裝置，其中該驅動電路包括一N型MOS電晶體，並且該第一節點的該電壓被提供到該N型MOS電晶體的閘極並且該第二節點的該電壓被提供到該N型MOS電晶體的汲極。
  16. 如申請專利範圍第14項所述的半導體記憶裝置，其中當該記憶胞陣列被編程時，該控制器使該第二節點經由該第一數位碼以及該第二數位碼產生一編程電壓。
  17. 如申請專利範圍第14項所述的半導體記憶裝置，其中當該記憶胞陣列被擦除時，該控制器使該第二節點經由該第一數位碼以及該第二數位碼產生一擦除電壓。
  18. 如申請專利範圍第14項所述的半導體記憶裝置，其中該記憶胞陣列包括NAND串。
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