KR100292565B1

KR100292565B1 - 내부 전압 발생 회로와 반도체 메모리

Info

Publication number: KR100292565B1
Application number: KR1019990012612A
Authority: KR
Inventors: 호소노고지; 이또야스오; 다께우찌겡
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1998-04-09
Filing date: 1999-04-09
Publication date: 2001-06-01
Also published as: KR19990083102A; US6404274B1

Abstract

전류 가산형의 D/A 변환 회로를 사용하여 양의 전압을 다단계로 출력시키고, 디지털 입력의 비트수가 증가하여도 저항 회로망의 패턴 면적이 차지하는 비율의 증대를 억제할 수 있는 내부 전압 발생 회로를 제공한다. 전압 발생 회로의 출력 노드에 일단측이 접속된 부하 저항 소자와, 부하 저하 소자의 타단측의 제1 노드에 접속되고, 디지털 데이터에 따라서 등가 저항이 제어됨으로써 부하 저항 소자측에서의 입력 전류의 크기를 제어하는 제1 전압 설정 회로와, 제1 노드에 접속되고, 부하 저항 소자측에서 소정의 전류가 흐르는 제2 전압 설정 회로와, 제1 노드의 전위와 소정의 기준 전위를 비교하여 제1 노드의 전위를 검출하는 전위 비교 회로와, 이 회로의 출력에 의해 실질적으로 전압 발생 회로를 제어함으로써 제1 노드의 전위가 기준 전위와 동일해지도록 설정하는 제어 회로를 구비한다.

Description

내부 전압 발생 회로와 반도체 메모리{A INTERNAL VOLTAGE CIRCUIT AND SEMICONDUCTOR MEMORY}

본 발명은 반도체 집적 회로의 칩 내부 전압을 발생시키는 전압 발생 회로 및 이 회로를 이용한 반도체 메모리에 관한 것으로, 특히 복수의 가변 전위를 설정하는 전압 설정 회로 및 이것을 이용한 반도체 메모리에 관한 것이며, 예를 들어 불휘발성 반도체 메모리의 데이터 기록, 소거용의 다단계 전압 발생 회로에 사용된다.

EEPROM이나 플래쉬 메모리 등 전기적으로 기록, 소거를 가능하게 하는 불휘발성 메모리를 내장한 반도체 집적 회로에 관해서, 단일 전원이 사용되도록 되어 있다. 단일 전원이 사용될 경우, 칩 내부의 내부 전압 발생 회로는 기록이나 소거에 필요한 고전압을 발생시킨다.

이러한 내부 전압 발생 회로는 외부에서 공급되는 전원 전압을 승압하는 승압 회로와, 승압 회로의 출력 전압을 원하는 전압치(내부 전압)로 조정하기 위한 전압 리미터 회로를 구비하고 있다.

한편, 웨이퍼나 칩마다의 특성적인 격차를 고려하여, 상기 전압 리미터 회로에 트리밍 회로를 부가하는 것이 필요불가결하다. 또한, 기록이나 소거 동작에 있어서, 내부 발생 전압을 의도적으로 승압하여 사용할 경우도 있다.

그래서, 상기 전압 리미터 회로의 설정가능한 전압 범위나 전압 세분화(전압 을 나눔;쪼갬)는 그 용도에 맞도록 설계할 필요가 있다. 즉, 상기 전압 리미터 회로의 설정 전압의 범위나 전압 세분화는 자유롭게 설정할 수 있는 것이 바람직하다.

도 7은 EEPROM이나 플래쉬 메모리 등에 있어서 기록 전압, 소거 전압으로 대표되는 내부 전압을 발생시키는 내부 전압 발생 회로의 종래예의 등가 회로를 나타내고 있다.

도 7에 의하면 어떤 내부 전압을 발생시키는 승압 회로(70)의 출력 노드(10)에 전압 리미터 회로가 접속되어 있다. 이 전압 리미터 회로는 승압 회로(70)의 출력 노드(10)와 접지 전위 Vss와의 사이에 저항값이 일정한 부하 저항 소자 RL과, 출력 노드의 전압치를 설정하는 트리밍 회로(20)의 증가 저항 R1´가 직렬로 접속되어 있다.

상기 저항 소자 RL, R1´의 접속 노드 N1의 전위를 전위 비교 회로(13)에서 기준 전압 Vref를 비교함으로써 비교 출력 VXXFLG를 얻을 수 있다. 이 비교 출력 VXXFLG를 승압 제어 회로(17)를 통해 승압 회로(70)에 피드백함으로써, 상기 접속 노드 N1의 전위가 기준 전압 Vref와 같아지도록 승압 회로(70)의 승압 동작을 억제한다. 그 결과, 출력 노드(10)의 출력 전압 VXX가 일정해지도록 제어된다.

도 8은, 도 7 중의 트리밍 회로(20)의 종래예로서, 저항 분압 방식의 D/A 변환 회로의 등가 회로를 나타내고 있다.

이 트리밍 회로는, 직렬 접속되어 있는 분할 저항(S), R1-1, R1-2, … , R1-m과, 상기 각 저항의 접지 전위측의 각 일단에 각 일단이 접속되고, 각 타단이 일괄적으로 접지 전위 Vss에 접속되어 있는 스위치용 MOS 트랜지스터(S), T1, T2,… Tm와, 제어 데이터 B1, B2, … Bn을 디코드하여 상기 각 MOS 트랜지스터를 택일적으로 온 상태로 스위치 제어하기 위한 제어 신호(S)D1, D2, … Dm을 공급하는 디코드 회로(21)로 이루어진다.

도 7에 도시한 승압 회로(70)의 출력 노드(10)의 출력 전압 VXX는 수학식 1로 나타내어진다.

상기 수학식 1로부터 알 수 있는 바와 같이, 트리밍 회로(20)의 등가 저항 R1´을 조정하여 접속 노드 N10의 전위를 바꿈으로써, 출력 전압 VXX를 조정할 수 있다.

그러나, 도 7 및 도 8의 회로 구성(S)에서는, 부하 저항 소자 RL과 트리밍되는 저항 소자 R1´에 의해서 출력 전압 VXX의 절대치와 전압 세분화폭이 정해진다. 바꿔서 말하면, 저항 소자 R1´나 부하 저항 소자 RL의 저항값이 바뀌면, 출력 전압 VXX의 값과 전압 세분화 폭이 바뀌기 쉽다.

따라서, 출력 전압 VXX의 원하는 설정치의 범위가 변경되면, 전압 세분화 폭을 바꾸도록 하기 때문에, 트리밍 회로(20)의 등가 저항 R1´ 실제로는 예를 들어 도8의 각 저항값을 다시 정할 필요가 있다. 또한, 전압 세분화 폭만 변경할 경우에도 동일하다.

이것은, 프로세스 공정을 거친 칩으로 전압을 조정할 경우에도 적용된다. 예를 들어 FIB 가공에 의해 배선(저항 성분)을 추가 및 삭제하여 저항 소자 R1´나 RL의 저항값을 변경하면 설정치 뿐만아니라 전압 세분화까지 바뀌는 부적합함이 발생할 경우가 있다.

즉, 도 7 및 도 8에 도시된 종래의 내부 전압 발생 회로는, 설정 전압의 범위나 최소치와 전압 세분화의 결정 방법이 자유롭지 못하다. 설정 전압의 최소치를 바꾸면 전압 세분화도 변경될 뿐만아니라, 설정 전압(S)의 수에 따른 제어 신호(S)를 생성하기 위한 디코드 회로(21)를 필요로 하기 때문에, 구성이 복잡해지고, 사용 소자수가 많아진다.

예를 들어 전압 리미터 회로의 설정 전압을 16스텝(S)으로 하기 위해서는, 트리밍 회로(20)에서의 분할 저항 R1-i(i=1,2,…m)과 MOS 트랜지스터 Ti의 쌍이 16개, MOS 트랜지스터 Ti의 게이트에 입력할 제어 신호 Di용의 배선도 16개, 디코드 회로(21)로서 4비트의 디지털 데이터를 디코드하기 위한 4입력 디코더 회로가 16개 필요해진다.

일반적으로는, 트리밍의 스탭수가 2^N의 경우, 분할 저항을 2^N개 준비하고, N비트의 디지털 입력에 대응하는 N입력 디코더가 2^N개 필요하다.

상기 N의 값이 커지면, 디코더 회로(21)나 분할 저항의 소자수가 급격히 증가한다. 그 때문에, 트리밍 회로(20)의 패턴 면적이 증가해 버리고, 회로 설계가 곤란해진다. 게다가 저항값의 제조 격차에 대해서도 패턴 변경의 자유도가 없기 때문에, 저항값의 조정을 위한 설계 변경이 더욱 곤란해진다.

다음에, 상기 내부 전압 발생 회로를 EEPROM의 다단계 고전원 발생 회로에 적용한 종래예에 대해서 설명한다.

EEPROM 중에서 고집적화·일괄 소거가 가능한 것으로서, 메모리 셀을 복수개 직렬 접속한 셀유닛(NAND 셀)의 어레이를 채택한 NAND 셀형 플래쉬 메모리가 알려져 있다.

NAND 셀형 플래쉬 메모리 중 하나인 메모리 셀은, 소스·드레인 영역이 형성된 반도체 기판 상에 절연막을 통해 부유 게이트(전하 축적층)와 제어 게이트가 적층된 MOSFET 구조를 갖는다. 그리고, 인접한 메모리 셀들이 소스·드레인을 공유함으로써, 복수개의 메모리 셀이 직렬 접속되어 NAND셀을 구성한다. 이러한 NAND셀이 매트릭스 배열되어 하나의 메모리 셀 어레이가 구성된다.

이 경우, 각 비트선은 열방향으로 배열되어 있으며, 메모리 셀 어레이의 열방향에 나열된 각 NAND 셀의 일단측의 드레인은, 각각 선택 게이트 트랜지스터를 통해 상기 비트선에 공통접속되며, 타단측 소스는 역시 선택 게이트 트랜지스터를 통해 공통 소스선에 접속되어 있다. 또한, 각 셀 트랜지스터의 제어 게이트는 행방향으로 연속적으로 설치되어 제어 게이트선(워드선)이 되고, 각 선택 게이트 트랜지스터의 게이트는 행방향으로 연속적으로 설치되어 선택 게이트선이 된다.

이러한 NAND셀형 플래쉬 메모리는, K.D.Suh et al. 'A3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme,'IEEE J. Solid-State Circuits, vol.30, No.11,pp.1149-1156,Nov.1995.등에 발표되어 있다.

그리고, 상기 문헌의 도 7에는, 데이터 기록시나 소거시에 워드선 등에 공급할 기록 전압 Vpgm을 발생시키는 Vpgm 발생 회로(승압 회로) 및 전압 리미터 회로로서, 도 9a에 도시한 구성이 나타나 있다.

도 9a에 있어서, Vpgm 발생 회로(100)의 출력 노드(Vpgm 노드)와 접지 전위 Vss와의 사이에 접속되어 있는 전압 리미터 회로는, 전압 발생 회로부, 저압 비교 회로부 등으로 구성되어 있다.

상기 전압 발생 회로부는, 직렬접속된 복수개의 전압 분할용의 저항(S)Ri(본예에서는 R12∼R1) 및 1개의 NMOS 트랜지스터 QnO와, 일부의 저항(본예에서는 R10∼R1)의 각각의 일단측에 각각의 일단측이 접속되고, 타단이 공통 접속된 복수개의 스위치 선택용 NMOS 트랜지스터Qni(본예에서는 Qn1∼Qn10)로 구성되어 있다.

상기 NMOS 트랜지스터(S)Qn1∼Qn10의 각각의 게이트에는, 대응하는 제어 신호 TRMi(본예에서는 TRM1∼TRM10)가 공급된다. 또한, 상기 NMOS 트랜지스터 Qn0의 게이트에는 제어 신호 PGM이 공급된다.

또한, 상기 전압 비교 회로부는, PMOS 트랜지스터(S) Qp1,Qp2 및 NMOS 트랜지스터(S)Qn21, Qn22, Qn23으로 이루어진 차동형의 연산 증폭 회로이고, 상기 전압 발생 회로부의 저항(S)R11,R12간의 접속 노드의 전압이 구동용 MOS 트랜지스터의 한쪽인 NMOS 트랜지스터 Qn22의 게이트에 공급된다. 그리고, 구동용 MOS 트랜지스터(S)의 다른쪽의 NMOS 트랜지스터 Qn21의 게이트에는 참조용 전압 발생 회로(도시 생략)에서 발생되는 참조용 전압 Ref가 공급되고, 참조용 전압 Ref와 상기 저항 R11, R12의 접속 노드의 전위와의 비교가 행해진다.

또한, 상기 전압 비교 회로부 내의 NMOS 트랜지스터 Qn23의 게이트에는 상기 제어 신호 PGM이 공급되고, 이 신호 PGM이 'H' 레벨로 되어 NMOS 트랜지스터 Qn23이 도통했을 때에, 전압 비교 회로의 비교 동작이 행해진다.

또한, 상기 전압 비교 회로부의 출력 노드의 신호와 상기 제어 신호 PGM이 2입력 낸드 회로(101)에 입력된다. 이 낸드 회로(101)의 출력이 클록 출력 회로(102)에 입력된다. 입력된 낸드 회로(101)의 출력은 클록 신호 ψp, /ψp에 의해 제어되어 출력 신호 ψvpgm, /ψvpgm으로서 출력된다.

상기 구성의 전압 리미터 회로에 있어서는, 저항(S)R11와 R12의 접속 노드의 전위가 참조용 전압 Ref보다도 큰지 작은지가 판정된다. 판정 결과에 따라서 출력 신호 ψvpgm, /ψvgpm이 활성화되고, 또한, Vvpgm 발생 회로(100)의 동작의 정지/활성 상태가 제어된다. 그 결과 Vvpgm 노드는 일정한 전압(리미트 전압)으로 유지된다.

그리고, Vvpgm 노드와 접지 전위 V_GG와의 사이의 전위차가 저항(S) R12∼R1에 의해서 복수로 분할된다. 분할된 복수의 전위차 출력(S)은 스위치 선택용 트랜지스터 Qn1∼Qn10 중 어느 하나의 트랜지스터가 제어 신호 TRM1∼TRM10에 따라서 도통하도록 제어된다. 따라서, 제어 신호 TRM1∼TRM10의 설정 변경에 의해 리미터 전압 설정값의 조절이 가능해진다.

즉, 도 9b에 도시한 바와 같이, 트랜지스터 Qn1가 선택되면 16.0V가 발생되고, 트랜지스터 Qn2가 선택되면 16.5V가 발생되며, 트랜지스터 Qn10이 선택되면 20.0V가 발생된다. 이 회로에서는, 15.5V에서 20.0V까지 0.5V의 간격으로 다른 출력 전압(S)을 발생시킬 수 있다.

그러나, 도 9a 중의 전압 리미터 회로는 다음과 같은 문제점을 갖는다.

우선, 제어 신호(S) TRM1∼TRM10은 디코드된 신호(S)이고, 제어 신호(S) TRMi의 각 1개당 1개의 디코더가 필요하다. 따라서, 출력 전압의 세부화 수가 증가함에 따라서 디코더의 수가 증가하고, 그 결과 패턴 면적이 증가한다.

또한, 메모리 셀(S)의 기록, 소거 특성에 따라서, 출력 전압의 설정값을 변경할 필요가 발생한 경우, 출력 전압의 설정 방법이 자유롭지 못하기 때문에, 모든 저항값을 바꿀 필요가 발생할 수도 있다. 특히 출력 전압의 세분화 수가 많은 경우에는 모든 저항값을 미세하게 조정하거나 수정하는 것은 곤란하다.

또한, 전술한 패턴 면적이 증대한다고 하는 결점을 개선하기 위해서, 디코더를 사용하지 않고, 전압 가산형의 D/A 변환 회로, 전압 가산형의 D/A 변환 회로, 겹침 저항 방식의 D/A 변환 회로 등이라는 저항을 조합하여 직접 아날로그적으로 디코드하는 방식이 몇 개 알려져 있다.

이것들 중에서는, 전류 가산형의 D/A 변환 회로가 가장 자주 사용되고 있으며, 동작 원리는 예를 들어 「도해 D/A 변환 입문, 米山壽一著, 오옴사, 1993년」등에 개시되어 있다.

상기한 바와 같이 종래의 내부 전압 발생 회로의 전압 리미터 회로는, 설정 전압의 범위나 최소치와 전압 세분화의 결정 방법이 자유롭지 못하며, 설정 전압의 최소값을 바꾸면 전압 세분화도 변경될 뿐만아니라, 트리밍용의 디코드 회로는 설정 전압의 수만큼 제어 신호를 생성할 필요가 있기 때문에, 구성이 복잡해지고 사용 소자의 수가 많아지는 문제가 있었다.

본 발명은 상기의 문제점을 해결하기 위해 이루어진 것으로, 설정 전압의 최소치와 전압 세분화를 별도로 설정할 수 있고, 전압 세분화를 일정 상태에서 설정 전압의 범위를 시프트시킬 수 있으며, 트리밍용의 디코드 회로를 필요로 하지 않으며, n개의 제어 신호로 2의 n승개의 전압값을 설정할 수 있는 내부 전압 발생 회로를 제공하는 것을 목적으로 한다.

또한, 본 발명은 전류 가산형의 D/A 변환 회로를 사용하여, 기준 전위와 그것 보다 높은 전원 전위와의 사이의 다단계의 양의 전압(S)을 비교적 용이하게 출력시킬 수 있으며, 또한, 디지털 입력의 비트수 n이 증가하여도 저항 회로망의 패턴 면적이 차지하는 비율의 증대를 억제할 수 있는 반도체 메모리를 제공하는 것을 목적으로 한다.

본 발명의 내부 전압 발생 회로는, 전압 발생 회로와, 상기 전압 발생 회로의 출력 노드에 일단측이 접속된 부하 저항 소자와, 상기 부하 저항 소자의 타단측의 제1 노드에 접속되고, 디지털 데이터에 따라서 등가 저항이 제어됨으로써 상기 부하 저항 소자측에서의 입력 전류의 크기를 제어하는 제1 전압 설정 회로와, 상기 부하 전항 소자의 타단측의 제1 노드에 접속되고, 상기 부하 저항 소자측에서 소정의 전류가 흐르는 제2 전압 설정 회로와, 상기 제1 노드의 전위와 소정의 기준 전위를 비교하여, 상기 제1 노드의 전위를 검출하는 전위 비교 회로와, 상기 전위 비교 회로의 출력에 의해 실질적으로 상기 전압 발생 회로를 억제함으로써 상기 제1 노드의 전위가 상기 기준 전위와 동일해지도록 설정하는 승압 제어 회로를 구비한다.

또한, 본 발명의 반도체 메모리는, 발진 인에이블 신호에 의해 발진 동작의 여부가 제어되고, 발진 동작 상태에서는 소정 주기의 클록 신호를 발생하는 발진 회로와, 상기 클록 신호가 공급됨으로써, 전원 전위를 승압하여 소정의 고전압을 발생시키는 승압 회로와, 상기 승압 회로의 출력 노드에 일단측이 접속된 부하 저항 소자와, 상기 부하 저항 소자의 타단측의 제1 노드에 접속되고, 디지털 데이터에 따라서 등가 저항이 제어됨으로써 상기 부하 저항 소자측에서의 입력 전류의 크기를 제어하는 제1 전압 설정 회로와, 상기 부하 저항 소자의 타단측의 제1 노드에 접속되고, 상기 부하 저항 소자측에서 소정의 전류가 흐르는 제2 전압 설정 회로와, 상기 제1 노드의 전위와 소정의 기준 전위를 비교하여, 비교 출력에 의해 상기 발진 회로의 발진 인에이블 신호의 활성/비활성 상태를 제어하는 연산 증폭 회로와, 상기 승압 회로의 출력 전압이 사용됨으로써 데이터의 기록이 행해지는 메모리 셀로 이루어진 메모리 셀 어레이를 구비한다.

도 1은 본 발명의 내부 전압 발생 회로의 제1 실시 형태를 나타내는 등가회로도.

도 2는 도 1의 내부 전압 발생 회로의 제1 실시예의 구체적 구성을 나타내는 회로도.

도 3은 도 2 중의 제2 전압 설정 회로의 일예를 나타내는 회로도.

도 4는 본 발명이 적용되는 NAND 셀 형의 EEPROM의 전체 구성을 개략적으로 나타내는 블록도.

도 5a는 도 4 중의 각 고전압 발생 회로에 각각 사용되는 발진 회로의 일예인 링 오실레이터를 나타내는 회로도.

도 5b는 각 고전압 발생 회로에 사용된 승압 회로(S)의 대표적인 예로서, Vpp 발생 회로를 나타내는 회로도.

도 6은 도 4 중의 각 고전압 발생 회로 중 대표적으로 Vpp 발생 회로 및 Vpp 리미터 회로를 나타내는 회로도.

도 7은 종래의 내부 전압 발생 회로를 나타내는 등가 회로도.

도 8은 도 7 중의 저항 분압 방식의 전압 트리밍 회로를 나타내는 회로도.

도 9a는 종래의 NAND 셀 형 플래쉬 메모리에 사용되는 기록 전압(Vpgm) 발생 회로(승압 회로)와 전압 리미터 회로의 일예를 나타내는 회로도.

도 9b는 도 9a에 나타낸 회로(S)의 동작예를 나타낸 파형도.

〈도면의 주요부분에 대한 부호의 설명>

10 : 출력 노드

11 : 제1 전압 설정 회로

12 : 제2 전압 설정 회로

13 : 전위 비교 회로

16 : 기준 전압 발생 회로

17 : 승압 제어 회로

20 : 트리밍 회로

21 : 디코더 회로

60 : 제어 회로

61 : 메모리 셀 어레이

63 : 열 디코더

64 : 어드레스 버퍼

65 : 행 디코더

66 : 데이터 입출력 버퍼

67 : 기판 전위 제어 회로

70 : 승압 회로

이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다.

도 1은 본 발명의 제1 실시 형태에 관한 내부 전압 발생 회로의 등가 회로를 도시하고 있다.

도 1에 도시한 내부 전압 발생 회로는, 도 7을 참조하여 전술한 내부 전압 발생 회로와 비교하여, 전압 리미터 회로가 상이하다.

즉, 어떤 내부 전압을 발생하는 전압 발생 회로(예를 들어 승압 회로;70)의 출력 노드(10)에 접속된 전압 리미터 회로는, 상기 승압 회로(70)의 출력 노드(10)에 일단측이 접속된 부하 저항 소자 RL과, 상기 부하 저항 소자 RL의 타단측의 제1 노드 N1과 접지 전위 Vss와의 사이에 접속된 트리밍 회로를 구비한다.

상기 트리밍 회로는, 디지털 데이터에 따라서 등가 저항 R10(제1 등가 저항)이 제어됨으로써 상기 부하 저항 소자 RL측에서의 입력 전류 I10의 크기를 제어하는 전류 가산식의 DA 컨버터를 원리로 하는 회로가 사용되어 이루어진 제1 전압 설정 회로(11)와, 상기 부하 저항 소자 RL측에서 소정의 전류가 흐르는 제2 전압 설정 회로(12)가 병렬로 접속되어 있다. 상기 제2 전압 설정 회로(12)는, 등가 저항 R20(제2 등가 저항)이 제어됨으로써 상기 부하 저항 소자 RL 측에서의 입력 전류 I20의 크기를 제어할 수 있도록 구성되어 있다.

그리고, 상기 제1 노드 N1의 전위를 전위 비교 회로(연산 증폭 회로;13)에서 기준 전압 Vref와 비교하여 얻어진 출력 신호 VXXFLG를 사용하여, 상기 제1 노드 N1의 전위가 기준 전압 Vref와 같아지도록, 승압 제어 회로(17)를 통해 상기 승압 회로(70)의 승압 동작을 제어하여 출력 전압 VXX를 얻도록 구성되어 있다.

여기서, 상기 전압 비교 회로(13)에 의한 비교·제어 동작에 대해서 설명해 둔다.

상기 전압 비교 회로(13)는 상기 제1 노드 N1의 전위가 기준 전압 Vref보다 낮거나 높을 때에 따라서 'L'/'H' 레벨이 되는 출력 신호 VXXFLG를 출력한다.

상기 출력 전압 VXX가 원하는 전압값에 도달하지 않은 때(제1 노드 N1의 전위가 기준 전압 Vref보다 낮은 때)에는, 출력 신호 VXXFLG는 'L' 레벨이 되고, 승압 제어 회로(17)는 승압 회로(70)의 승압 동작을 지속시킨다.

이것에 대하여, 상기 출력 전압 VXX가 원하는 전압값에 도달하고 있을 때(제1 노드 N1의 전위가 기준 전압 Vref보다 높은 때)에는, 출력 신호 VXXFLG는 'H' 레벨이 되고, 승압 제어 회로(17)는 승압 회로(70)의 승압 동작을 억제한다.

이러한 승압 제어 회로(17)의 구체예로서는, 예를 들어 승압 클록 신호를 정지시키는 회로, 또는 VXX 단자로부터 접지 노드로의 리크 패스를 도통시키는 회로가 있다.

도 1에 도시한 승압 회로(70)의 출력 노드(10)의 출력 전압 VXX는 수학식 2로 나타내진다.

상기 수학식 2로부터 알 수 있는 바와 같이, 출력 전압 VXX에 대해서 제1 전압 설정 회로(11)의 등가 저항 R10 및 제2 전압 설정 회로(12)의 등가 저항 R20이 별도로 주어지고 있다.

제1 전압 설정 회로(11)의 제1 등가 저항 R10이 무한대일 때, 제1 노드 N1에는 제2 전압 설정 회로(12)의 전류 I20만 흐르기 때문에, 승압 회로(70)의 출력 전압 VXX는 전류 I20으로 결정되는 최소값이 된다. 이 최소 전압치는 상기 기준 전압 Vref와 제2 전압 설정 회로(12)의 제2 등가 저항 R20에 의해서 정해진다. 즉, 제2 등가 저항 R20은 승압 회로(70)의 최소 전압 출력을 결정하는 역할을 한다.

이것에 대하여, 제1 전압 설정 회로(11)의 제1 등가 저항 R10을 적게함에 따라서, 제1 등가 저항 R10에 따른 전류 I10 및 제2 전압 설정 회로(12)의 전류 I20이 제1 노드 N1을 흐르게 되어, 승압 회로(70)의 출력 전압 VXX는 커진다.

이와 같이 제1 등가 저항 R10을 조정함으로써 승압 회로(70)의 출력 전압 VXX의 스텝 전압을 결정할 경우, 상기한 바와 같이 제2 등가 저항 R20에 의해서 승압 회로(70)의 최소 전압 출력을 바꿔도, 출력 전압에 대해서 별도로 기여하기 때문에 제1 등가 저항 R10에 의한 출력 전압 변화만큼, 즉, 전압 세분화는 변화하지 않는다.

즉, 상술한 내부 전압 발생 회로는, 설정 전압의 대략적인 설정을 행하기 위해서 설정 전압의 최소값을 결정하는 제2 전압 설정회로(12)와, 설정 전압의 미세한 설정을 행하기 위해서 전압 세분화를 결정하는 제1 전압 설정 회로(11)를 서로 독립적으로 동작할 수 있도록 구성하고 있으므로, 설정 전압의 전압 세분화를 일정하게 유지하여 설정 전압의 범위를 시프트시킬 수 있게 된다.

[실시예1](도2)

도 2는 도 1의 회로의 일예를 구체적으로 도시하고 있다.

이하, 도 2에 도시한 내부 전압 발생 회로를 참조하여 실시예1을 상세히 설명한다.

도 2에 있어서, 70은 승압 회로, 10은 승압 회로(70)의 출력 노드, RL은 부하 저항 소자, N1은 부하 저항 소자 RL 타단측의 제1 노드, 11은 제1 전압 설정 회로, 12는 제2 전압 설정 회로이다.

13은 상기 제1 노드 N1에 얻어지는 분압 전위를 기준 전위 Vref와 비교하여, 비교 출력에 의해 실질적으로 상기 승압 회로(70)를 제어하고, 상기 제1 노드 N1이 상기 기준 전위 Vref와 등전위가 되도록 피드백 제어하기 위한 오피앰프(연산 증폭 회로)이다.

제1 전압 설정 회로(11)에 있어서, M1∼Mn은 제1 노드 N1에 각 일단이 공통적으로 접속된 복수개(n, 본예에서는 n=3)의 제1 스위치 소자이고, 각각 디지털 입력의 각 비트 신호 B1∼Bn에 대응하여 전환 제어된다.

M1´∼Mn´는 각 일단이 제2 노드 N2에 공통적으로 접속되고, 상기 디지털 입력의 각 비트 신호 B1∼Bn이 각각 인버터 회로 IV에 의해 반전된 신호 /B1∼/Bn에 따라서 전환 제어되는 복수개(n)의 제2 스위치 소자이다.

상기 복수의 제1 스위치 소자 M1∼Mn과 상보적으로 전환제어되는 복수의 제2 스위치 소자 M1´∼Mn´ 중의 각 대응하는 스위치 소자의 타단끼리는 공통적으로 접속되어 있다.

이들 스위치 소자 M1∼Mn, M1´∼Mn´는 디지털 입력의 상보적인 각 비트 신호 B1∼Bn, /B1∼/Bn에 대응하여 각각 상기 제1 노드 N1, 제2 노드 N2를 선택하는 상태로 전환제어되는 전환 회로망(14)을 구성하고 있다.

15는, 상기 각 대응하는 스위치 소자의 공통 접속 노드에 대응하여 각 일단이 접속된 복수개(n)의 제1 저항 소자 R5∼R7 및 복수개 (n+1)의 제2 저항 소자 R1∼R4가 사다리형으로 접속되어 이루어진 래더 저항 회로망이다. 여기서, 스트링 접속된 제2 저항 소자 R1∼R4의 저항값을 R로 나타내면, 제1 저항 소자 R5∼R7의 저항값은 2R로 설정되어 있다.

R8은 상기 래더형 저항 회로망(15)의 제2 저항 소자군(R1∼R4)의 일단과 Vss 노드와의 사이에 접속된 제3 저항 소자이다.

16은 제2 노드 N2에 기준 전위 Vref와 등전위를 인가하는 기준 전압 발생 회로이고, 저임피턴스를 갖는다.

즉, 제1 전압 설정 회로(11)는 전환 회로망(14)에 래더 저항 회로망(15)이 접속되어 이루어진 전류 가산형의 D/A 변환 회로가 사용되고 있다.

또한, 도 2 중, 17은 승압 회로(70)의 승압 동작을 제어하는 승압 제어 회로이다.

다음에, 도 2의 내부 전압 발생 회로의 동작을 설명한다.

제1 스위치 소자 M1∼Mn 및 제2 스위치 소자 M1´∼Mn´의 각 저항값은, 제1 저항 소자 R5∼R7의 저항값에 비해서 충분히 작은 것으로 한다.

먼저, 동작의 개요를 설명하면, 디지털 입력값에 대응하여 전류 가산형의 D/A 변환 회로의 저항값이 변화함으로써, 승압 회로(70)의 출력 노드(10)의 출력 전압 VXX가 변화한다.

이 경우, 도 2의 회로가 안정 상태에 있을 때에는, 제1 노드 N1 및 제2 노드 N2는 가상적으로 단락되어 기준 전위 Vref가 되고, 전환 회로망(14)이 디지털 입력의 각 비트 신호 B1∼Bn, /B1∼/Bn에 대응하여 전환 제어되었을 때, 상기 제1 노드 N1, 제2 노드 N2 중 어느것을 선택하더라도 동일한 전위이기 때문에, 이하에 진술할 합성 저항의 계산이 가능해진다.

즉, 래더 저항 회로망(15)에서의 저항 스트링의 각 저항 접속 노드 중 노드 C에서 제2 노드 N2 간의 저항 중, 노드 D를 경유한 쪽의 합성 저항 RC1은 R1 + R2가 되고 2R이 된다. 이것은, 노드 C에서 제1 저항 소자 R5 측을 본 저항값 2R과 동일하다.

따라서, 노드 D측에서 노드 C로 유입되는 전류 I1와, 스위치 소자 M1이 온 상태일 때 제1 노드 N1에서 스위치 소자 M1 및 제2 저항 소자 R5를 통해 노드 C에 유입되는 전류 I1 또는 스위치 소자 M1´가 온 상태일 때에 제2 노드 N2에서 스위치 소자 M´ 및 제1 저항 소자 R5를 통해 노드 C에 유입되는 전류 I1은 동일하다.

다음에, 상기 저항 스트링의 노드 C로부터 접지 전위 Vss측의 하나의 인접 노드 B에 대해서 생각하면, 이 노드 B로부터 노드 N2 간의 저항 중, 노드 C,D를 경유한 쪽의 합성 저항 RB1은 R3+1/{(1/R5)+(1/RC1)}이 되고, 2R이 된다. 이것은, 노드 B에서 제1 저항 소자 R6측을 본 저항값 2R과 동일하다.

따라서, 노드 C측에서 노드 B로 유입되는 전류 I2(=2×I1)와, 스위치 소자 M2가 온 상태일 때에 제1 노드 N1으로부터 스위치 소자 M2 및 제1 저항 소자 R6을 통해 노드 B에 유입되는 전류 I2 또는 스위치 소자 M2가 온 상태일 때에 제2 노드 N2로부터 스위치 소자 M2´ 및 제1 저항 소자 R6을 통해 노드 B로 유입되는 전류 I2와는 동일하다.

이상과 같이, 상기 저항 스트링의 각 저항 접속 노드를 접지 전위 Vss측을 향하여 순서대로 생각하면, 노드 A, 노드 N2 간의 저항 중, 노드 B를 경유한 쪽의 합성 저항값 RA1은, 노드 A에서 제1 저항 소자 R7측을 본 저항값과 동일하다. 따라서, 노드 A와 제1 노드 N1 및 노드 A와 제2 노드 N2와의 사이의 합성 저항은 R로 동일하다.

따라서, 각 저항 접속 노드와도 접지 전위 Vss 측을 향해서 유출되는 전류는, 제1 저항 소자 R5 내지 R7측 및 제2 저항 소자 R1 내지 R4측에서 각각 유입되는 동일한 전류가 가산된 것이 되어 이하의 특징을 갖는다.

즉, 래더 저항 회로망(15)에서 제3 저항 소자 R8을 통해 접지 전위 Vss측을 향하여 유출되는 전류를 I10´으로 바꾸면, 상기 저항 스트링에서의 접지 전위 Vss측의 일단인 노드 A에서 노드 D측을 향하는 각 저항 접속 노드에 대응하는 각 스위치 소자에 흐르는 전류는, 순서대로, I10´/2, I10´/4, I10´/8의 가중을 갖는다. 이들 전류가 가산된 전류 I10이 부하 저항 RL로 전압변환된다.

또한, 각 부 저항 소자를 전체적으로 높은 저항값으로 설정하고, 도 1, 도 2에 도시한 전압 설정 회로에서의 관통 전류를 감소시킴으로써, 승압 전위의 상승 특성이 좋아지고, 소비 전력도 감소된다.

이것에 대하여, 관통 전류는 다소 커지지만, 각 부의 저항 소자를 전체적으로 작게 하면, 제1 노드 N1의 전위 변화를 감지하는 응답성이 좋아지기 때문에, 설정 전위에서의 안정성이 좋아진다. 따라서, 출력 전압의 용도에 따라서 저항값을 설정할 필요가 있다.

도 2에 있어서, 제2 전압 설정 회로(12)에 유입된 전류 I20은, 수학식 3 으로 나타내진다.

여기서, Vref는 기준 전압, R20은 제2 전압 설정 회로(12)의 등가 저항이다.

이상으로부터, 상기 승압 회로(70)로부터 부하 저항 소자 RL을 통해 흐르는 전류는, I10 + I20이 되므로, 승압 회로(70)의 출력 전위 VXX는 수학식 4로 나타난다.

상기 수학식 4에 있어서, 제1항, 제2항은 디지털 입력값에 관계없이, R20과 RL과 Vref로 결정되는 전압이 된다. 또한, 제3항은 디지털 입력 B1,B2,…Bn(Bn은 0또는 1) 값에 따라서 Vref·RL/(R+R8)로 결정되는 전압 세분화에 비례한 전압이 된다.

이것은, 제1 전압 설정 회로(11)가 승압 회로(70)의 출력 전위 VXX의 전압 세분화를 결정하고, 제2 전압 설정 회로(12)가 승압 회로(70)의 출력 전위 VXX의 최소값을 결정하는 것을 나타내고 있다.

도 3은 도 2 중의 제2 전압 설정 회로(12)의 등가 저항 R20의 저항값을 바꾸는 수단의 일예를 나타내고 있다.

도 3에 있어서, 제1 노드 N1과 접지 노드와의 사이에는, 저항 소자 R21과 게이트에 제어 신호 A1이 인가되는 NMOS 트랜지스터 T21로 이루어진 스위치 소자가 직렬로 접속된 제1 직렬 회로 및 저항 소자 R22와 게이트에 제어 신호 A2가 인가되는 NMOS 트랜지스터 T22로 이루어진 스위치 소자가 직렬로 접속된 제2 직렬 회로가 병렬로 접속되어 있다.

여기서, R21＞R22일 때, 제어 신호 A2를 'L' 레벨로 하여 트랜지스터 T22를 오프시키고, 제어 신호 A1을 'H' 레벨로 하여 트랜지스터 T21을 온시켜 저항 소자 R21을 선택하면, 승압 회로(70)의 출력 전위 VXX의 최소값은 작아지고, 그 전위를 기준으로 하여, 제1 전압 설정 회로(11)의 디지털 입력의 각 비트 신호 B1,…,Bn에 의해서 Vref·RL/(R+R8)의 전압 세분화의 트리밍, 또는 스텝업 동작이 가능하다.

이것에 대하여, 제어 신호 A1을 'L' 레벨로 하여 트랜지스터 T21을 오프시키고, 제어 신호 A2를 'H' 레벨로 하여 트랜지스터 T22를 온으로 하여 저항 소자 R22를 선택하면, 승압 회로(70)의 출력 전위 VXX의 최소값은 커지고, 그 전위를 기준으로 하여, 제1 전압 설정 회로(11)의 디지털 입력의 각 비트 신호 B1,…,Bn에 의해서 Vref·RL/(R+R8)의 전압 세분화의 트리밍,또는 스텝업 동작이 가능하다.

즉, 상기한 바와 같은 제1 실시예의 내부 전압 발생 회로에 의하면, 전압 세분화를 결정하는 역할을 갖는 제1 전압 설정 회로(11)와, 출력 전위의 최소값을 결정하는 역할을 갖는 제2 전압 설정 회로(12)를 병렬로 접속함으로써, 각각의 역할을 독립적으로 발휘시킬 수 있었다.

이것은, 설계 단계에 있어서 각 값을 설정할 경우나, 실제의 칩에 있어서 FIB 가공 등에 의해 설정 전압을 미세 조정할 경우 등의 처리를 용이하게 한다.

예를 들어, 도 2에서의 제1 전압 설정 회로(11)에 있어서, 전압 세분화는 Vref·RL/(R+R8)로 나타내지만, R8만을 변경함으로써, 전압 세분화의 변경이 가능하고, R8을 변경하기 전의 동일한 최소 전압으로부터 다른 전압 세분화로 출력 전압을 설정해갈 수 있다. 또한, 도 2에서의 제2 전압 설정 회로(12)에서, R20을 변경함으로써, 전압 세분화를 바꾸지 않고, 설정 전압을 시프트시킬 수 있다. 이러한 특징을 이용하여, 예를 들어 도 3의 실시예에 도시한 바와 같이, A1, A2를 각각 어떤 동작 모드에 대응한 선택 신호로 하여, 다른 설정 전압 범위에서 사용할 수 있다.

또한, 전압 세분화를 결정하는 역할을 갖는 제1 전압 설정 회로(11)에 D/A 컨버터를 응용한 회로를 사용하고 있기 때문에, n개의 신호에 의해 2ⁿ승대로 전압을 설정할 수 있으며, 종래의 디코드 방식에서는 설정 전압의 수만큼 필요했던 제어 신호, 스위치용 MOS 트랜지스터군 및 디코드 회로 자체가 불필요하게 된다.

즉, 제1 전압 설정 회로(11)의 스위치 소자 M1∼Mn를 오프 상태(스위치 소자 M1´∼Mn´를 온 상태)로 제어하면, 제1 노드 N1에서 제1 전압 설정 회로(11)에 흐르는 전류 I10은 0이 되므로, 설정 전압은 제1 노드 N1에서 제2 전압 설정 회로(12)에 흐르는 전류 I20만으로 결정되는 최소값이 된다.

이것에 대하여, 제1 전압 설정 회로(11)의 스위치 소자 M1∼Mn을 온 상태(스위치 소자 M1´∼Mn´를 오프 상태)로 제어하면, 제1 노드 N1에서 제1 전압 설정 회로(11)에 흐르는 전류 I10은 최대값이 되므로, 설정 전압은 최대값이 된다. NAND형 플래쉬 메모리의 기록 동작을 예로 들면 어떤 기록 전압에서의 기록이 베리파이 리드에서 실패하면, 다음 기록시의 기록 전압은 전회보다 어느 전압 세분화 만큼만 높게 설정된다. 즉, 기록 특성이 다른 셀에 대한 재기록시에 기록 전압을 스텝업해 가는 기록 방식에 이용할 경우, 본 회로에서는 제1 전압 설정 회로에 부여하는 디지털 신호 B1,B2,…Bn을 카운터 회로로 인클리먼트해 가는것만으로 용이하게 실현된다.

또한, 상기 디지털 신호의 최하위 비트의 레벨을 고정시키고, 그것보다 1비트 상위를 최하위 비트로 하여 인클리먼트함으로써, 2배의 전압 세분화로 출력 전압을 스텝업하는 것도 용이하다.

또한, 도 2에 도시한 내부 전압 발생 회로는, 제1 전압 설정 회로(11)와 제2 전압 설정 회로(12)를 조합하여 사용하는 것에 이점이 있으며, 제1 전압 설정 회로(11)만을 사용한다고 하면 용장 회로가 필요하게 된다.

즉, 제1 전압 설정 회로(11)에 의해서만, 예를 들어 15V에서 18V를 0.5V의 전압 세분화로 트리밍할 경우를 생각하면, 0V에서 18V를 0.5V로 쪼개기 위해서는 디지털 신호의 비트수는 6비트 필요하다.

그러나, 실제로 트리밍하는 것은, 7단계이기 때문에, 제어에 필요한 비트수는 3비트로 족하다. 따라서, 제1 전압 설정 회로(11)만으로는, 용장 비트에 대응하는 여분의 회로가 필요하게 된다. 또한, 이 경우의 최소 전압 15V의 설정에 있어서, 디지털 신호 B1,B2…Bn이 전 비트가 아니라 어떠한 조합으로 되어 있기 때문에 제어 신호와 설정 전압의 대응을 직관적으로 알기는 어렵다. 또한, 설정 전압의 최소값과 전압 세분화를 따로따로 결정할 수 있으므로, 종래와 동일한 문제점도 있다.

이것에 대하여 도 2에 도시한 구성으로 하면, 제1 전압 설정 회로(11)를 3비트의 제어 신호로 제어할 뿐만아니라, 전 비트 모두 0일 때에 설정 전압의 최소 전압 15 V에 대응하므로, 제어 신호와 설정 전압과의 대응도 알기 쉽다.

이상을 정리하면, 하기 표 1과 같이 나타낼 수 있다. 어떤 설정 상태(A)에 대하여, 설정 상태(B)는 상기 제2 전압 설정 회로(12)의 등가 저항 R20만의 변경이고, 설정 전압 최소값을 V2로 변경한 것이다. 또한, 설정 상태(C)는, 상기 제3 저항 소자 R8만의 변경이고, 전압 세분화를 △V2로 변경한 것이다. 설정 최소 전압은 항상 전 비트 'L'로 할 수 있으므로, 설정 전압값과의 대응이 알기 쉽다.

B3 B2 B1	(A) (B) (C)
L L L	V1 V2 V1
L L H	V1 + ΔV1 V2 + ΔV1 V1 + ΔV2
L H L	V1 + 2ΔV1 V2 + 2ΔV1 V1 + 2ΔV2
L H H	V1 + 3ΔV1 V2 + 3ΔV1 V1 + 3ΔV2
：：：	：：：
H H H	V1 + 7ΔV1 V2 + 7ΔV1 V1 + 7ΔV2

(A) 설정 전압의 최소값을 V1로 하고, 전압 세분화를 △V1로 한다.

(B) 등가 저항 R20만 변경하여, 최소값을 V2로 한다.

(C) 저항 소자 R8만 변경하여, 전압 세분화를 △V2로 한다.

상기 내부 전압 발생 회로의 적용 범위는 넓고, 전기적으로 재기록이 가능한 불휘발성 반도체 메모리(EEPROM)의 다단계 고전원 발생 회로, 그 외의 반도체 메모리에 있어서 워드선 구동용 전원, 더미 워드선 구동용 전원, 내부 전원, 메모리 셀 데이터 센스용 참조 전위 발생 회로 등에 적용가능하다.

이하, 본 발명에 관한 내부 전압 발생 회로를 NAND형 EEPROM의 데이터 기록시나 소거시에 워드선(제어 게이트) 등에 공급하는 고전압 발생 회로(승압 회로)의전압 리미터 회로에 적용하여, 원하는 레벨의 세분화로 다단계의 고전압을 발생시키는 예를 설명한다.

도 4는 본 발명이 적용된 NAND 셀 형의 EEPROM의 전체 구성을 개략적으로 나타낸 블록도이다.

도 4에 있어서, 메모리 셀 어레이(61)는 직렬 접속된 메모리 셀의 양단측에 각각 선택 게이트 트랜지스터가 직렬로 접속된 NAND 셀 유닛이, 전체로서 행렬 형상으로 배열되어 형성되어 있다.

이 메모리 셀 어레이(61)에 있어서, 복수의 워드선 WL은, 동일행의 셀 트랜지스터의 각 제어 게이트에 공통적으로 1개씩 접속되고, 각 NAND 셀의 일단측 드레인에 접속된 선택 게이트 트랜지스터는 비트선 BL에, 각 NAND 셀의 타단측 소스에 접속된 선택 게이트 트랜지스터는 공통 소스선에 접속되어 있다.

비트선 제어 회로(62)는, 상기 메모리 셀 어레이(61)에 대하여 열 선택을 행하는 열 선택 스위치와, 메모리 셀 어레이(61)에 대하여 기록 데이터의 래치 동작, 비트선 전위를 읽기 위한 센스 동작, 기록 후의 베리파이 독출을 위한 센스 동작, 재기록 데이터의 래치 동작을 행하는 센스 앰프·기록 데이터 래치 회로와, 각 비트선에 각각 원하는 전압을 공급하는 비트선 드라이버 등으로 구성되어 있으며, 데이터 입출력 버퍼(66)에 접속되어 있다.

열 디코더(63)는 어드레스 버퍼(64)로부터의 열 어드레스 신호를 디코드하고, 디코드 출력에 의해 상기 열 선택 스위치를 제어한다.

행 디코더(65)는 상기 어드레스 버퍼(64)로부터의 행 어드레스 신호를 디코드하는 디코더 회로와, 이 디코더 회로의 디코드 출력에 따라 워드선 WL 및 선택 게이트선에 각각 원하는 전압을 공급하는 워드선 드라이버로 구성되어 있다.

상기 행 디코더(65)의 워드선 드라이버는, 전원 전위 Vcc, 접지 전위(0V) 외에, 후술하는 고전압 발생 회로로부터 기록용 고전압, 기록용 중간 전압, 독출용 고전압이 공급된다. 또한, 상기 비트선 제어 회로(62)의 비트선 드라이버는, 전원 전위 Vcc, 접지 전위(0V) 등이 공급된다.

기판 전위 제어 회로(67)는 메모리 셀 어레이(61)가 형성되는 p형 기판(또는 p웰)의 전위를 제어하기 위해 설치되어 있다. 도 4에는 명기하고 있지 않지만, 소거시에는 소거용 고전압을 발생하여 메모리 셀 어레이의 웰에 소거 전압을 인가하여 채널 소거를 행한다.

3개의 고전압 발생 회로(681∼683)는, 각각 전원 전위 Vcc(예를 들어 3.3V)를 승압하고, 각각 대응하여, 메모리 셀로의 데이터 기록을 행할 때에 필요한 기록용 고전압(∼20V), 기록용 중간 전압(∼10V), 기록 후의 베리파이 독출을 행할 때에 필요한 독출용 고전압(∼4.5V)을 발생하기 위해서 칩 내부에 설치된 것이다.

제어 회로(60)는 칩 내부의 동작을 제어하는 동시에 외부와의 인터페이스를 취하기 위해서 설치되어 있으며, NAND 셀에 대한 소거/소거 베리파이/기록/기록베리파이/독출 동작을 제어하기 위한 시퀀스 제어 수단(예를 들어, 프로그래머블 로직 어레이)이 포함되어 있다.

또한, 각 고전압 발생 회로(681∼683)는 거의 동일하게 구성되어 있으며, 각각 전원 전위 Vcc를 승압하여 고전압을 얻는 승압 회로와, 소정 주기로 발진하여 2상 또는 4상의 클록 신호 ψ,/ψ를 상기 승압 회로에 구동 신호로서 공급하는 링 오실레이터 등의 발진 회로와, 상기 승압 회로로 얻어진 고전압을 원하는 임의의 일정값으로 제한하는 전압 리미터 회로 등으로 구성되어 있다.

도 5a는, 도 4 중의 각 고전압 발생 회로(681∼683)에 각각 사용되는 발진 회로의 일예에 관한 링 오실레이터를 나타내고 있다.

이 링 오실레이터는, 발진 인에이블 신호 OSCE 및 클록 신호ψ 출력의 피드백 신호가 입력되는 2입력 NAND 회로(91)와 복수단의 인버터 회로(92)가 링 형상으로 접속되고, 각 단 사이에는 Vss 노드와의 사이에 커패시터(93)가 접속되어 있으며, 최종단의 인버터 회로로부터 출력되는 클록 신호 ψ가 다시 인버터 회로에 의해 반전되어 클록 신호 /ψ이 된다.

도 5b는 도 4 중의 각 고전압 발생 회로(681∼683)에 각각 사용되는 승압 회로 중 대표적으로 Vpp 발생 회로를 나타내고 있다.

이 승압 회로는, 다단계 종속 접속된 차지펌프 회로(CP)를 이용하여 구성되어 있다. 상기 차지펌프 회로의 구성은 잘 알려지 있는 바와 같이, 소스·게이트가 상호 접속된 MOS 트랜지스터(81)군과, 이 MOS 트랜지스터의 드레인에 일단이 접속되고, 타단에 상기 발진 회로로부터 클록 신호 ψ 또는 클록 신호 /ψ가 인가되는 캐패시터(82)군으로 이루어지고, 2상의 클록 신호 ψ,/ψ가 교대로 활성화되는 상태에서는 승압 출력 노드에 고전압(본 예에서는 Vpp)이 발생된다.

도 6은 도 4 중의 각 고전압 발생 회로(681∼683) 중 대표적으로 Vpp 발생 회로 및 Vpp 리미터 회로를 나타내고 있다.

즉, Vpp 발생 회로(CP 회로;80)의 출력 노드(10)에 부하 저항 소자 RL의 일단이 접속되어 있으며, 오피앰프 A의 출력이 인버터 회로(95)에 의해 반전된 신호가 링 오실레이터(ROSC;90)의 발진 인에이블 신호 OSCE로서 공급되고 있다.

D/A 변환 회로의 저항 회로망으로서, 상보적인 4비트의 디지털 신호(B1,/B1)∼(B4,/B4)에 대응하여 4세트의 스위치 소자(M1,M1')∼(M4,M4')와 R-2R 래더 저항 회로가 사용되고 있다.

Vpp 발생 회로(80)의 출력 전압이 어떠한 원인으로 저하하면, 노드 N1의 전위도 Vpp에 비례하여 저하하기 때문에, 오피앰프 A의 출력이 'L' 레벨, 인버터 회로(95)의 출력(발진 인에이블 신호 OSCE)이 'H' 레벨이 되고, 링 오실레이터(90)는 회로의 특성으로 결정되는 주기로 발진하며, 2상의 클록 신호 ψ,/ψ가 교대로 활성화되고, Vpp 발생 회로(80)가 동작하여 그 출력 전압 Vpp가 상승한다.

한편, Vpp 발생 회로(80)의 출력 전압이 너무 높아지면, 노드 N1의 전위도 Vpp에 비례하여 높아지기 때문에 오피앰프 A의 출력이 'H' 레벨, 인버터 회로(95)의 출력(발진 인에이블 신호 OSCE)가 'L' 레벨이 되며, 링 오실레이터(90)의 동작이 정지하고, Vpp 발생 회로(80)의 승압 동작이 정지한다. 이것에 의해, Vpp 발생 회로(80)의 출력 노드로부터 Vpp 리미터 회로에 흐르는 전류에 의해 Vpp 발생 회로(80)의 출력 노드의 전압이 서서히 저하한다.

이상과 같은 피드백 동작을 반복하여, 출력 전압은 Vpp로 안정된다.

이 경우, 4단의 R-2R 래더 저항 회로에서 사용하고 있는 저항 소자는, R이 6개, 2R이 4개이고, RL, R8, R20을 포함하여도 Vpp 리미터 회로 전체에서 사용하고 있는 저항 소자는 12개이며, 도 8과 같은 종래의 방식에 비해서 저항 소자수를 줄일 수 있다.

또한, 상기 저항비 RL/(R+R8) 및 RL/R20를 일정하게 한 상태로 RL, R8 및 R20의 값을 변경함으로써, Vpp를 바꾸지 않고 저항 분할 회로에 흐르는 전류량을 임의로 변경할 수 있다. 바꿔말하면, 저항 소자의 값이 어떠한 원인으로 격차가 생겨도 RL과 R8과 R20의 3 소자를 조정하는 것만으로 원하는 전류량을 결정할 수 있으므로, Vpp 발생 회로의 설계가 용이할 뿐만아니라, 패턴 면적도 삭감할 수 있다.

또한, 본 발명에 관한 내부 전압 발생 회로는, 상기한 바와 같은 고전압 발생 회로(승압 회로)에 한하지 않고, 각종 전원 전위 발생 회로에 적용할 수 있으며, 특히 가변 스탭수가 많을수록 효과가 증대한다.

또한, 시스템 내에 본 발명의 내부 전압 발생 회로와 종래의 내부 전압 발생 회로를 겸용으로 설치하여도 된다. 즉, 어떤 일정한 전위 부근을 미세하게 설정하고자 하는 부분에는 본 발명의 회로를 이용하고, 전위의 설정을 그만큼 미세하게 할 필요가 없는 부분에는 종래의 회로를 이용하는 등 그 용도에 따라서 사용하면 된다.

상술한 바와 같이 본 발명에 의하면, 제1 전압 설정 회로로서 전류 가산형의 D/A 변환 회로를 사용하고, 제2 전압 설정 회로로서 다른 저항 회로를 병렬로 접속하여 리미터 회로에 사용함으로써, 기준 전위로서 그보다 높은 전원 전위와의 사이에서, 비교적 용이하게 다단계로 전압을 출력할 수 있다.

종래의 트리밍에 디코드를 필요로 하는 방식과 비교하여, 디코드 회로가 불필요해지고, 저항 소자수가 감소하며, 또한, D/A 변환 회로만의 방식과 비교하여도 디지털 입력의 비트수를 필요 최소한으로 막을 수 있으며, 트리밍 회로의 패턴 면적이 차지하는 비율의 증대를 억제할 수 있다.

Claims

내부 전압 발생 회로에 있어서,

전압 발생 회로와;

상기 전압 발생 회로의 출력 노드에 일단측이 접속된 부하 저항 소자와;

상기 부하 저항 소자의 타단측이 접속된 제1 노드에 접속되고, 디지털 데이터에 따라 등가 저항을 제어함으로써 상기 부하 저항 소자로부터의 입력 전류의 크기를 제어하는 제1 전압 설정 회로와;

상기 부하 저항 소자의 타단측이 접속된 제1 노드에 접속되고, 상기 부하 저항 소자에서 소정의 전류가 흐르는 제2 전압 설정 회로와;

상기 제1 노드의 전위와 소정의 기준 전위를 비교하여, 상기 제1 노드의 전위를 검출하는 전위 비교 회로와;

상기 전위 비교 회로의 출력에 의해 실질적으로 상기 전압 발생 회로를 제어함으로써 상기 제1 노드 전위가 상기 기준 전위와 동일해지도록 설정하는 승압 제어 회로

를 포함한 것을 특징으로 하는 내부 전압 발생 회로.
제1항에 있어서,

상기 제1 전압 설정 회로는, 상기 등가 저항이 제어됨으로써, 상기 전압 발생 회로의 출력 노드의 전압을 제1 전압 폭 세분화하여 다단계로 설정하고,

상기 제2 전압 설정 회로는, 상기 등가 저항이 제어됨으로써 상기 전압 발생 회로의 출력 노드의 전압을 제2 전압 폭 세분화하여 다단계로 설정하는 것을 특징으로 하는 내부 전압 발생 회로.
제1항에 있어서,

상기 제1 전압 설정 회로 및 제2 전압 설정 회로는, 서로 독립적으로 상기 전압 발생 회로의 출력 노드의 전압을 설정하고,

상기 제2 전압 설정 회로는, 상기 제1 전압 설정 회로로 설정되는 상기 전압 발생 회로의 출력 노드의 전압의 최소값을 설정하는 것을 특징으로 하는 내부 전압 발생 회로.
제1항 기재의 내부 전압 발생 회로를 구비하는 반도체 집적 회로에 있어서,

제1 전압 설정 회로는,

제1 노드에 각 일단이 공통적으로 접속되고, 각각 디지털 입력의 각 비트 신호에 대응하여 전환제어되는 복수의 제1 스위치 소자(S)와;

기준 전위와 실질적으로 등전위의 기준 전압이 인가되는 제2 노드에 각 일단이 공통적으로 접속되고, 각 타단은 각 대응하는 상기 제1 스위치 소자의 각 타단에 공통적으로 접속되며, 디지털 입력의 각 비트 신호와는 상보적인 신호에 따라 전환제어되는 복수의 제2 스위치 소자(S)와;

래더형 저항 회로망

을 구비하고,

상기 래더형 저항 회로망은,

복수의 제1 저항 소자와;

상기 제1 저항 소자의 저항값의 1/2의 저항값을 각각 가지며, 서로 스트링 접속되는 복수의 제2 저항 소자 - 상기 복수의 제1 저항 소자와 상기 복수의 제2 저항 소자는 사다리형으로 접속되고, 상기 복수의 제1 저항 소자의 각각의 일단은, 상기 복수의 제1 스위치 소자의 하나와 상기 복수의 제2 스위치 소자의 대응하는 하나가 각각 공통접속된 접속 노드에 대응하여 접속됨 - 와;

상기 래더형 저항 회로망의 스트링 접속된 복수의 제2 저항 소자의 일단(S)과 접지 노드와의 사이에 접속된 제3 저항 소자

를 포함하는 것을 특징으로 하는 반도체 집적 회로.
반도체 메모리에 있어서,

발진 인에이블 신호에 의해 발진 동작의 여부가 제어되고, 발진 동작 상태에서는 소정 주기의 클록 신호를 발생시키는 발진 회로와;

상기 클록 신호에 따라서 전원 전위를 승압하여 소정의 고전압을 발생시키는 승압 회로와;

상기 승압 회로의 출력 노드에 일단이 접속된 부하 저항 소자와;

상기 부하 저항 소자의 타단에 접속된 제1 노드에 접속되고, 디지털 데이터에 따라서 등가 저항이 제어됨으로써 상기 부하 저항 소자로부터 공급되는 입력 전류의 크기를 제어하는 제1 전압 설정 회로와;

상기 부하 저항 소자의 타단에 접속된 제1 노드에 접속되고, 상기 부하 저항 소자로부터 공급되는 소정의 전류가 흐르는 제2 전압 설정 회로와;

상기 제1 노드의 전위와 소정의 기준 전위를 비교하고, 비교 출력에 의해 상기 발진 회로의 발진 인에이블 신호의 활성/비활성 상태를 제어하는 연산 증폭 회로와;

상기 승압 회로의 출력 전압을 이용하여 데이터의 기록 또는 소거가 행해지는 메모리 셀(S)로 이루어진 메모리 셀 어레이

를 포함하는 것을 특징으로 하는 반도체 메모리.