KR100699824B1 - 프로그램 효율을 향상시키고 메모리셀 스트레스를감소시키는 플래쉬 메모리장치의 승압전압 발생회로 및 방법 - Google Patents

프로그램 효율을 향상시키고 메모리셀 스트레스를감소시키는 플래쉬 메모리장치의 승압전압 발생회로 및 방법 Download PDF

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Abstract

동시에 프로그램할 데이터 "0"의 수가 증가하더라도 실제로 소오스 라인에 인가되는 승압전압의 레벨을 거의 일정하게 유지할 수 있는 플래쉬 메모리장치의 승압전압 발생회로 및 방법이 개시된다. 상기 승압전압 발생회로는, 상기 동시에 프로그램할 데이터 "0"의 수를 감지하여 상기 데이터 "0"의 수가 증가하면 출력신호인 상기 승압전압의 레벨을 증가시키고 상기 데이터 "0"의 수가 감소하면 상기 승압전압의 레벨을 감소시킨다. 이에 따라 플래쉬 메모리셀 어레이 내의 소오스 라인의 전압은 상기 프로그램할 데이터 "0"의 수가 증가하더라도 이에 무관하게 거의 일정해 진다. 따라서 플래쉬 메모리셀 어레이의 프로그램 효율이 저하되는 것이 방지되며 또한 메모리셀들에 가해지는 스트레스가 감소되어 스트레스에 의한 메모리셀들의 페일(fail)이 방지된다.

Description

프로그램 효율을 향상시키고 메모리셀 스트레스를 감소시키는 플래쉬 메모리장치의 승압전압 발생회로 및 방법{Boosting voltage generating circuit and method for improving program efficiency and reducing memory cell stress}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 분할 게이트 셀(Split Gate Cell) 형태의 플래쉬 메모리셀 어레이를 나타내는 도면이다.
도 2는 플래쉬 메모리장치에 사용되는 종래의 승압전압 발생회로의 일례를 나타내는 블록도이다.
도 3은 본 발명의 일실시예에 따른 플래쉬 메모리장치의 승압전압 발생회로를 나타내는 블록도이다.
도 4는 도 3에 도시된 검출회로를 상세히 나타내는 도면이다.
도 5는 도 3에 도시된 제어전압 발생회로를 상세히 나타내는 도면이다.
도 6은 프로그램할 데이터 "0"의 수의 변화에 따른 승압전압(VPP) 및 소오스 라인 전압(VSL)의 변화를 나타내는 도면이다.
본 발명은 반도체 집적회로에 관한 것으로, 특히 플래쉬 메모리장치의 승압전압 발생회로에 관한 것이다.
플래쉬 메모리의 동작은 독출동작, 프로그램 동작, 및 소거동작으로 구분될 수 있다. 이 3가지 동작을 수행하는 과정에서 플래쉬 메모리셀에 인가되는 바이어스 조건은 서로 다르다. 특히 도 1에 도시된 바와 같은 분할 게이트 셀(Split Gate Cell) 형태의 플래쉬 메모리셀(M1-M8)에서는 프로그램이 소오스 사이드 핫 캐리어 인젝션(Source Side Hot Carrier Injection) 방식으로 진행되기 때문에 프로그램하고자 하는 메모리셀에서 소오스로부터 드레인으로 흐르는 프로그램 전류가 요구된다.
예컨대 메모리셀(M5)에 데이터 "0"를 프로그램하고자 할 때에는 소오스 라인(SL)에 승압전압(VPP)이 인가되고 워드라인(WL2)에는 승압전압(VPP)보다 약간 낮은 전압이 인가되며 비트라인(BL1)에는 논리"0"레벨이 인가된다. 이때 어드레스(A1)는 미리 활성화되어 패쓰(Pass) 트랜지스터(P1)는 미리 턴온된다. 이에 따라 메모리셀(M5)이 턴온되어 메모리셀(M5)의 소오스, 즉 소오스 라인(SL)으로부터 메모리셀(M5)의 드레인, 즉 비트라인(BL1)으로 프로그램 전류(I)가 흐른다.
그러나 이때 프로그램 전류(I)가 과다하게 흐르면 소오스 라인(SL)에 인가된 승압전압(VPP), 즉 소오스 라인의 전압 레벨이 감소되어 프로그램 효율이 저하될 수 있다. 특히 동시에 프로그램할 데이터 "0"의 수가 많을 경우 턴온되는 메모리셀들의 수가 많아져서 전체 프로그램 전류가 크게 증가하며 결국 소오스 라인(SL)의 전압 레벨이 더욱 감소되어 프로그램 효율이 더욱 저하될 수 있다.
이와 같이 프로그램시 프로그램 전류(I)에 의해 소오스 라인(SL)의 전압레벨이 감소되는 것을 고려하여 미리 승압전압(VPP)의 레벨을 높혀 소오스 라인(SL)에 인가할 경우에는, 동시에 프로그램할 데이터 "0"의 수가 많지 않고 1개 또는 2개일 때 소오스 라인(SL)의 전압레벨, 즉 승압전압(VPP)의 감소치가 거의 없어서 높은 VPP 레벨에 의해 메모리셀들이 스트레스를 받아 페일(fail)될 수 있다.
도 2는 플래쉬 메모리장치에 사용되는 종래의 승압전압 발생회로의 일례를 나타내는 블록도이다. 도 2를 참조하면, 종래의 승압전압 발생회로는 승압전압 발생부(21) 및 승압전압(VPP) 레벨 검출부(23)를 구비한다.
승압전압 발생부(21)는 발진기(211), 노아게이트(212), 펌핑회로(213), 및 비교기(214)를 포함하여 구성된다. 발진기(211)는 인에이블 신호(OSCEN)에 응답하여 발진신호(OSC)를 발생하고 펌핑회로(213)는 노아게이트(212)를 경유하여 발진신호(OSC)를 받아 이에 응답하여 승압전압(VPP)을 발생한다.
승압전압(VPP)의 레벨이 소정의 원하는 레벨 이상으로 높아질 경우 승압전압(VPP) 레벨 검출부(23)의 출력, 즉 제어전압(VDET)이 기준전압(VREF)이상으로 올라가게 된다. 이에 따라 비교기(214)의 출력신호(HVDET)가 논리"하이"가 되어 노아게이트(212)에 의해 발진신호(OSC)가 차단되며 그 결과 승압전압(VPP)은 일정한 레벨로 클램프(clamp)된다. 이와 같이 상기 종래의 승압전압 발생회로에 의해 발생되는 승압전압(VPP)은 일정한 레벨로 유지된다.
그런데 상술한 바와 같이 동시에 프로그램할 데이터 "0"의 수가 증가할 경우 실제로 소오스 라인(SL)에 인가된 승압전압(VPP)의 레벨, 즉 소오스 라인(SL)의 전압레벨이 감소되며 그 결과 프로그램 효율이 저하될 수 있다. 또한 소오스 라인(SL)의 전압레벨이 감소되는 것을 고려하여 미리 승압전압(VPP)의 레벨을 높혀 소오스 라인(SL)에 인가할 경우에는, 동시에 프로그램할 데이터 "0"의 수가 많지 않고 1개 또는 2개일 때 소오스 라인(SL)의 전압레벨의 감소치가 거의 없어서 높은 VPP 레벨에 의해 메모리셀들이 스트레스를 받아 페일(fail)될 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 동시에 프로그램할 데이터 "0"의 수가 증가하더라도 실제로 소오스 라인(SL)에 인가되는 승압전압(VPP), 즉 소오스 라인(SL)의 전압레벨을 거의 일정하게 유지할 수 있는 플래쉬 메모리장치의 승압전압 발생회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 동시에 프로그램할 데이터 "0"의 수가 증가하더라도 실제로 소오스 라인(SL)에 인가되는 승압전압(VPP)의 레벨을 거의 일정하게 유지할 수 있는 플래쉬 메모리장치의 승압전압 발생방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 승압전압 발생회로는, 발진신호에 응답하여 승압전압을 발생하는 승압전압 발생부, 및 동시에 프로그램할 데이터 "0"의 수에 따라 상기 승압전압의 레벨을 제어하는 제어부를 구비하는 것을 특징으로 한다.
상기 제어부는 상기 동시에 프로그램할 데이터 "0"의 수가 증가하면 상기 승압전압의 레벨이 증가되도록 상기 승압전압 발생부를 제어하고 상기 동시에 프로그램할 데이터 "0"의 수가 감소하면 상기 승압전압의 레벨이 감소되도록 상기 승압전압 발생부를 제어한다.
바람직한 실시예에 따르면 상기 제어부는, 상기 동시에 프로그램할 데이터 "0"의 수를 감지하여 이에 대응하는 복수개의 검출신호들을 발생하는 검출회로, 및 상기 검출신호들에 응답하여 레벨이 가변되는 제어전압을 발생하여 상기 승압전압 발생부에 제공하는 제어전압 발생회로를 구비한다. 상기 동시에 프로그램할 데이터 "0"의 수가 증가하면 상기 제어전압의 레벨이 낮아져서 상기 승압전압의 레벨이 증가되고 상기 동시에 프로그램할 데이터 "0"의 수가 감소하면 상기 제어전압의 레벨이 높아져서 상기 승압전압의 레벨이 감소된다.
바람직한 실시예에 따르면 상기 검출회로는, 상기 동시에 프로그램할 데이터 "0"의 수를 감지하여 서로 다른 레벨을 갖는 복수개의 검출전압들을 발생하는 검출전압 발생회로, 및 상기 각각의 검출전압과 기준전압을 비교하여 상기 복수개의 검출신호들을 발생하는 비교회로를 구비한다.
상기 검출전압 발생회로는, 전원전압과 공통노드 사이에 직렬연결되는 복수개의 저항들, 및 상기 공통노드와 접지전압 사이에 병렬연결되는 복수개의 모스 트랜지스터들을 구비하고, 상기 모스 트랜지스터들의 게이트들에 상기 동시에 프로그램할 데이터가 인가되고 상기 저항들 간의 접속점들로부터 상기 검출전압들이 출력된다.
상기 제어전압 발생회로는, 상기 승압전압과 접지전압 사이에 직렬연결되는 복수개의 저항들, 및 상기 복수개의 저항들의 일부에 병렬로 연결되는 복수개의 모스 트랜지스터들을 구비하고, 상기 모스 트랜지스터들의 게이트들에 상기 검출신호들이 인가되고 상기 저항들 간의 접속점들중 하나로부터 상기 제어전압이 발생된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 승압전압 발생방법은, 발진신호에 응답하여 승압전압을 발생하는 단계, 동시에 프로그램할 데이터 "0"의 수가 증가하면 상기 승압전압의 레벨을 증가시키는 단계, 및 상기 동시에 프로그램할 데이터 "0"의 수가 감소하면 상기 승압전압의 레벨을 감소시키는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 플래쉬 메모리장치의 승압전압 발생회로를 나타내는 블록도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 승압전압 발생회로는, 승압전압(VPP)을 발생하는 승압전압 발생부(31) 및 동시에 프로그램할 데이터(DATA0- DATA31)중 "0"의 수에 따라 승압전압(VPP)의 레벨을 제어하는 제어부(33)를 구비한다.
승압전압 발생부(31)는 도 2의 종래기술과 마찬가지로 발진기(311), 노아게이트(312), 펌핑회로(313), 및 비교기(314)를 포함하여 구성된다. 발진기(311)는 인에이블 신호(OSCEN)에 응답하여 발진신호(OSC)를 발생하고 펌핑회로(313)는 노아게이트(312)를 경유하여 발진신호(OSC)를 받아 이에 응답하여 승압전압(VPP)을 발생한다.
특히 제어부(33)는 도 1에 도시된 바와 같은 분할 게이트 셀(Split Gate Cell) 형태의 플래쉬 메모리셀 어레이에 동시에 프로그램할 데이터 "0"의 수가 증가하면 승압전압(VPP)의 레벨이 증가되도록 승압전압 발생부(31)를 제어하고 동시에 프로그램할 데이터 "0"의 수가 감소하면 승압전압(VPP)의 레벨이 감소되도록 승압전압 발생부(31)를 제어한다.
제어부(33)는 동시에 프로그램할 데이터(DATA0-DATA31)중 "0"의 수를 감지하여 이에 대응하는 복수개의 검출신호들(DETO1-DETO3)을 발생하는 검출회로(331), 및 검출신호들(DETO1-DETO3)에 응답하여 레벨이 가변되는 제어전압(VDET)을 발생하여 승압전압 발생부(31)에 제공하는 제어전압 발생회로(333)를 구비한다.
도 4는 도 3에 도시된 검출회로(331)를 상세히 나타내는 도면이다.
도 4를 참조하면, 검출회로(331)는 동시에 프로그램할 데이터(DATA0-DATA31)중 "0"의 수를 감지하여 서로 다른 레벨을 갖는 복수개의 검출전압들(DETI1-DETI3)을 발생하는 검출전압 발생회로(41), 및 각각의 검출전압(DETI1-DETI3)과 기준전압(VREF)을 비교하여 복수개의 검출신호들(DETO1-DETO3)을 발생하는 비교회로(43)를 구비한다.
검출전압 발생회로(41)는, 소오스에 전원전압(VDD)이 인가되고 게이트에 프로그램 제어신호(PROGB)가 인가되는 피모스 트랜지스터(PM1), 피모스 트랜지스터(PM1)의 드레인과 공통노드(N) 사이에 직렬연결되는 복수개의 저항들(RW,RX,RY,RZ), 및 공통노드(N)와 접지전압(VSS) 사이에 병렬연결되는 복수개의 엔모스 트랜지스터들(NM1-NM31)을 구비한다. 엔모스 트랜지스터들(NM1-NM31)의 게이트들에 동시에 프로그램할 데이터(DATA0-DATA31)가 인가되고 저항들(RW,RX,RY,RZ) 간의 접속점들로부터 검출전압들(DETI1-DETI3)이 출력된다.
비교회로(43)는 차동증폭 부(431)와 레벨쉬프터 부(433)를 포함하여 구성된다. 차동증폭 부(431)는 검출전압들(DETI1-DETI3)의 수에 해당하는 갯수의 차동증폭기들(431A-431C)을 포함하고 레벨쉬프터 부(433)는 검출전압들(DETI1-DETI3)의 수에 해당하는 갯수의 레벨쉬프터들(433A-433C)을 포함한다.
각각의 차동증폭기(431A-431C)는 프로그램 제어신호(PROG)가 활성화될 때 인에이블되어 각각의 검출전압(DETI1-DETI3)과 기준전압(VREF)을 비교한다. 차동증폭기들(431A-431C)은 전원전압(VDD)을 사용하므로 차동증폭기들(431A-431C)의 출력신호들의 최대 레벨은 전원전압(VDD) 레벨이 된다. 따라서 차동증폭기들(431A-431C)의 출력신호들의 최대 레벨을 VPP 레벨로 변환하기 위해 레벨쉬프터들(433A-433C)이 사용된다. 각각의 레벨쉬프터(433A-433C)는 차동증폭기들(431A-431C)의 출력신호들을 받아 최대 VPP 레벨을 갖는 최종 출력신호들, 즉 검출신호들(DETO1-DETO3) 을 출력한다. 차동증폭기들(431A-431C) 및 레벨쉬프터들(433A-433C)은 통상적인 것이므로 여기에서 상세한 구성에 대한 설명은 생략된다.
도 5는 도 3에 도시된 제어전압 발생회로(333)를 상세히 나타내는 도면이다.
도 5를 참조하면, 제어전압 발생회로(333)는 소오스에 접지전압(VSS)이 인가되고 게이트에 프로그램 제어신호(PROG)가 인가되는 엔모스 트랜지스터(NM50), 승압전압(VPP)과 엔모스 트랜지스터(NM50)의 드레인 사이에 직렬연결되는 복수개의 저항들(RTa,RTb,RTc,RT,RB), 및 복수개의 저항들(RTa,RTb,RTc,RT,RB)의 일부(RTa,RTb,RTc)에 병렬로 연결되는 피모스 트랜지스터들(PM2-PM4)을 구비한다.
피모스 트랜지스터들(PM2-PM4)의 게이트들에 검출신호들(DETO1-DETO3)이 인가되고 저항들 간의 접속점들중 하나, 예컨대 저항(RT)와 저항(RB) 간의 접속점으로부터 제어전압(VDET)이 발생된다.
따라서 동시에 프로그램할 데이터(DATA0-DATA31)중 "0"의 수가 증가하면 제어전압(VDET)의 레벨이 낮아져서 승압전압 발생부(31)로부터 발생되는 승압전압(VPP)의 레벨이 증가되고 동시에 프로그램할 데이터(DATA0-DATA31)중 "0"의 수가 감소하면 제어전압(VDET)의 레벨이 높아져서 승압전압(VPP)의 레벨이 감소된다.
이하 상술한 본 발명에 따른 승압전압 발생회로의 동작이 더 상세히 설명된다. 동시에 프로그램할 데이터(DATA0-DATA31)중 "0"의 수가 많을 수록 검출회로(331) 내의 검출전압 발생회로(41)에서 엔모스 트랜지스터들(NM1-NM31)중 턴오프되는 것들이 많아지고 이에 따라 전류(IDET)가 감소된다. 반대로 동시에 프 로그램할 데이터(DATA0-DATA31)중 0"의 수가 적을 수록 검출전압 발생회로(41)에서 엔모스 트랜지스터들(NM1-NM31)중 턴온되는 것들이 많아지고 이에 따라 전류(IDET)가 증가된다.
따라서 전류(IDET)의 량에 따라 검출전압들(DETI1-DETI3)의 값들은 달라지게 된다. 즉 데이터(DATA0-DATA31)중 "0"의 수가 많아서 전류(IDET)가 감소하면 검출전압들(DETI1-DETI3)의 값들이 증가하고, 데이터(DATA0-DATA31)중 "1"의 수가 많아서 전류(IDET)가 증가하면 검출전압들(DETI1-DETI3)의 값들이 감소한다.
검출전압들(DETI1-DETI3)은 비교회로(43)에서 기준전압(VREF)과 비교되어 검출신호들(DETO1-DETO3)의 값들이 논리"하이" 또는 논리"로우"로 결정된다. 이때 검출신호들(DETO1-DETO3)의 값들의 논리"하이"는 승압전압(VPP) 레벨이다.
이 검출신호들(DETO1-DETO3)은 제어전압 발생회로(333) 내의 피모스 트랜지스터들(PM2-PM4)의 온(On) 또는 오프(Off)를 결정하여 제어전압(VDET)의 값을 변화시킨다. 예컨대 피모스 트랜지스터들(PM2-PM4)이 모두 온되면 제어전압(VDET)은 최대로 높아지고 피모스 트랜지스터들(PM2-PM4)이 모두 오프되면 제어전압(VDET)은 최소로 낮아진다.
이와 같이 프로그램할 데이터(DATA0-DATA31)중 "0"의 수에 따라 제어전압(VDET)의 레벨이 결정되고 승압전압 발생부(31)는 이 제어전압(VDET)에 의해 제어되어 승압전압(VPP)을 발생한다.
예로서 프로그램할 데이터(DATA0-DATA31)중 "0"의 수가 32개일 경우, 검출전압 발생회로(41)에서 엔모스 트랜지스터들(NM1-NM31)이 모두 오프되고 이에 따라 전류(IDET)는 거의 흐르지 않는다. 따라서 검출전압들(DETI1-DETI3)은 모두 기준전압(VREF)보다 높은 값을 갖는다. 검출전압들(DETI1-DETI3)이 모두 기준전압(VREF)보다 높을 경우에는 비교회로(43)에 의해 검출신호들(DETO1-DETO3)이 모두 "하이"가 된다.
이에 따라 제어전압 발생회로(333) 내의 피모스 트랜지스터들(PM2-PM4)이 모두 오프(Off)되어 제어전압(VDET)은 최소로 낮아지게 되며, 이때 다음 수학식 1이 성립된다.
{RB/(RTa+RTb+RTc+RT+RB)}*VPP = VDET = VREF
그리고 수학식 1로부터 다음 수학식 2가 얻어진다.
VPP = {(RTa+RTb+RTc+RT+RB)/RB}*VREF
다음에 프로그램할 데이터(DATA0-DATA31)중 "0"의 수가 24개일 경우, 검출전압 발생회로(41)에서 엔모스 트랜지스터들(NM1-NM31)중 24개가 오프되고 8개가 온되며 이에 따라 전류(IDET)는 8개의 엔모스 트랜지스터들의 턴온 전류의 합이 된다. 따라서 검출전압들(DETI1-DETI3)의 값은 전류(IDET)와 저항들(RW,RX,RY,RZ)에 의한 전압분배에 의해 결정되며 그 결과 검출전압들(DETI1,DETI2)은 기준전압(VREF)보다 높은 값을 가지며 검출전압(DETI3)은 기준전압(VREF)보다 낮은 값을 갖는다.
이와 같이 검출전압들(DETI1,DETI2)이 기준전압(VREF)보다 높고 검출전압(DETI3)은 기준전압(VREF)보다 낮을 경우에는 비교회로(43)에 의해 검출신호들(DETO1,DETO2)은 "하이"가 되고 검출신호(DETO3)는 "로우"가 된다.
이에 따라 제어전압 발생회로(333) 내의 피모스 트랜지스터들(PM2,PM3)는 오프(Off)되고 피모스 트랜지스터(PM4)는 온되며, 이때 다음 수학식 3이 성립된다.
{RB/(RTa+RTb+RT+RB)}*VPP = VDET = VREF
그리고 수학식 3으로부터 다음 수학식 4가 얻어진다.
VPP = {(RTa+RTb+RT+RB)/RB}*VREF
다음에 프로그램할 데이터(DATA0-DATA31)중 "0"의 수가 16개일 경우, 검출전압 발생회로(41)에서 엔모스 트랜지스터들(NM1-NM31)중 16개가 오프되고 16개가 온되며 이에 따라 전류(IDET)는 16개의 엔모스 트랜지스터들의 턴온 전류의 합이 된다. 따라서 전류(IDET)와 저항들(RW,RX,RY,RZ)에 의한 전압분배에 의해 검출전압(DETI1)은 기준전압(VREF)보다 높은 값을 가지며 검출전압들(DETI2, DETI3)은 기준전압(VREF)보다 낮은 값을 갖는다.
이와 같이 검출전압(DETI1)이 기준전압(VREF)보다 높고 검출전압들(DETI2, DETI3)은 기준전압(VREF)보다 낮을 경우에는 비교회로(43)에 의해 검출신호(DETO1)은 "하이"가 되고 검출신호들(DETO2,DETO3)는 "로우"가 된다.
이에 따라 제어전압 발생회로(333) 내의 피모스 트랜지스터(PM2)는 오프(Off)되고 피모스 트랜지스터들(PM3,PM4)는 온되며, 이때 다음 수학식 5가 성 립된다.
{RB/(RTa+RT+RB)}*VPP = VDET = VREF
그리고 수학식 5로부터 다음 수학식 6이 얻어진다.
VPP = {(RTa+RT+RB)/RB}*VREF
다음에 프로그램할 데이터(DATA0-DATA31)중 "0"의 수가 8개일 경우, 검출전압 발생회로(41)에서 엔모스 트랜지스터들(NM1-NM31)중 8개가 오프되고 24개가 온되며 이에 따라 전류(IDET)는 24개의 엔모스 트랜지스터들의 턴온 전류의 합이 된다. 따라서 전류(IDET)와 저항들(RW,RX,RY,RZ)에 의한 전압분배에 의해 검출전압들(DETI1,DETI2, DETI3) 모두가 기준전압(VREF)보다 낮은 값을 갖는다.
이와 같이 검출전압들(DETI1,DETI2, DETI3) 모두가 기준전압(VREF)보다 낮을 경우에는 비교회로(43)에 의해 검출신호들(DETO1,DETO2,DETO3)는 모두 "로우"가 된다.
이에 따라 제어전압 발생회로(333) 내의 피모스 트랜지스터들(PM2,PM3,PM4)는 모두 온되며, 이때 다음 수학식 7이 성립된다.
{RB/(RT+RB)}*VPP = VDET = VREF
그리고 수학식 7로부터 다음 수학식 8이 얻어진다.
VPP = {(RT+RB)/RB}*VREF
이상에서 설명한 바와 같이 본 발명에 따른 승압전압 발생회로에서는 동시에 프로그램할 데이터(DATA0-DATA31)중 "0"의 수가 가변되면 이에 따라 승압전압(VPP)의 레벨도 가변된다. 즉 동시에 프로그램할 데이터 "0"의 수가 증가하면 승압전압(VPP)의 레벨이 증가되고 동시에 프로그램할 데이터 "0"의 수가 감소하면 승압전압(VPP)의 레벨이 감소된다.
도 6은 프로그램할 데이터 "0"의 수의 변화에 따른 승압전압(VPP) 및 소오스 라인 전압(VSL)의 변화를 나타내는 도면이다. 여기에서 VPP1은 도 2의 종래의 승압전압 발생회로에 의해 발생되는 승압전압을 나타내고 VSL1은 VPP1이 도 1의 플래쉬 메모리셀 어레이의 소오스 라인(SL)에 인가될 때 소오스 라인의 전압을 나타낸다. VPP2는 도 3의 본 발명에 따른 승압전압 발생회로에 의해 발생되는 승압전압을 나타내고 VSL2는 VPP2가 상기 소오스 라인(SL)에 인가될 때 소오스 라인의 전압을 나타낸다.
도 6에서 볼 수 있듯이, 종래의 승압전압 발생회로에 의해 발생되는 승압전압(VPP1)은 프로그램할 데이터 "0"의 수의 변화에 무관하게 거의 일정하지만 소오스 라인의 전압(VSL1)은 프로그램할 데이터 "0"의 수가 증가할 수록 감소한다. 이로 인해 플래쉬 메모리셀 어레이의 프로그램 효율이 저하될 수 있다.
반면에 본 발명에 따른 승압전압 발생회로에 의해 발생되는 승압전압(VPP2)은 프로그램할 데이터 "0"의 수가 증가하면 따라서 증가하며 이에 따라 소오스 라인의 전압(VSL2)은 프로그램할 데이터 "0"의 수가 증가하더라도 이에 무관하게 거 의 일정하게 유지된다. 따라서 플래쉬 메모리셀 어레이의 프로그램 효율이 저하되는 것이 방지되며 또한 메모리셀들에 가해지는 스트레스가 감소되어 스트레스에 의한 메모리셀들의 페일(fail)이 방지될 수 있는 장점이 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 승압전압 발생회로는 플래쉬 메모리셀 어레이의 프로그램 효율 저하를 방지할 수 있으며 또한 메모리셀들에 가해지는 스트레스를 감소시켜 스트레스에 의한 메모리셀들의 페일(fail)을 방지할 수 있는 장점이 있다.

Claims (14)

  1. 승압전압을 이용하여 데이터가 프로그램되는 플래쉬 메모리장치의 승압전압 발생회로에 있어서,
    발진신호에 응답하여 상기 승압전압을 발생하는 승압전압 발생부; 및
    동시에 프로그램할 데이터 "0"의 수를 검출하여 검출된 데이터 "0"의 수에 따라 상기 승압전압의 레벨이 증가 또는 감소되도록 제어하는 제어부를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  2. 제1항에 있어서, 상기 동시에 프로그램할 데이터 "0"의 수가 증가하면 상기 승압전압의 레벨이 증가되고 상기 동시에 프로그램할 데이터 "0"의 수가 감소하면 상기 승압전압의 레벨이 감소되는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  3. 제2항에 있어서, 상기 제어부는,
    상기 동시에 프로그램할 데이터 "0"의 수를 감지하여 이에 대응하는 복수개의 검출신호들을 발생하는 검출회로; 및
    상기 검출신호들에 응답하여 레벨이 가변되는 제어전압을 발생하여 상기 승압전압 발생부에 제공하는 제어전압 발생회로를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  4. 제3항에 있어서, 상기 동시에 프로그램할 데이터 "0"의 수가 증가하면 상기 제어전압의 레벨이 낮아져서 상기 승압전압의 레벨이 증가되고 상기 동시에 프로그램할 데이터 "0"의 수가 감소하면 상기 제어전압의 레벨이 높아져서 상기 승압전압의 레벨이 감소되는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  5. 제3항에 있어서, 상기 검출회로는,
    상기 동시에 프로그램할 데이터 "0"의 수를 감지하여 서로 다른 레벨을 갖는 복수개의 검출전압들을 발생하는 검출전압 발생회로; 및
    상기 각각의 검출전압과 기준전압을 비교하여 상기 복수개의 검출신호들을 발생하는 비교회로를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  6. 제5항에 있어서, 상기 검출전압 발생회로는,
    전원전압과 공통노드 사이에 직렬연결되는 복수개의 저항들; 및
    상기 공통노드와 접지전압 사이에 병렬연결되는 복수개의 모스 트랜지스터들을 구비하고,
    상기 모스 트랜지스터들의 게이트들에 상기 동시에 프로그램할 데이터가 인가되고 상기 저항들 간의 접속점들로부터 상기 검출전압들이 출력되는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  7. 제3항에 있어서, 상기 제어전압 발생회로는,
    상기 승압전압과 접지전압 사이에 직렬연결되는 복수개의 저항들; 및
    상기 복수개의 저항들의 일부에 병렬로 연결되는 복수개의 모스 트랜지스터들을 구비하고,
    상기 모스 트랜지스터들의 게이트들에 상기 검출신호들이 인가되고 상기 저항들 간의 접속점들중 하나로부터 상기 제어전압이 발생되는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  8. 승압전압을 이용하여 데이터가 프로그램되는 플래쉬 메모리장치의 승압전압 발생회로에 있어서,
    발진신호에 응답하여 상기 승압전압을 발생하는 승압전압 발생부; 및
    동시에 프로그램할 데이터 "0"의 수가 증가하면 상기 승압전압의 레벨이 증가되도록 상기 승압전압 발생부를 제어하고 상기 동시에 프로그램할 데이터 "0"의 수가 감소하면 상기 승압전압의 레벨이 감소되도록 상기 승압전압 발생부를 제어하는 제어부를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  9. 제8항에 있어서, 상기 제어부는,
    상기 동시에 프로그램할 데이터 "0"의 수를 감지하여 이에 대응하는 복수개의 검출신호들을 발생하는 검출회로; 및
    상기 검출신호들에 응답하여 레벨이 가변되는 제어전압을 발생하여 상기 승압전압 발생부에 제공하는 제어전압 발생회로를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  10. 제9항에 있어서, 상기 동시에 프로그램할 데이터 "0"의 수가 증가하면 상기 제어전압의 레벨이 낮아져서 상기 승압전압의 레벨이 증가되고 상기 동시에 프로그램할 데이터 "0"의 수가 감소하면 상기 제어전압의 레벨이 높아져서 상기 승압전압의 레벨이 감소되는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  11. 제9항에 있어서, 상기 검출회로는,
    상기 동시에 프로그램할 데이터 "0"의 수를 감지하여 서로 다른 레벨을 갖는 복수개의 검출전압들을 발생하는 검출전압 발생회로; 및
    상기 각각의 검출전압과 기준전압을 비교하여 상기 복수개의 검출신호들을 발생하는 비교회로를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  12. 제11항에 있어서, 상기 검출전압 발생회로는,
    전원전압과 공통노드 사이에 직렬연결되는 복수개의 저항들; 및
    상기 공통노드와 접지전압 사이에 병렬연결되는 복수개의 모스 트랜지스터들을 구비하고,
    상기 모스 트랜지스터들의 게이트들에 상기 동시에 프로그램할 데이터가 인가되고 상기 저항들 간의 접속점들로부터 상기 검출전압들이 출력되는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  13. 제9항에 있어서, 상기 제어전압 발생회로는,
    상기 승압전압과 접지전압 사이에 직렬연결되는 복수개의 저항들; 및
    상기 복수개의 저항들의 일부에 병렬로 연결되는 복수개의 모스 트랜지스터들을 구비하고,
    상기 모스 트랜지스터들의 게이트들에 상기 검출신호들이 인가되고 상기 저항들 간의 접속점들중 하나로부터 상기 제어전압이 발생되는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생회로.
  14. 승압전압을 이용하여 데이터가 프로그램되는 플래쉬 메모리장치의 승압전압 발생방법에 있어서,
    발진신호에 응답하여 상기 승압전압을 발생하는 단계;
    동시에 프로그램할 데이터 "0"의 수가 증가하면 상기 승압전압의 레벨을 증가시키는 단계; 및
    상기 동시에 프로그램할 데이터 "0"의 수가 감소하면 상기 승압전압의 레벨을 감소시키는 단계를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 승압전압 발생방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230091604A (ko) 2021-12-16 2023-06-23 한화에어로스페이스 주식회사 보호심을 구비하는 로터 어셈블리 및 이를 포함하는 가스 터빈 엔진

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070126494A1 (en) * 2005-12-06 2007-06-07 Sandisk Corporation Charge pump having shunt diode for improved operating efficiency
US20070139099A1 (en) * 2005-12-16 2007-06-21 Sandisk Corporation Charge pump regulation control for improved power efficiency
US7372320B2 (en) * 2005-12-16 2008-05-13 Sandisk Corporation Voltage regulation with active supplemental current for output stabilization
KR101333503B1 (ko) * 2006-02-03 2013-11-28 삼성전자주식회사 프로그램 셀의 수에 따라 프로그램 전압을 조절하는 반도체메모리 장치 및 그것의 프로그램 방법
KR100744133B1 (ko) * 2006-02-25 2007-08-01 삼성전자주식회사 안정적인 전압레벨을 제공하는 승압전압 발생회로
US20070229149A1 (en) * 2006-03-30 2007-10-04 Sandisk Corporation Voltage regulator having high voltage protection
US7554311B2 (en) * 2006-07-31 2009-06-30 Sandisk Corporation Hybrid charge pump regulation
US7368979B2 (en) 2006-09-19 2008-05-06 Sandisk Corporation Implementation of output floating scheme for hv charge pumps
KR100909362B1 (ko) 2006-11-21 2009-07-24 삼성전자주식회사 향상된 프로그램 성능을 갖는 플래시 메모리 장치 및그것을 포함한 스마트 카드
JP6017291B2 (ja) * 2012-12-10 2016-10-26 エスアイアイ・セミコンダクタ株式会社 不揮発性メモリ回路
US10109362B2 (en) 2016-10-17 2018-10-23 SK Hynix Inc. Semiconductor device and method for operating the same
US10534386B2 (en) * 2016-11-29 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Low-dropout voltage regulator circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002019342A1 (fr) 2000-08-30 2002-03-07 Hitachi, Ltd. Memoire permanente
KR20020026832A (ko) * 2000-10-02 2002-04-12 가나이 쓰토무 불휘발성 메모리 및 그것을 내장한 반도체 집적회로와불휘발성 메모리의 기록방법
KR20020046321A (ko) * 2000-12-12 2002-06-21 윤종용 불휘발성 반도체 메모리 장치의 프로그램 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100292565B1 (ko) * 1998-04-09 2001-06-01 니시무로 타이죠 내부 전압 발생 회로와 반도체 메모리
KR100293637B1 (ko) * 1998-10-27 2001-07-12 박종섭 드레인 전압 펌핑 회로
JP3738838B2 (ja) * 2002-02-13 2006-01-25 セイコーエプソン株式会社 不揮発性半導体記憶装置
US7114084B2 (en) * 2002-03-06 2006-09-26 Micron Technology, Inc. Data controlled programmable power supply

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002019342A1 (fr) 2000-08-30 2002-03-07 Hitachi, Ltd. Memoire permanente
KR20020026832A (ko) * 2000-10-02 2002-04-12 가나이 쓰토무 불휘발성 메모리 및 그것을 내장한 반도체 집적회로와불휘발성 메모리의 기록방법
KR20020046321A (ko) * 2000-12-12 2002-06-21 윤종용 불휘발성 반도체 메모리 장치의 프로그램 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
05608677

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230091604A (ko) 2021-12-16 2023-06-23 한화에어로스페이스 주식회사 보호심을 구비하는 로터 어셈블리 및 이를 포함하는 가스 터빈 엔진

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