JP4723904B2 - 昇圧電圧発生回路及びその方法 - Google Patents
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Description
したがって、多様な量のセルをプログラムするに適したプログラミング電流を供給するために、昇圧電圧を制御できる回路及び方法が要求される。
本発明が達成しようとする他の技術的課題は、プログラム効率を向上させ、且つメモリセルストレスを減少させるメモリ装置の昇圧電圧発生方法を提供することにある。
前記メモリ装置に使用される回路は、前記複数のネットワークノードと連結されており、前記ネットワークノードの電圧を基準電圧と比較して、前記ネットワークノードの電圧によって多様なウェイトの前記検出信号を出力する比較器を更に含む。
前記電圧昇圧器は、前記発生信号の電圧レベルを基準電圧と比較して、一つのレベルでは前記バイアスソースの電圧を増加させ、他のレベルでは前記バイアスソースの電圧を増加させない比較信号を出力する比較器を含む。
前記メモリはフラッシュメモリである。
前記バイアスソースは、前記フラッシュメモリをプログラムするために電流の供給に使用される。
前記バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加する。
前記バイアスソースを制御する方法は、前記ネットワークノードでの電圧レベルを基準電圧と比較して、前記ネットワークノードでの電圧レベルによって多様なウェイトの前記検出信号を生成するステップを更に含む。
前記バイアスソースの電圧レベルを制御するステップは、前記発生信号の電圧レベルと基準電圧とを比較して、一つのレベルでは前記バイアスソースの電圧を増加させ、他のレベルでは前記バイアスソースの電圧を増加させない比較信号を出力するステップを含む。
前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つである。
前記バイアスソースは、前記フラッシュメモリをプログラミングするための電流の供給に使用される。
前記バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加する。
前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つである。
前記バイアスソースは、前記フラッシュメモリをプログラミングするための電流の供給に使用される。
前記バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加する。
前記回路で、前記メモリはフラッシュメモリである。
前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つである。
前記バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加する。
以下、添付した図面を参照して、本発明の好ましい実施例を説明することで本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
昇圧電圧VPPが一定の場合にも、電圧検出VDETは入力データDATA0からDATAnに比例して変化しうる。
{RB/(RTa+RTb+RTc+RT+RB)}
*VPP=VDET (1)
{RB/(RTa+RTb+RTc+RT+RB)}*VPP
=VDET>=VREF (2)
VPP={(RTa+RTb+RTc+RT+RB)/RB}
*VREF (3)
ここでの例題によれば、32個のセルが何れもプログラムされた状態で多量のプログラム電流が要求され、高い昇圧電圧VPPが要求される。ここで、VPPは、最も高い昇圧レベルに合わされる。
{RB/(RTa+RTb+RT+RB)}*VPP=VDET (4)
VDETがVREFより高ければ、チャージポンピングは中止する。昇圧電圧VPPは、次の通りに定められる。
{RB/(RTa+RTb+RT+RB)}*VPP=VDET>
=VREF (5)
VPP={(RTa+RTb+RT+RB)/RB}*VREF (6)
ここでの例題によれば、24個のセルがプログラムされた状態で、32個のセルがプログラムされた状態よりは低いが、多少高い昇圧電圧VPPが要求される。ここで、VPPは、式(6)に記述されている電圧分配ネットワークによって供給される。
{RB/(RTa+RT+RB)}*VPP=VDET (7)
{RB/(RTa+RT+RB)}*VPP=VDET>=VREF (8)
VDETがVREFより高ければ、チャージポンピングは中止する。昇圧電圧VPPは、次の通りに定められる。
VPP={(RTa+RT+RB)/RB}*VREF (9)
16個のセルがプログラムされた状態で、昇圧電圧は式(9)に記述されているように、最高と最低との電圧レベルの中間に位置する。
{RB/(RT+RB)}*VPP=VDET (10)
VDETがVREFより高ければ、チャージポンピングは中止する。
{RB/(RT+RB)}*VPP=VDET>=VREF (11)
VPP={(RT+RB)/RB}*VREF (12)
ここでの発明の具現によれば、32個のセルが何れもプログラムされた状態で多量のプログラム電流が要求され、高い昇圧電圧VPPが要求される。ここでは、8個のセルにプログラム電流を供給するために、VPPは低いレベルになる。
33 検出回路
300 昇圧電圧発生回路
311 オシレータ
312 NORゲート
313 ポンピング回路
314 演算増幅器
331 レベル検出器
333 信号発生器
VPP 昇圧電圧
OSC 振動信号出力
VREF 基準電圧
VDET 昇圧検出信号
VPP 昇圧電圧
Claims (28)
- 複数のプログラミング入力信号を受けて前記プログラミング入力信号がアクティブであるか否かを検出し、アクティブである前記プログラミング入力信号の個数によって多様なウェイトの検出信号を出力するレベル検出器と、
前記レベル検出器から出力された前記検出信号を受信し、多様な電圧レベルのうち前記検出信号のウェイトによって決定された一つの電圧レベルを有する発生信号を出力する信号発生器と、
前記発生信号によってバイアスソースの電圧レベルを制御する電圧昇圧器と、を含み、
前記発生信号の電圧レベルは、前記アクティブであるプログラミング入力信号の個数に比例することを特徴とするメモリ装置に使用される回路。 - 前記レベル検出器は、
前記それぞれのプログラミング入力信号をそれぞれ入力される複数の入力トランジスタと、
前記アクティブのプログラミング入力信号の個数によって固定された電圧の一部を複数のネットワークノードのそれぞれで出力するために、複数の入力トランジスタと連結されている第1抵抗ネットワークと、を含むことを特徴とする請求項1に記載のメモリ装置に使用される回路。 - 前記複数のネットワークノードと連結されており、前記ネットワークノードの電圧を基準電圧と比較して、前記ネットワークノードの電圧によって多様なウェイトの前記検出信号を出力する比較器を更に含むことを特徴とする請求項2に記載のメモリ装置に使用される回路。
- 前記信号発生器は、
バイアスソースによりバイアスされ、前記発生信号を出力するノードを備える第2抵抗ネットワークと連結されており、前記それぞれの検出信号を受ける複数のトランジスタを含むことを特徴とする請求項1に記載のメモリ装置に使用される回路。 - 前記電圧昇圧器は、
前記発生信号の電圧レベルを基準電圧と比較して、一つのレベルでは前記バイアスソースの電圧を増加させ、他のレベルでは前記バイアスソースの電圧を増加させない比較信号を出力する比較器を含むことを特徴とする請求項1に記載のメモリ装置に使用される回路。 - 前記メモリは、フラッシュメモリであることを特徴とする請求項1に記載のメモリ装置に使用される回路。
- 前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つであることを特徴とする請求項6に記載のメモリ装置に使用される回路。
- 前記バイアスソースは、
前記フラッシュメモリをプログラミングするために、電流の供給に使用されることを特徴とする請求項6に記載のメモリ装置に使用される回路。 - 前記バイアスソースの電圧レベルは、前記アクティブであるプログラミング入力信号の個数の増加に比例して共に増加することを特徴とする請求項1に記載のメモリ装置に使用される回路。
- メモリ装置でバイアスソースを制御する方法において、
複数のプログラミング入力信号を受けるステップと、
アクティブである前記プログラミング入力信号の個数によって多様なウェイトの検出信号を発生するステップと、
多様な電圧レベルのうち前記検出信号のウェイトによって決定された一つの電圧レベルを有する発生信号を出力するステップと、
前記発生信号によって前記バイアスソースの電圧レベルを制御するステップと、を備え、
前記発生信号の電圧レベルは、前記アクティブであるプログラミング入力信号の個数に比例することを特徴とするバイアスソースを制御する方法。 - 複数の入力トランジスタでそれぞれの複数のプログラミング入力信号を受けるステップを更に含み、前記複数の入力トランジスタは、前記アクティブであるプログラミング入力信号の個数に依存して、複数のネットワークノードのそれぞれで特定電圧の一部を出力する抵抗ネットワークと連結されていることを特徴とする請求項10に記載のバイアスソースを制御する方法。
- 前記ネットワークノードでの電圧レベルを基準電圧と比較して、前記ネットワークノードでの電圧レベルによって多様なウェイトの前記検出信号を生成するステップを更に含むことを特徴とする請求項11に記載のバイアスソースを制御する方法。
- 前記発生信号を出力するノードを備え、前記バイアスソースによってバイアスされる抵抗ネットワークに連結されている複数のトランジスタで前記それぞれの検出信号を受けるステップを更に含むことを特徴とする請求項10に記載のバイアスソースを制御する方法。
- 前記バイアスソースの電圧レベルを制御するステップは、
前記発生信号の電圧レベルと基準電圧とを比較して、一つのレベルでは前記バイアスソースの電圧を増加させ、他のレベルでは前記バイアスソースの電圧を増加させない比較信号を出力するステップを含むことを特徴とする請求項10に記載のバイアスソースを制御する方法。 - 前記メモリは、フラッシュメモリであることを特徴とする請求項10に記載のバイアスソースを制御する方法。
- 前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つであることを特徴とする請求項15に記載のバイアスソースを制御する方法。
- 前記バイアスソースは、前記フラッシュメモリをプログラミングするための電流の供給に使用されることを特徴とする請求項15に記載のバイアスソースを制御する方法。
- 前記バイアスソースの電圧レベルは、前記アクティブであるプログラミング入力信号の個数の増加に比例して共に増加することを特徴とする請求項10に記載のバイアスソースを制御する方法。
- メモリ装置に使用される回路において、
複数のプログラミング入力信号を受け、アクティブである前記プログラミング入力信号を検出して、前記アクティブであるプログラミング入力信号の個数に依存する多様なウェイトの検出信号を出力する手段と、
前記検出信号を受信し、多様な電圧レベルのうち前記検出信号のウェイトによって決定された一つの電圧レベルを有する発生信号を出力する手段と、
前記発生信号によってバイアスソースの電圧レベルを制御する手段と、を含み、
前記発生信号の電圧レベルは、前記アクティブであるプログラミング入力信号の個数に比例することを特徴とするメモリ装置に使用される回路。 - 前記メモリは、フラッシュメモリであることを特徴とする請求項19に記載のメモリ装置に使用される回路。
- 前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つであることを特徴とする請求項20に記載のメモリ装置に使用される回路。
- 前記バイアスソースは、前記フラッシュメモリをプログラミングするための電流の供給に使用されることを特徴とする請求項20に記載のメモリ装置に使用される回路。
- 前記バイアスソースの電圧レベルは、前記アクティブであるプログラミング入力信号の個数の増加に比例して共に増加することを特徴とする請求項19に記載のメモリ装置に使用される回路。
- メモリ装置に使用される回路において、
複数のプログラミング入力信号を受け、アクティブである前記プログラミング入力信号の個数によって多様なウェイトの検出信号を出力し、多様な電圧レベルのうち前記検出信号のウェイトによって決定された一つの電圧レベルを有する発生信号を出力する入力測定器と、
前記発生信号によってバイアスソースの電圧レベルを制御する電圧昇圧器と、を備え、
前記発生信号の電圧レベルは、前記アクティブであるプログラミング入力信号の個数に比例することを特徴とするメモリ装置に使用される回路。 - 前記メモリは、フラッシュメモリであることを特徴とする請求項24に記載のメモリ装置に使用される回路。
- 前記フラッシュメモリは、スプリットゲートタイプとスタックゲートタイプとのうち、何れか一つであることを特徴とする請求項25に記載のメモリ装置に使用される回路。
- 前記バイアスソースは、前記フラッシュメモリをプログラミングするための電流の供給に使用されることを特徴とする請求項25に記載のメモリ装置に使用される回路。
- 前記バイアスソースの電圧レベルは、前記アクティブのプログラミング入力信号の個数の増加に比例して共に増加することを特徴とする請求項24に記載のメモリ装置に使用される回路。
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