KR20200097632A - 기준전압 발생회로, 파워 온 검출회로 및 반도체 장치 - Google Patents

기준전압 발생회로, 파워 온 검출회로 및 반도체 장치 Download PDF

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Abstract

[과제] 전원 투입 시의 기준전압을 보증할 수 있는 기준전압 발생회로를 제공한다.
[해결 수단] 본 발명의 기준전압 발생회로는 BGR회로를 이용한다. BGR회로는, 제1 및 제2 전류경로에 동일한 전류값의 전류를 공급하는 전류원으로서 기능하는 PMOS 트랜지스터(P1, P2)와, 제1 전류경로에 다이오드 접속된 PNP 양극성 트랜지스터(Q1)와, 제2 전류경로에 다이오드 접속된 PNP 양극성 트랜지스터(Q2)와, 노드(VN)의 전압과 노드(VP)의 전압이 동등하게 되도록 PMOS 트랜지스터(P1, P2)의 게이트를 제어하는 차동증폭회로(AMP)와, 기준전압(Vref)을 출력하는 출력 노드(BGR)와, 노드(VN)의 전압과 노드(VP)의 전압의 차가 일정 이하에 도달했을 때, 검출 신호(BGRDET)를 출력하는 기준전압 보증부(130)를 포함한다.

Description

기준전압 발생회로, 파워 온 검출회로 및 반도체 장치{REFERENCE VOLTAGE GENERATING CIRCUIT, POWER ON DETECTING CIRCUIT, AND SEMICONDUCTOR DEVICE}
본 발명은, 기준전압 발생회로에 관한 것으로, 특히, 밴드갭 기준(BandGap Reference) 회로를 이용한 기준전압의 발생에 관한 것이다.
플래시 메모리 등의 반도체 장치에는, 통상, 전원투입 시에 전원전압이 일정 전압에 도달한 것을 검출하는 파워 온 검출회로가 설치되어 있다. 파워 온 검출회로에 의해 전압이 일정 전압 이상인 것이 검출되면, 파워 온 시퀸스가 실행되어, 내부회로의 리셋 등이 행해진다. 예를 들면, 특허문헌 1의 파워 온 시스템 리셋 회로는, 전원 투입 시의 동작 전압이 불안정해지는 것을 감안해서, 전원투입 시, 동작이 개시된 시퀸스를 정지시켜, 전원이 안정될 때까지 시스템을 리셋하고, 전원이 안정되면 시스템을 기동시키는 기술을 개시하고 있다.
JP 2008-160399 A
도 1은, 종래의 파워 온 검출회로의 구성을 도시한 도면이다. 파워 온 검출회로(10)는, 기준전압(Vref)을 생성하는 기준전압 발생회로(20)와, 전원전압(Vcc)에 의거해서 내부전압(VI)을 생성하는 내부전압 생성회로(30)와, 기준전압 발생회로(20)에서 발생된 기준전압(Vref)과 내부전압(VI)을 비교하는 비교회로(40)를 구비하고 있다. 내부전압 발생회로(30)는, 예를 들어, 전원전압(Vcc)을 저항 분할한 내부전압(VI)을 생성하고, 비교회로(40)는, 내부전압(VI)이 기준전압(Vref)에 도달했을 때, 파워 온 검출 신호(PWRDET)를 내부회로에 출력한다.
기준전압(Vref)은, 전원전압(Vcc)이 타깃 전압에 도달했는지의 여부를 판정하기 위하여 사용된다. 타깃 전압은 내부회로의 동작을 보증하는 전압보다도 높은 전압이다. 내부회로가 저전압에서 오동작하는 것을 방지하기 위하여, 기준전압(Vref)에는 높은 정밀도가 요구된다. 예를 들면, 기준전압(Vref)이 기대 전압보다도 낮다면, 전원전압(Vcc)이 타깃 전압에 도달하고 있지 않음에도 불구하고 파워 온 검출 신호(PWRDET)가 출력되고, 내부회로는, 동작 보증 전압보다도 낮은 전압에서 동작을 개시시켜 버리고, 그 결과, 오동작 등을 야기해버린다.
그래서, 기준전압 발생회로(20)에는, 전원전압(Vcc)의 변동이나 동작 온도에 거의 의존하지 않는 밴드갭 기준 회로(이하, BGR회로)가 이용된다. 도 2에, 일반적인 BGR회로의 구성을 나타낸다. 동 도면에 나타낸 바와 같이, BGR회로는, 전원전압(Vcc)과 접지(GND) 간에 제1 및 제2 전류경로를 포함하고, 제1 전류경로에 직렬로 접속된 PMOS 트랜지스터(P1), 저항(R1), 양극성 트랜지스터(bipolar transistor)(Q1)를 포함하고, 제2 전류경로에 직렬로 접속된 PMOS 트랜지스터(P2), 저항(R2, R), 양극성 트랜지스터(Q2)를 포함하고, 또한 저항(R1)과 양극성 트랜지스터(Q1)를 공통 접속하는 노드(VN)를 반전 입력 단자(-)에 접속하고, 저항(R2)과 저항(R)을 공통 접속하는 노드(VP)를 비반전 입력 단자(+)에 접속하고, 출력 단자를 트랜지스터(P1, P2)의 게이트에 공통 접속하는 차동증폭회로(AMP)를 포함한다.
PMOS 트랜지스터(P1, P2)는, 제1 및 제2 전류경로에 동일한 전류값을 공급하는 전류원으로서 기능하고, 제1 전류경로에서는 양극성 트랜지스터(Q1)에 의해 제1 전류가 흐르고, 제2 전류경로에서는 양극성 트랜지스터(Q2)에 의해 제2 전류가 흐른다. 또, 차동증폭회로(AMP)는, 노드(VN)와 노드(VP)가 동등하게 되도록(VN=VP), 트랜지스터(P1, P2)의 게이트 전압을 제어한다. 환언하면, 차동증폭회로(AMP)는, 양극성 트랜지스터(Q1)의 순방향전압과, 양극성 트랜지스터(Q2)의 순방향전압에 저항R에 생기는 전압을 가산한 전압이 동등하게 되도록, 출력 전압을 조정한다.
BGR회로에서는, 양극성 트랜지스터(Q1, Q2)의 순방향전압이 음의 온도계수를 지니고, 노드(VN)와 (VP)의 차가 양의 온도계수를 지니므로, 저항(R1, R2, R)의 저항치를 적절하게 선택함으로써 온도의존성이 없는 회로가 될 수 있다.
노드(VN)와 노드(VP)의 전압이 동등하게 될 때,
VN=VP, VP=VBE+(R×iBGR), (R×iBGR)=VP-VBE이다.
iBGR는 저항(R)을 흐르는 전류이다. VP-VBE는 다음식에서 산출된다. kB는 볼쯔만 상수, e는 전하량, T는 절대온도이다.
Figure pat00001
도 3에 도 2의 BGR회로의 동작 파형을 나타낸다. 시각 t1에서, 전원전압(Vcc)이 투입되고, 전원전압(Vcc)이 상승한다. 이에 따라서, 출력 노드(BGR), 노드(VN), 노드(VP), 베이스 이미터 간 전압(VBE)이 상승을 개시한다. 시각 t1 내지 t3에서, BGR회로는, 저전압에서 동작하고(단, 보증된 전압보다도 낮은 전압에서 동작하고), 그 때문에, 시각 t2에서 노드(VN)가 일정해지지만, 노드(VP), 베이스 이미터간 전압(VBE)은 아직 불안정하다. 시각 t3에서, BGR회로가 동작을 보증하는 전압에서 동작을 하면, 차동증폭회로(AMP)는 노드(VN)와 노드(VP)가 동등해지도록 출력 전압을 조정하고, 출력 노드(BGR)로부터는 약 1.25V의 기준전압(Vref)이 출력된다.
최근, 전원전압(Vcc)의 저전압화(예를 들어, Vcc=1.8V)에 의해 저전압하에서의 동작이 필요하게 되고, 그 때문에, BGR회로가 저전압에서 동작하고, 도 3의 시각 t1 내지 t3에 나타낸 바와 같이, 기대하는 전압(1.25V)보다도 낮은 기준전압(Vref_L)이 출력되어 버린다. 예를 들면, 차동증폭회로(AMP)를 구성하는 CMOS 트랜지스터의 역치보다도 전원전압(Vcc)이 커지면, 낮은 기준전압(Vre_L)이 출력되어버린다. 그렇다면, 비교회로(40)는, 낮은 기준전압(Vref_L)과, 내부전압 생성회로(30)에서 생성된 내부전압(VI)을 비교하고, 전원전압(Vcc)이 타깃 전압에 도달하고 있지 않음에도 불구하고, 파워 온 검출 신호(PWRDET)를 출력하고, 그 결과, 내부회로가 보증 전압 이하의 전압에서 오동작되어 버린다.
이 양상을 도 4에 나타낸다. 시각 t1에서 전원전압(Vcc)이 투입되고, 전원전압(Vcc)이 상승한다. 내부전압 생성회로(30)는, 예를 들어, 전원전압(Vcc)을 저항 분할한 내부전압(VI)을 생성하고, 이 내부전압(VI)도 마찬가지로 상승한다. 저항 분할하는 비율은, 전원전압(Vcc) 등에 따라서 적당히 결정된다.
시각 t2에서, 전원전압(Vcc)이 전압(Va)에 도달하면, BGR회로가 동작을 개시한다. 전원전압(Vcc)이 BGR회로가 올바르게 동작하는 전압보다도 낮기 때문에, BGR회로의 출력 노드(BGR)로부터, 기대하는 전압보다도 낮은 기준전압(Vref_L)이 출력되지만, 기준전압(Vref_L)은 내부전압(VI)보다도 낮기 때문에, 비교회로(40)는 H수준의 파워 온 검출 신호(PWRDET)를 출력하지 않는다.
시각 t3에서, 기준전압(Vref_L)이 내부전압(VI)보다도 커지면, 비교회로(40)는 H수준의 파워 온 검출 신호(PWRDET)를 출력한다. 이 때의 전원전압(Vcc)은 전압(Vb)까지 상승하고 있지만, 전압(Vb)은 타깃 전압(Vtg)보다도 낮은 전압이다. 그럼에도 불구하고, 내부회로는 파워 온 검출 신호(PWRDET)에 응답해서 동작을 개시한다.
시각 t4에서, 전원전압(Vcc)이 타깃 전압(Vtg)에 도달하고, 시각 t5에서, BGR회로가 정상으로 동작하고, 기준전압(Vref)은 기대하는 전압(1.25V)이며, 이때의 전원전압(Vcc)의 전압(Vc)은 타깃 전압(Vtg)보다도 크다. 본래라면, 비교회로(40)는, 시각 t5일 때에 H수준의 파워 온 검출 신호(PWRDET)를 출력하고, 이것에 의해 내부회로가 동작을 개시하지 않으면 안된다.
예를 들면, NAND형 플래시 메모리는, 독출, 프로그램, 소거 등을 위한 전압의 설정이나 사용자 옵션 등의 설정을 격납하기 위해서 퓨즈 셀을 사용하고 있다. 플래시 메모리는, 전원투입 시, 파워 온 검출 신호(PWRDET)가 검출되면, 퓨즈 셀에 격납된 설정 정보를 레지스터에 독출하고, 그 후, 제어기는 레지스터에 유지된 설정 정보에 의거해서 동작을 제어한다.
도 5는 퓨즈 셀의 독출 동작을 설명하는 도면이다. 시각 t1에서, 파워 온 검출 신호(PWRDET)가 출력되면, 파워 온 시퀸스가 개시되고, 제어기는, 메모리 셀 어레이의 퓨즈 셀로부터 설정 정보를 레지스터에 로딩한다. 그 후, 시각 t2에서, 전원전압(Vcc)이 완전히 상승한다.
플래시 메모리 등에서는, 파워 온 시퀸스를 실행할 때, 퓨즈 셀의 독출을 행하지만, 이 퓨즈 셀 독출은, 통상의 메모리 셀 어레이로부터의 독출과 마찬가지로, CPU(중앙처리장치)가 ROM에 격납된 명령 등의 코드를 독출하는 것에 의해 행해진다. 즉, 퓨즈 셀 독출이 행해질 때, ROM으로부터 코드를 독출하기 위해서 클록 신호가 사용되고, 독출용의 전압을 생성하기 위하여 차지 펌프가 기동되고, 또한, 독출 동작에 있어서 비트선이 프리차지된다. 이들 동작에 의해 노이즈나 피크 전류가 생기고, 전원전압(Vcc)이 일시적으로 강하되는 일이 있다.
만일, 보증 전압보다도 낮은 상태에서, 혹은 그러한 상태에서 더욱 전원전압(Vcc)이 강하되면, 센스회로의 동작이 불충분하거나, 혹은 클록 신호가 불안정해져서, ROM으로부터 올바른 코드를 독출하지 못하여, 퓨즈 셀의 독출이 불안정한 동작이 된다. 그 결과, 의도하지 않은 동작을 일으키거나, 혹은 ROM의 독출을 도중에 스택시켜 버린다. 특히, 저전압(예를 들어, Vcc가 1.8V)에서 동작하는 메모리는, 동작 마진이 작기 때문에, 이러한 문제가 일어나기 쉽다. 이와 같이, 타깃 전압 이하, 혹은 보증 전압 이하에서 파워 온 검출 신호(PWRDET)가 출력되어 버리면, 파워 온 시퀸스를 보증하는 것은 어렵고, 파워 온 시퀸스의 실패나, 파워 온 시퀸스의 이상을 초래해 버린다.
본 발명은, 이러한 종래의 과제를 해결하기 위하여 이루어진 것으로, 전원 투입 시의 기준전압을 보증할 수 있는 기준전압 발생회로, 파워 온 검출회로 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 기준전압 발생회로는, 제1 및 제2 전류경로에 동일한 전류값의 전류를 공급하는 전류원과, 제1 전류경로에 접속되고, 제1 전류를 흐르게 하는 제1 PN 접합소자와, 제2 전류경로에 접속되고, 제1 전류보다도 큰 제2 전류를 흐르게 하는 제2 PN 접합소자와, 제2 전류경로에 접속되고, 기준전압을 출력하는 출력 노드와, 제1 전류경로의 전류원과 제1 PN 접합소자 간의 제1 노드의 전압과 제2 전류경로의 전류원과 제2 PN 접합소자 간의 제2 노드의 전압이 동등하게 되도록 전류원을 제어하는 차동증폭회로와, 상기 제1 노드의 전압과 상기 제2 노드의 전압의 차가 일정 이하에 도달했을 때, 검출 신호를 출력하는 검출 수단을 구비한다.
소정의 실시형태에서는, 상기 검출 수단은 상기 제1 노드의 전압과 상기 제2 노드의 전압을 비교하는 비교회로를 포함하고, 해당 비교회로는 비교 결과에 의거해서 상기 검출 신호를 출력한다. 소정의 실시형태에서는, 상기 검출 수단은, 상기 제2 노드의 전압이 안정되었을 때, 상기 검출 신호를 출력한다. 소정의 실시형태에서는, 제2 전류경로는 상기 제2 노드와 상기 제2 PN 접합소자 사이에 직렬로 접속된 저항을 포함한다. 소정의 실시형태에서는, 제1 전류경로는 전류원과 상기 제1 노드 사이에 제1 저항을 포함하고, 제2 전류경로는 전류원과 상기 제2 노드 사이에 제2 저항을 포함한다. 소정의 실시형태에서는, 상기 제1 및 제2 PN 접합소자는 다이오드, PNP 양극성 트랜지스터 또는 NPN 양극성 트랜지스터이다. 소정의 실시형태에서는, 상기 기준전압 발생회로는 밴드갭 기준 회로이다.
본 발명에 따른 파워 온 검출회로는, 상기 기재의 기준전압 발생회로와, 상기 기준전압과 전원전압으로부터 생성된 내부전압을 비교하고, 파워 온 검출 신호를 출력하는 비교회로를 포함하고, 상기 비교회로는, 상기 기준전압 발생회로로부터 출력되는 검출 신호에 응답해서 상기 기준전압과 상기 내부전압을 비교한다.
본 발명에 따른 반도체 장치는, 상기 기재의 파워 온 검출회로를 포함하고, 상기 파워 온 검출회로로부터 출력된 파워 온 검출 신호에 의거해서 파워 온 시퀸스를 실행한다. 소정의 실시형태에서는, 상기 반도체 장치는, 파워 온 시퀸스를 실행할 때, 메모리 셀 어레이에 격납된 동작에 관한 설정 정보를 독출하는 NAND형의 플래시 메모리이다.
본 발명에 따르면, 제1 노드의 전압과 제2 노드의 전압의 차가 일정 이하에 도달했을 때, 검출 신호를 출력하도록 했으므로, 기준전압이 기대하는 전압에 도달한 것을 보증할 수 있다. 그 결과, 파워 온 검출회로는, 내부회로가 저전압에서 오동작하는 것을 방지할 수 있다.
도 1은 종래의 파워 온 검출회로의 구성을 도시한 도면이다.
도 2는 종래의 밴드갭 기준(BGR)회로의 구성을 도시한 도면이다.
도 3은 도 2의 BGR회로의 각 부의 전압파형을 도시한 도면이다.
도 4는 종래의 파워 온 검출회로의 과제를 설명하는 동작 파형도이다.
도 5는 종래의 플래시 메모리의 파워 온 검출 동작의 과제를 설명하는 도면이다.
도 6은 본 발명의 실시예에 따른 파워 온 검출회로의 구성을 도시한 도면이다.
도 7은 본 발명의 실시예에 따른 BGR회로의 구성을 도시한 도면이다.
도 8은 본 발명의 실시예에 따른 BGR회로의 각 부의 전압파형을 도시한 도면이다.
도 9는 본 발명의 실시예에 따른 파워 온 검출회로의 동작을 설명하는 파형도이다.
도 10은 본 발명의 실시예에 따른 NAND형 플래시 메모리의 구성을 도시한 블록도이다.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명에 따른 파워 온 검출회로는, 플래시 메모리, 동적 메모리(DRAM), 정적 메모리(SRAM), 저항 변화형 메모리(RRAM), 자기 메모리(MRAM) 등의 반도체 기억장치나, 논리, 신호 처리 등의 반도체 장치 등, 외부 또는 내부로부터 전원전압을 공급되는 반도체 장치에 적용할 수 있다.
[실시예]
다음에, 본 발명의 실시예에 대해서 설명한다. 도 6은 본 발명의 실시예에 따른 파워 온 검출회로의 구성을 나타내는 도면이고, 도 1에 나타낸 구성과 실질적으로 동일한 구성에 대해서는 동일한 참조 부호를 붙이고 있다.
본 실시예의 파워 온 검출회로(100)는 BGR회로(110)와, 내부전압 생성회로(30)와, 비교회로(40)를 구비하고, BGR회로(110)는 기준전압 발생부(120)와, 기준전압 보증부(130)를 포함한다. 기준전압 발생부(120)는, 도 2에 나타낸 BGR회로의 구성과 마찬가지이고, 즉, 전원전압(Vcc)과 GND 간에 제1 및 제2 전류경로를 포함한다. 제1 전류경로에 직렬로 접속된 PMOS 트랜지스터(P1), 저항(R1), 제1 PN 접합소자(예를 들어, 양극성 트랜지스터(Q1))를 포함한다. 제2 전류경로에 직렬로 접속된 PMOS 트랜지스터(P2), 저항(R2, R), 제1 전류보다도 큰 제2 전류를 흐르게 하는 제2 PN 접합소자(예를 들어, 양극성 트랜지스터(Q2))를 포함하고, 또한 저항(R1)과 양극성 트랜지스터(Q1)를 공통 접속하는 노드(VN)를 반전 입력 단자(-)에 접속하고, 저항(R2)과 저항(R)을 공통 접속하는 노드(VP)를 비반전 입력 단자(+)에 접속하고, 출력 단자를 트랜지스터(P1, P2)의 게이트에 공통 접속하는 차동증폭회로(AMP)를 포함한다. 상기 제1 및 제2 PN 접합소자는 다이오드, PNP 양극성 트랜지스터 또는 NPN 양극성 트랜지스터이다. 이 실시형태에서는, 양극성 트랜지스터(Q1, Q2)는 베이스와 콜렉터가 공통으로 GND에 접속된 다이오드 접속의 PNP 양극성 트랜지스터이다. 또한, 양극성 트랜지스터(Q1)와 (Q2)의 이미터 면적비는, 1대n(n은 1보다 큰 수)이고, 트랜지스터(Q2)의 이미터 면적은 양극성 트랜지스터(Q1)의 이미터 면적의 n배이며, 양극성 트랜지스터(Q1)의 전류밀도는 양극성 트랜지스터(Q2)의 n배이다. 또한, 여기에서는 양극성 트랜지스터(Q1, Q2)를 이용하고 있지만, 양극성 트랜지스터(Q1, Q2) 대신에 다이오드를 이용해도 된다. 예를 들면, 양극성 트랜지스터(Q1) 대신에 1개의 다이오드가 접속되고, 양극성 트랜지스터(Q2) 대신에 n개의 병렬 접속된 다이오드가 접속된다.
기준전압 보증부(130)는, 기준전압 발생부(120)의 노드(VN) 및 (VP)를 감시하고, 노드(VP)의 전압이 노드(VN)의 전압과 동등해진 것, 혹은 노드(VP)의 전압이 일정해진 것을 검출했을 때, 기준전압(Vref)이 기대하는 전압인 것을 나타내는 검출 신호(BGRDET)를 비교회로(40)에 출력한다. 비교회로(40)는, 검출 신호(BGRDET)에 응답하고, 기준전압(Vref)과 내부전압(VI)을 비교하고, 그 비교 결과에 의거해서 파워 온 검출 신호(PWRDET)를 내부회로에 출력한다.
기준전압 발생부(120)는, 도 3의 시각 t1 내지 t3, 도 4의 시각 t2 내지 t5의 파선으로 나타낸 바와 같이, 전원투입 시, 전원전압(Vcc)이 상승하기 전의 저전압상태에서 동작을 개시하고, 출력 노드(BGR)로부터 기대하는 전압보다도 낮은 기준전압(Vref_L)을 출력한다. 기준전압 보증부(130)는, 기준전압(Vref_L)이 기대하는 전압에 도달한 것을 검출하고, 그 검출 결과로서 검출 신호(BGRDET)를 출력한다. 1개의 예에서는, 기준전압 보증부(130)는, 기준전압 발생부(120)의 노드(VN)의 전압과 노드(VP)의 전압을 비교하고, 양자의 차분이 0 또는 일정 값 이하가 되었을 때, 검출 신호(BGRDET)를 출력한다. BGR회로의 동작 보증 전압에서 동작되었을 때, 차동증폭회로(AMP)는, 노드(VN)와 노드(VP)의 전압이 동등하게 되도록 출력을 조정하고, 이때, 기준전압(Vref)은 기대하는 전압(1.25V)이다. 비교회로(40)는 검출 신호(BGRDET)에 응답하고, 기준전압(Vref)과 내부전압(VI)을 비교하고, 파워 온 검출 신호(PWRDET)를 내부회로에 출력한다. 이것에 의해, 내부회로가 저전압에서 오동작하는 것이 방지된다.
다음에, 본 실시예의 BGR(110)의 상세한 회로를 도 7에 나타낸다. 기준전압 발생부(120)는, 도 2에 나타낸 회로와 동일하기 때문에 설명을 생략한다. 기준전압 보증부(130)는, PMOS 트랜지스터(P1, P2)의 게이트에 공통으로 접속된 PMOS 트랜지스터(P3, P4)와, PMOS 트랜지스터(P3, P4)에 각각 직렬로 접속된 NMOS 트랜지스터(N1, N2)와, 전원전압과 GND 사이에 직렬로 접속된 PMOS 트랜지스터(P5) 및 NMOS 트랜지스터(N3)를 포함하는 검출회로(132)와, 노드(VN)를 반전 입력 단자(-)에 접속하고, 저항(R2)과 저항(R)을 공통 접속하는 노드(VP)를 비반전 입력 단자(+)에 접속하고, 출력 단자를 검출회로(132)의 PMOS 트랜지스터(P5)의 게이트에 출력하는 차동증폭회로(AMP2)와, PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N2) 사이에 접속되고, 검출 신호(BGRDET)를 출력하는 인버터(IN)를 포함해서 구성된다.
NMOS 트랜지스터(N1, N3)의 게이트는 PMOS 트랜지스터(P3)의 드레인에 공통에 접속되고, NMOS 트랜지스터(N1, N3)는 도통상태에 있다. 차동증폭회로(AMP2)는 노드(VN)와 노드(VP)의 차분에 응답한 출력 전압을 검출회로(132)에 출력한다. 즉, 노드(VN)와 노드(VP)의 차이가 클 때, 그것에 응해서 큰 출력 전압이 PMOS 트랜지스터(P5)의 게이트에 출력되고, PMOS 트랜지스터(P5)가 비도통상태가 되고, 검출회로(132)의 노드(DET)가 L수준이 되고, 트랜지스터(N2)가 오프 상태로 되고, 인버터(IN)의 출력이 L수준이 된다. 다른 한편, VN과 VP의 차이가 작을 때, 그것에 응해서 작은 출력 전압이 PMOS 트랜지스터(P5)에 출력되고, PMOS 트랜지스터(P5)가 도통상태가 되고, 검출회로(132)의 노드(DET)가 H수준이 되고, NMOS 트랜지스터(N2)가 온 상태로 되고, 인버터(IN)로부터 H수준의 검출 신호(BGRDET)가 출력된다.
도 8에 기준전압 보증부(130)의 각 부의 전압파형을 나타낸다. 이 시각 t1 내지 t3은, 도 3에 나타낸 시각 t1 내지 t3에 대응한다. 시각 t1에서, 전원전압(Vcc)이 투입된다. 시각 t1 내지 t2의 기간, 노드(VN)의 상승이 노드(VP)보다 급격하기 때문에, 노드(VN)와 노드(VP)의 전압의 차는 서서히 커지고, 차동증폭회로(AMP2)의 출력(V0)의 전압이 서서히 커진다. 시각 t2에서, 노드(VN)가 일정해지면, 노드(VN)와 노드(VP)의 전압의 차가 서서히 작아지고, 차동증폭회로(AMP2)의 출력(V0)의 전압이 서서히 작아진다. 시각 t3에서, 노드(VP)가 일정해지고, 노드(VN)와 노드(VP)의 전압의 차가 거의 일정 이하가 되고, 차동증폭회로(AMP2)의 출력(V0)도 상대적으로 작은 전압이 된다. 검출회로(132)는, 전원전압(Vcc)이 상승하고, 시각 t3에서 정상인 동작을 개시한다. 이때, 차동증폭회로(AMP2)의 출력(V0)은 작은 전압이며, PMOS 트랜지스터(P5)가 도통되고, 노드(DET)가 H수준이 된다. 이것에 의해, 인버터(IN)로부터 H수준의 검출 신호(BGRDET)가 출력된다.
이와 같이 기준전압 보증부(130)는, 노드(VN)와 노드(VP)의 전압차가 일정 이하가 되었을 때, 환언하면, 출력 노드(BGR)로부터 안정적인 기준전압(Vref)이 출력될 때에, H수준의 검출 신호(BGRDET)를 출력하므로, 비교회로(40)에 있어서 사용하는 기준전압(Vref)이 기대하는 전압인 것을 보증할 수 있다. 비교회로(40)는, 검출 신호(BGRDET)가 H수준으로 천이된 것에 응답해서, 기준전압 발생부(120)로부터 발생되는 기준전압(Vref)과 내부전압(VI)을 비교하고, 파워 온 검출 신호(PWRDET)를 출력할 수 있다. 이 때문에, 내부회로가 타깃 전압 또는 동작 보증 전압 이하의 저전압에서 오동작하는 것을 방지할 수 있다.
도 9는 본 실시예의 파워 온 검출회로(100)의 동작을 설명하는 도면이다. 시각 t1 내지 t5는 도 4의 시각 t1 내지 t5에 대응한다. 시각 t1에서 전원전압(Vcc)이 투입되고, 시각 t2에서 기준전압 발생부(120)가 저전압에서 동작을 개시한다. 시각 t3에서, 낮은 기준전압(Vref_L)보다도 내부전압(VI)이 높아지지만, 검출 신호(BGRDET)가 L수준이기 때문에, 비교회로(40)는 가능하게 되지 않고, 파워 온 검출 신호(PWRDET)는 L수준인 채로 된다.
시각 t4에서, 전원전압(Vcc)이 타깃 전압(Vtg)을 초과하고, 시각 t5에서, 기준전압 발생부(120)로부터 발생되는 기준전압(Vref)이 기대하는 전압이 되고, 동시에, 기준전압 보증부(130)에 의해 H수준의 검출 신호(BGRDET)가 출력된다. 비교회로(40)는, 검출 신호(BGRDET)에 응답해서 가능 상태가 되고, 기준전압(Vref)과 내부전압(VI)을 비교하여, 내부전압(VI)이 기준전압(Vref)을 초과했을 때, H수준의 파워 온 검출 신호(PWRDET)를 내부회로에 출력한다.
이와 같이, 본 실시예에 따르면, 파워 온 검출회로(100)는, 기준전압(Vref)이 기대하는 전압에 도달했을 때에 파워 온 검출 신호(PWRDET)를 내부회로에 출력하므로, 전원전압(Vcc)이 타깃 전압, 혹은 동작 보증 전압에 도달하고 나서 내부회로를 동작시키므로, 파워 온 시퀸스의 오동작, 중단을 방지할 수 있다.
다음에, 본 실시예의 파워 온 검출회로를 적용한 NAND형의 플래시 메모리에 대해서 설명한다. 도 10은 본 실시예의 NAND형 플래시 메모리의 구성을 도시한 도면이다. 플래시 메모리(200)는, 복수의 메모리 셀이 배열된 블록을 복수 포함하는 메모리 어레이(210)와, 외부 입출력 단자(I/O)에 접속된 입출력 버퍼(220)와, 입출력 버퍼(220)로부터 어드레스 데이터를 받는 어드레스 레지스터(230)와, 입출력 버퍼(220)로부터 커맨드 데이터 등을 수취하고, 각 부를 제어하는 제어기(240)와, 어드레스 레지스터(230)로부터 행 어드레스 정보(Ax)를 수취하고, 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 의거해서 블록의 선택 및 워드선의 선택 등을 행하는 워드선 선택회로(250)와, 워드선 선택회로(250)에 의해 선택된 페이지로부터 독출된 데이터를 유지하거나, 선택된 페이지에 프로그램해야 할 입력 데이터를 유지하는 페이지 버퍼/센스회로(260)와, 어드레스 레지스터(230)로부터 열 어드레스 정보(Ay)를 수취하고, 열 어드레스 정보(Ay)를 디코딩하고, 해당 디코딩 결과에 의거해서 페이지 버퍼/센스회로(260) 내의 열 어드레스의 데이터를 선택하는 열 선택회로(270)와, 데이터의 독출, 프로그램 및 소거 등을 위하여 필요한 각종 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부전압 발생회로(280)와, 전원투입 시에 전원전압(Vcc)이 파워 온 전압 수준에 도달한 것을 검출하는 파워 온 검출회로(100)를 포함해서 구성된다.
메모리 셀 어레이(210)에는, 독출, 프로그램, 소거 등을 위한 전압의 설정이나 사용자 옵션 등의 설정을 격납하는 퓨즈 셀이 포함되어 있다. 제어기(240)는, 파워 온 검출회로(100)로부터 파워 온 검출 신호(PWRDET)를 수취하면, 파워 온 시퀸스를 실행한다. 파워 온 시퀸스에는, 퓨즈 셀에 격납된 설정 정보 등을 레지스터에 로딩하는 처리가 포함되어 있다. 본 실시예에서는, 파워 온 검출 신호(PWRDET)는, BGR(110)로부터의 BGR 검출신호(BGRDET)에 응답해서 출력되기 때문에, 각 부에 공급되는 내부전압(VI)은, 회로의 동작 보증 전압 이상이며, 그 때문에, 파워 온 시퀸스가 중단되거나, 오동작하는 일 없이 적절하게 실행될 수 있다.
본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
10: 파워 온 검출회로 20: 기준전압 발생회로
30: 내부전압 생성회로 40: 비교회로
100: 파워 온 검출회로 110: BGR회로
120: 기준전압 발생부 130: 기준전압 보증부
132: 검출회로 200: 플래시 메모리
AMP, AMP2: 차동증폭회로 Q1, Q2: PNP 양극성 트랜지스터
P1, P2, P3, P4, P5: PMOS 트랜지스터
N1, N2, N3: NMOS 트랜지스터

Claims (10)

  1. 기준전압 발생회로로서,
    제1 및 제2 전류경로에 동일한 전류값의 전류를 공급하는 전류원;
    제1 전류경로에 접속되고, 제1 전류를 흐르게 하는 제1 PN 접합소자;
    제2 전류경로에 접속되고, 제1 전류보다도 큰 제2 전류를 흐르게 하는 제2 PN 접합소자;
    제2 전류경로에 접속되고, 기준전압을 출력하는 출력 노드;
    제1 전류경로의 전류원과 제1 PN 접합소자 간의 제1 노드의 전압과 제2 전류경로의 전류원과 제2 PN 접합소자 간의 제2 노드의 전압이 동등하게 되도록 전류원을 제어하는 제1 차동증폭회로; 및
    상기 제1 노드의 전압과 상기 제2 노드의 전압의 차가 일정 이하에 도달했을 때, 기준전압이 기대하는 전압인 것을 나타내는 검출 신호를 출력하는 기준전압 보증부를 포함하는, 기준전압 발생회로.
  2. 제1항에 있어서, 상기 기준전압 보증부는 상기 제1 노드의 전압과 상기 제2 노드의 전압을 비교하는 제2 차동증폭회로를 포함하고, 상기 기준전압 보증부는 상기 비교 결과에 의거해서 상기 검출 신호를 출력하는, 기준전압 발생회로.
  3. 제1항에 있어서, 상기 기준전압 보증부는, 상기 제2 노드의 전압이 안정되었을 때, 상기 검출 신호를 출력하는, 기준전압 발생회로.
  4. 제1항에 있어서, 제2 전류경로는 상기 제2 노드와 상기 제2 PN 접합소자와의 사이에 직렬로 접속된 저항을 포함하는, 기준전압 발생회로.
  5. 제4항에 있어서, 제1 전류경로는 전류원과 상기 제1 노드 사이에 제1 저항을 포함하고, 제2 전류경로는 전류원과 상기 제2 노드 사이에 제2 저항을 포함하는, 기준전압 발생회로.
  6. 제1항에 있어서, 상기 제1 및 제2 PN 접합소자는 다이오드, PNP 양극성 트랜지스터 또는 NPN 양극성 트랜지스터인, 기준전압 발생회로.
  7. 제1항에 있어서, 상기 기준전압 발생회로는 밴드갭 기준 회로인, 기준전압 발생회로.
  8. 파워 온 검출회로로서,
    제1항 내지 제7항 중 어느 한 항에 기재된 기준전압 발생회로; 및
    상기 기준전압과 전원전압으로부터 생성된 내부전압을 비교하고, 파워 온 검출 신호를 출력하는 비교회로를 포함하되,
    상기 비교회로는, 상기 기준전압 발생회로로부터 출력되는 검출 신호에 응답해서 상기 기준전압과 상기 내부전압을 비교하는, 파워 온 검출회로.
  9. 반도체 장치로서,
    제8항에 기재된 파워 온 검출회로를 포함하되,
    상기 파워 온 검출회로로부터 출력된 파워 온 검출 신호에 의거해서 파워 온 시퀸스를 실행하는, 반도체 장치.
  10. 제9항에 있어서, 상기 반도체 장치는, 파워 온 시퀸스를 실행할 때, 메모리 셀 어레이에 격납된 동작에 관한 설정 정보를 독출하는 NAND형의 플래시 메모리인, 반도체 장치.
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