JP2008160399A - パワーオンシステムリセット回路 - Google Patents

Abstract

【課題】電源投入による論理回路動作開始直後に、動作が開始されたシーケンスを停止させ、その後、電源が安定するまでシステムをリセットし、電源が安定するとシステムをスタートさせるパワーオンシステムリセット回路及びその方法を提供する。
【解決手段】電源投入時から電源電圧が所定の電圧に達するまでの間、メモリシステム内で発生している動作シーケンスを終了させる処理を繰り返し行うシーケンス終了手段１０、２０、３０、４１及び４２と、動作シーケンスが終了したとき、メモリシステム５０のシステムリセットを行うシステムリセット手段４３とを備え、システムリセット手段４３は、電源電圧が所定の電圧に達したときにシステムリセットを解除する。
【選択図】 図１

Description

本発明は、電源投入時におけるシステムのリセットに係り、詳しくは、電源投入時の初期状態においてシステムをリセットし、電源の立ち上りを待ってリセットを解除するパワーオンシステムリセット回路に関する。

不揮発性メモリにおける電源投入時には、電源電圧が不安定であるため、内部レジスタの誤ラッチによる記憶素子への誤書き込み、誤消去が発生する場合がある。これを回避するためには、論理回路の動作開始と同時に、書き込み、消去等のシーケンスの有無を検出してこれを終了させ、且つ、システムをリセットし、電源電圧が安定に立ち上がった後、システムをスタートさせる必要がある。特許文献１には、電源が低下してきた場合に、動作中のシーケンスを完全に終了させ、新たなシーケンスの開始を禁止するパワーオン・オフリセット回路が記載されている。
特開２００６−１９１６５５号公報

図４は、特許文献１のパワーオン・オフリセット回路を示すブロック図である。電源電圧が電圧検知回路４３の電圧検知信号ＶＤＴ２１で検知される電圧以上であるとき、制御信号ＣＥ発生回路４８の外部制御信号ＣＥは、基準クロック発生回路４７の基準クロックＣＬＫと逆相の信号で動作している。電源電圧が電圧検知信号ＶＤＴ２１で検知される電圧以下であるときには、外部制御信号ＣＥは論理電圧“Ｈ”となり、新たな動作シーケンスを禁止する。

電源電圧が電圧検知信号ＶＤＴ２１で検知される電圧以上のとき、内部制御信号ＩＣＥ発生回路４９の内部制御信号ＩＣＥは、外部入力制御信号ＣＥと同じ波形の信号である。電源電圧が電圧検知信号ＶＤＴ２１で検知される電圧以下であるときには、外部制御信号ＣＥが論理電圧“Ｈ”となっても、内部制御信号ＩＣＥは論理電圧“Ｌ”を保ち、すでに動作しているシーケンスを最後まで動作させた後、論理電圧“Ｈ”となり、新たな動作シーケンスを禁止する。

この動作によると、電源投入後の正常動作において電源が低下してきた場合、動作中のシーケンスを完全に終了させ、且つ新たなシーケンスを禁止することができる。ところが、電源投入時の初期状態においては、論理回路動作が不安定で、内部レジスタが誤動作をする場合がある。この場合、すでに動作を開始しているシーケンスを最後まで動作させると、誤ラッチによる記憶素子への誤書き込み、誤消去が発生する。

本発明は、このような問題を解決するためになされたものであり、電源投入による論理回路動作開始直後に、動作が開始されたシーケンスを停止させ、その後、電源が安定するまでシステムをリセットし、電源が安定するとシステムをスタートさせるパワーオンシステムリセット回路を提供する。

本発明のパワーオンシステムリセット回路は、半導体メモリシステムにおける電源投入時のパワーオンシステムリセット回路であって、電源投入時から電源電圧が所定の電圧に達するまでの間、メモリシステム内で発生している動作シーケンスを終了させる処理を繰り返し行うシーケンス終了手段と、動作シーケンスが終了したとき、メモリシステムのシステムリセットを行うシステムリセット手段と、を備え、システムリセット手段は、電源電圧が所定の電圧に達したときにシステムリセットを解除することを特徴とする。

本発明のパワーオンシステムリセット回路のシーケンス終了手段は、基準クロックを発生する基準クロック発生部と、基準クロックを計数して、カウンター信号を発生する論理計数部と、電源投入後の電源電圧を検知して、電圧検知信号を発生する電圧検知部と、論理計数部のカウンター信号と電圧検知信号とに基づいてトリガーパルス信号を周期的に発生するトリガーパルス発生回路と、トリガーパルス信号に応じてメモリシステムの動作シーケンスを終了するメモリシステム制御部とを有することを特徴とする。

本発明のパワーオンシステムリセット回路及びその方法によれば、電源投入後の電源電圧が低電圧状態のとき、不揮発性メモリシステムに何らかのシーケンスが発生しているかを周期的にチェックし、何らかのシーケンスが発生するとこれを停止させ、且つ、システムをリセットし、電源電圧が所定のレベルに到達した時点でシステムをスタートさせることが可能となる。

本発明によるパワーオンシステムリセット回路の実施の形態について、図を用いて説明する。図１は、本発明によるパワーオンシステムリセット回路を示すブロック図である。図１において、パワーオンシステムリセット回路６０は、基準クロックを発生する基準クロック発生部１０と、基準クロックを計数する論理計数部２０と、電源投入後の電源電圧を検知する電圧検知部３０と、不揮発性メモリシステム５０の動作を制御する制御部４０とを有する。

不揮発性メモリシステム５０およびパワーオンシステムリセット回路６０を含む全体の電源が投入されると、基準クロック発生部１０はクロック信号の発生を開始する。論理計数部２０はこのクロック信号を受信し、カウントを開始するようになっている。また、論理計数部２０は、カウントビットを示すカウンター信号を出力するようになっている。電圧検知部３０は、不揮発性メモリシステム５０の電源電圧を検知して電圧検知信号を出力しており、所定のレベルを検知するまでは、ハイレベル信号を出力し、所定のレベルに到達するとローレベルを出力するようになっている。制御部４０には、論理計数部２０の任意のカウントビットの信号と、電圧検知部３０の電圧検知信号とが入力され、制御部４０は、パワーオン時の不揮発性メモリシステム５０の動作を制御するとともに、システムリセットを行うための信号であるシステムリセット信号を出力するようになっている。

図２は、本発明の制御部４０の回路構成を示すブロック図である。図２において、制御部４０は、トリガーパルス発生回路４１（トリガーパルス発生部）とメモリシステム制御手段４２（メモリシステム制御部）とシステムリセット回路４３（システムリセット手段）とからなる。ここで、シーケンス終了手段は、基準クロック発生部１０と、論理計数部２０と、電圧検知部３０と、トリガーパルス発生回路４１と、メモリシステム制御手段４２によって構成される。

トリガーパルス発生回路４１は、論理計数部２０から出力された任意のカウントビットの信号を示すカウンター信号と電圧検知部３０の電圧検知信号とに基づいて、不揮発性メモリシステム５０の動作制御を停止させるためのトリガーパルス信号を発生して、メモリシステム制御手段４２に出力するようになっている。ここでは、電圧検知信号がハイレベル信号である間は、同じカウンタビットを示すカウンター信号に応じてトリガーパルス信号を周期的に繰り返し発生するようになっている。

メモリシステム制御手段４２は、定常状態においては、メモリシステムの動作を制御するようになっている。そして、パワーオン時の動作においては、メモリシステム制御手段４２には、トリガーパルス信号が入力されるようになっている。なお、メモリシステム制御手段４２はパワーオン時において、パワーオフ時に何らかのメモリシステムの制御シーケンスが完了していなかったり、パワーオン時の誤動作もしくは誤ラッチによって、何らかの動作制御を開始していることがある。このため、メモリシステム制御手段４２は、トリガーパルス発生回路４１から出力されたトリガーパルス信号に応じて、メモリシステムの動作制御を終了するようになっている。また、メモリシステム制御手段４２は、メモリシステムの動作制御を行っている際にハイレベル信号となり、メモリシステムの動作制御を行っていない際にローレベル信号となるステータス信号を出力するようになっている。

システムリセット手段であるシステムリセット回路４３は、ステータス信号と電圧検知信号とに基づいて、ステータス信号がローレベル信号であり、且つ電圧検知信号がハイレベルである場合に、ハイレベルのシステムリセット信号を出力するようになっている。なお、電圧検知信号がローレベル信号になったときには、システムリセット信号をローレベルに落とすようになっている。

図３は、本発明のパワーオンシステムリセット回路の電源電圧と制御信号との関係を示すタイミングチャートである。図３において、電源が投入されると、電源電圧Ｖｃｃは次第に立ち上がり、例えば、０．９〜１．１Ｖとなる時点Ｔ１において、基準クロック発生部１０はクロック信号ＯＳＣの発生を開始する。論理計数部２０はこのクロック信号ＯＳＣを受信し、カウントを開始する。電圧検知部３０は、不揮発性メモリシステム５０の電源電圧を検知しており、所定のレベルを検知するまでは、ハイレベルの電圧検知信号ＰＯＮＲＳＴを出力している。

制御部４０は、トリガーパルス発生回路４１において、例えば論理計数部２０の３ビット目のカウンター信号ＣＯＵＮＴＥＲと、電圧検知部３０のハイレベルの電圧検知信号ＰＯＮＲＳＴとの論理積をとって、内部信号であるＰＯＮＲＳＴ２を発生する。また内部信号ＰＯＮＲＳＴ２の立ち上がりエッジで、メモリシステム制御手段４２におけるメモリシステムの動作制御を停止するためのトリガーパルス信号ＴＲＧを発生する。メモリシステム制御手段４２は、例えば書き込みまたは消去シーケンス動作を制御している場合には、ハイレベルのステータス信号ＨＶＣＥＮを出力するが、トリガー信号ＴＲＧに応じてその動作制御を完了した後には、ローレベルのステータス信号ＨＶＣＥＮを出力する。

シーケンス停止信号はトリガー信号ＴＲＧとシーケンス動作信号ＨＶＣＥＮとの論理積により生成されても良い。論理計数部２０の３ビット目は限定されるものではなく、電源電圧Ｖｃｃが立ち上がり、基準クロック発生部１０がクロック信号ＯＳＣの発生を開始し、論理計数部２０の３ビット目にカウント出力が現れる時点は、不揮発性メモリシステム５０の論理回路が正常に動作できる電圧状態にあるとしたもので、３ビット目に代わる他のビットのカウント出力を用いても良い。

システムリセット回路４３は、ステータス信号ＨＶＣＥＮがローレベルとなり、電圧検知信号がハイレベルになったときに、ハイレベルのシステムリセット信号ｓｙｓｔｅｍ ｒｅｓｅｔを発生し、不揮発性メモリシステム５０にリセットをかける。

この一連の動作は、論理計数部２０の３ビット目のカウント信号の周期毎に、不揮発性メモリシステム５０の論理回路が安定して動作が行える下限値、例えば１．４Ｖに、電源電圧Ｖｃｃが到達する時点Ｔ２まで、繰り返し行われる。これは、電源電圧の初期状態においては、一旦シーケンス動作を停止させてシステムリセットをした後においても、電源電圧の状況次第では、再びシーケンスが開始される可能性があるためである。電圧検知部３０がＴ２において所定の下限値を検知し、ローレベルの電圧検知信号ＰＯＮＲＳＴを出力すると、システムリセット回路４３は、これを受信してシステムリセット信号ｓｙｓｔｅｍ ｒｅｓｅｔをローレベルとする。

以上説明したように、本発明によると、電源投入後の電源電圧が低電圧状態のとき、不揮発性メモリシステムに何らかのシーケンスが発生しているかを周期的にチェックし、何らかのシーケンスが発生するとこれを停止させ、且つ、シーケンスが停止するか、シーケンスが発生していなければシステムをリセットし、電源電圧が所定のレベルに到達した時点でシステムのリセットを解除してスタートさせることが可能となる。

本発明によるパワーオンシステムリセット回路を示すブロック図。 本発明の制御部の回路構成を示すブロック図。 本発明のパワーオンシステムリセット回路のタイミングチャート。 従来のパワーオン・オフリセット回路を示すブロック図。

符号の説明

１０ 基準クロック発生部
２０ 論理計数部
３０ 電圧検知部
４０ 制御部
４１ トリガーパルス発生回路（トリガーパルス発生部）
４２ メモリシステム制御手段（メモリシステム制御部）
４３ システムリセット発生回路（システムリセット手段）
５０ 不揮発性メモリシステム
ＯＳＣ クロック信号
ＣＯＵＮＴＥＲ カウンター信号
ＰＯＮＲＳＴ 電圧検知信号
ＰＯＮＲＳＴ２ 内部信号
ＴＲＧ トリガー信号
ＨＶＣＥＮ ステータス信号
ｓｙｓｔｅｍ ｒｅｓｅｔ システムリセット信号

Claims (2)

1. 半導体メモリシステムにおける電源投入時のパワーオンシステムリセット回路であって、
   電源投入時から電源電圧が所定の電圧に達するまでの間、前記メモリシステム内で発生している動作シーケンスを終了させる処理を繰り返し行うシーケンス終了手段と、
   前記動作シーケンスが終了したとき、前記メモリシステムのシステムリセットを行うシステムリセット手段と、を備え、
   前記システムリセット手段は、前記電源電圧が所定の電圧に達したときにシステムリセットを解除することを特徴とするパワーオンシステムリセット回路。
2. 前記シーケンス終了手段は、
   基準クロックを発生する基準クロック発生部と、
   前記基準クロックを計数して、カウンター信号を発生する論理計数部と、
   前記電源投入後の電源電圧を検知して、電圧検知信号を発生する電圧検知部と、
   前記論理計数部のカウンター信号と前記電圧検知信号とに基づいてトリガーパルス信号を周期的に発生するトリガーパルス発生回路と、
   前記トリガーパルス信号に応じて前記メモリシステムの動作シーケンスを終了するメモリシステム制御部と、
   を有することを特徴とする請求項１に記載のパワーオンシステムリセット回路。

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