JP2005353149A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】制御端子数によって制限されずにコマンドを選択することができ、さらに、最小コマンド入力を従来の2サイクルから1サイクルに短縮する。
【解決手段】制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタ１０１と、制御信号に含まれるコマンド入力完了伝達用制御信号に応答してカウンタ１０１がカウントしたカウント数をラッチするラッチ回路１０２と、ラッチ回路１０２がカウント数をラッチした後にカウンタ１０１をリセットさせるカウンタリセット制御回路１０３と、ラッチ回路１０２がラッチしたカウント数をデコードしてコマンドを選択するデコーダ１０４と、デコーダ１０４により選択されたコマンドに応じて不揮発性メモリ１０６の書き換え制御を行う各コマンド実行回路１０５とを備える。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置に関するものである。

従来の不揮発性半導体記憶装置の書き換えをライター等の書き換え装置を用いて行う場合は、書き込み、消去等の動作を図３６に示されるように複数の制御信号の組み合わせで選択していた（例えば、特許文献１参照）。

また、別の方法としては、図３７に示されるようなJEDEC（Joint Electron Device Engineering Council）に準拠した書き換え手法を用いてアドレスバス、データバスからコマンドを選択する制御信号を入力し、図３８に示されるように１サイクルから順に決められたアドレス、データを入力することでコマンドを選択し、その後実際に書き換えるデータを入力する手法を用いていた。
特開平2−289997号公報（表−１） JEDEC Standard No.21-C

しかしながら、上記従来の不揮発性半導体記憶装置の書き換え手法にあっては、制御信号N本に対して２N種類以下のコマンドしか選択することができないため、選択できるコマンド数が制限されるという事情があった。

また、JEDECに準拠する書き換えコマンド方式では、コマンドを選択するための制御信号をアドレスバスとデータバスで兼用しており、少ない制御信号で多くのコマンドを選択できるが、弊害として書き換えデータを入力するサイクルに加えてコマンドを選択するためのサイクルが必要となり書き換え時間が増加するという事情がある。

例えば、1Mバイト分のデータをバイト書き込みで実施する場合、100万回行う書き込みデータの入力に加えて、コマンドを選択するための入力も100万回行う必要があり、その分の時間が増加してしまう。

本発明は、上記従来の事情に鑑みてなされたものであって、不揮発性半導体記憶装置の書き換えアルゴリズム手法を変更することにより、制御端子数によって制限されずにコマンドを選択することができ、さらに、最小コマンド入力を従来の2サイクルから1サイクルに短縮することができる不揮発性半導体記憶装置を提供することを目的とする。

本発明の不揮発性半導体記憶装置は、不揮発性メモリと、書き換え装置から前記不揮発性メモリを書き換えるための制御信号に基づくコマンドにより、前記不揮発性メモリの書き換え制御を行う書き換えコマンド制御回路とを備える不揮発性半導体記憶装置あって、前記書き換えコマンド制御回路は、前記制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタと、前記制御信号に含まれるコマンド入力完了伝達用制御信号に応答して前記カウンタがカウントしたカウント数をラッチするラッチ回路と、前記ラッチ回路がラッチしたカウント数をデコードしてコマンドを選択するデコーダと、前記デコーダが選択したコマンドに応じて前記不揮発性メモリの書き換え制御を行うコマンド実行回路とを備える。

本発明の不揮発性半導体記憶装置によれば、ライター等の書き換え装置から出力される制御信号のパルス数をカウントするカウンタと、コマンド入力が完了したことを知らせる信号によりカウント数をラッチするラッチ回路と、カウント数をラッチした後にカウンタをリセットさせるリセット回路と、カウント数をラッチしたデータをデコードしてコマンドを選択するデコーダと、選択されたコマンドに応じて、不揮発性メモリを書き換えまたは特定の制御を行う各コマンド実行回路とを備えるので、ライター等の書き換え装置から出力される制御信号のパルス数をカウントし、カウント数によってコマンドを選択することが可能となり、1本の制御信号から出力されるパルス数を時間軸方向に増加させることにより、多くのコマンドを選択することが可能となる。

また、書き換えのコマンドを選択するためにアドレスバス、データバスを使用していないため、最小のコマンドはパルス数1の1サイクルとなり、繰り返す回数の多いコマンドに１サイクルを割当てることにより、書き換え時間の短縮を図ることが可能となる。

また、本発明の不揮発性半導体記憶装置は、不揮発性メモリと、書き換え装置から前記不揮発性メモリを書き換えるための制御信号に基づくコマンドにより前記不揮発性メモリの書き換え制御を行う書き換えコマンド制御回路とを備える不揮発性半導体記憶装置あって、前記書き換えコマンド制御回路は、前記制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタと、所定間隔のパルスを生成するパルス生成回路と、前記コマンドイネーブル信号に応答してリセットされ、前記パルス生成回路が生成するパルスをカウントし、そのカウント数が所定回数を超えた場合にコマンド入力完了伝達用制御信号を生成する内部パルスカウント回路と、前記内部パルスカウント回路が生成する前記コマンド入力完了伝達用制御信号に応答して前記カウンタがカウントしたカウント数をラッチするラッチ回路と、前記ラッチ回路がカウント数をラッチした後に前記カウンタをリセットさせるリセット回路と、前記ラッチ回路がラッチしたカウント数をデコードしてコマンドを選択するデコーダと、前記デコーダが選択したコマンドに応じて前記不揮発性メモリの書き換え制御を行うコマンド実行回路とを備える。

本発明の不揮発性半導体記憶装置によれば、書き換え装置から出力される制御信号のパルス幅を内部のパルス生成回路を利用して記憶させる回路と、記憶したパルス幅の信号が入力されなかったときにコマンド入力完了と判断する回路とが追加されるので、書き換え装置と接続されるコマンド入力完了伝達用制御信号線を削減して書き換え制御用パルスを入力する信号線1本でコマンド入力完了を判断することができ、端子数の制限が厳しい場合に有効となる。

また、本発明の不揮発性半導体記憶装置は、不揮発性メモリと、書き換え装置から前記不揮発性メモリを書き換えるための制御信号に基づくコマンドにより前記不揮発性メモリの書き換え制御を行う書き換えコマンド制御回路とを備える不揮発性半導体記憶装置あって、前記書き換えコマンド制御回路は、前記制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタと、所定間隔のパルスを生成するパルス生成回路と、前記パルス生成回路が生成したパルスおよび前記コマンドイネーブル信号に基づいて設定した規定時間内に前記コマンドイネーブル信号のパルス数が所定回数を超えた場合にコマンド入力完了伝達用制御信号を生成する規定時間設定カウンタ回路と、前記規定時間設定カウンタ回路が生成した前記コマンド入力完了伝達用制御信号に応答して前記カウンタがカウントしたカウント数をラッチするラッチ回路と、前記ラッチ回路がカウント数をラッチした後に前記カウンタをリセットするリセット回路と、前記ラッチ回路がラッチしたカウント数をデコードしてコマンドを選択するデコーダと、前記デコーダが選択したコマンドに応じて前記不揮発性メモリの書き換え制御を行うコマンド実行回路とを備える。

本発明の不揮発性半導体記憶装置によれば、内部のパルス生成回路と規定時間設定カウンタ回路を用いて一定時間を設定できる回路と、一定時間内にデコーダから規定回数を超えたことを示す信号を受け取ったときにコマンド入力完了の信号を出力する回路が追加されるので、コマンド入力完了伝達用制御信号線を削減して書き換え制御用パルスを入力する信号線1本でコマンド入力完了を判断することができ、端子数の制限が厳しい場合に有効となる。

また、本発明の不揮発性半導体記憶装置は、不揮発性メモリと、書き換え装置から前記不揮発性メモリを書き換えるための制御信号に基づくコマンドにより、前記不揮発性メモリの書き換え制御を行う書き換えコマンド制御回路とを備える不揮発性半導体記憶装置あって、前記書き換えコマンド制御回路は、前記制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタと、前記制御信号に含まれるコマンド入力完了伝達用制御信号に応答して前記カウンタがカウントしたカウント数をラッチするラッチ回路と、前記ラッチ回路がカウント数をラッチした後に前記カウンタをリセットさせるリセット回路と、前記ラッチ回路がラッチしたカウント数をデコードして所定のコマンドを選択し、前記コマンドイネーブル信号に応じて所定のコマンドのプロテクトが可能な複数のデコーダと、前記デコーダにより選択されたコマンドに応じて前記不揮発性メモリの書き換え制御を行うコマンド実行回路とを備える。

本発明の不揮発性半導体記憶装置によれば、パルスカウント数をデコードする回路を、書き込み用、消去用、特殊コマンド用等のいくつかのグループに分け、独立して実行する回路構成をとり、グループごとにプロテクトができるようにすることにより、例えば、書き込みだけできるサンプル、特殊コマンドを実行させないサンプル等、目的に合わせて容易に使用条件に制限をかけることが可能となる。

また、本発明の不揮発性半導体記憶装置において、前記デコーダは、前記ラッチ回路がラッチしたカウント数が所定数以上の場合に、そのカウント数をラッチするとともにデコードしてコマンドを選択する第１のデコーダと、前記ラッチ回路がラッチしたカウント数が所定数より小さい場合に、そのカウント数をデコードしてコマンドを選択する第２のデコーダとを含み、前記第１および第２のデコーダがデコードした結果を組み合わせてコマンドを設定することを特徴とする。

本発明の不揮発性半導体記憶装置によれば、ラッチしたカウント数のデータをデコードしてコマンドを選択する回路を変更し、カウント数が規定回数以上かまたは規定回数以内かで別々にデコードする回路ブロックを備え、別々にデコードした結果を組み合わせて2段構成で各コマンドを設定するので、例えば、カウント数が規定回数以上のコマンドで大項目Aを選択し、次に規定回数以内のコマンドで小項目aを選択し、次に同じ大項目Aの中の前回選択した小項目aと違う小項目bを選択するといった使い方により、大項目を入力するサイクルを省略し、全体的なコマンド入力サイクルを減らすことが可能となる。

また、本発明の不揮発性半導体記憶装置は、不揮発性メモリと、書き換え装置から前記不揮発性メモリを書き換えるための制御信号に基づくコマンドにより、前記不揮発性メモリの書き換え制御を行う書き換えコマンド制御回路とを備える不揮発性半導体記憶装置あって、前記書き換えコマンド制御回路は、前記制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタと、所定間隔のパルスを生成するパルス生成回路と、前記コマンドイネーブル信号に応答してリセットされるとともに、前記パルス生成回路が生成するパルスをカウントし、前記コマンドイネーブル信号の周期を測定する内部パルスカウント回路と、前記内部パルスカウント回路が測定した周期をデコードする内部パルスカウント数組み合わせデコード回路と、前記内部パルスカウント回路が測定した周期に応答して、前記カウンタがカウントしたカウント数をラッチするラッチ回路と、前記ラッチ回路がカウント数をラッチした後に、前記カウンタをリセットするリセット回路と、前記ラッチ回路がラッチしたカウント数と前記内部パルスカウント数組み合わせデコード回路のデコード結果とに基づいてコマンドを選択するデコーダと、前記デコーダにより選択されたコマンドに応じて、前記不揮発性メモリの書き換え制御を行うコマンド実行回路とを備える。

本発明の不揮発性半導体記憶装置によれば、ライター等の書き換え装置から供給される制御信号のパルスより短い周期の内部のパルス生成回路から生成されるパルスを用いて、ライター等の書き換え装置から供給される制御信号のパルス幅または周期を測定するので、異なるパルス幅または周期の測定結果の組み合わせで、選択するコマンドの種類を増加させることができ、時間軸方向に伸びるサイクル数を低減することが可能となる。

また、本発明の不揮発性半導体記憶装置は、不揮発性メモリと、書き換え装置から前記不揮発性メモリを書き換えるために、可変周期のコマンドイネーブル信号を含む制御信号に基づくコマンドにより前記不揮発性メモリの書き換え制御を行う書き換えコマンド制御回路とを備える不揮発性半導体記憶装置あって、前記書き換えコマンド制御回路は、前記コマンドイネーブル信号のパルス数をカウントするカウンタと、所定間隔のパルスを生成するパルス生成回路と、前記パルス生成回路が生成したパルスにより設定した所定時間が経過した場合にコマンド入力完了伝達用制御信号を生成する規定時間設定カウンタ回路と、前記規定時間設定カウンタ回路が生成した前記コマンド入力完了伝達用制御信号に応答して、前記カウンタがカウントしたカウント数をラッチするラッチ回路と、前記ラッチ回路がカウント数をラッチした後に前記カウンタをリセットさせるリセット回路と、前記ラッチ回路がラッチしたカウント数をデコードしてコマンドを選択するデコーダと、前記デコーダにより選択されたコマンドに応じて前記不揮発性メモリの書き換え制御を行うコマンド実行回路とを備える。

本発明の不揮発性半導体記憶装置によれば、ライター等の書き換え装置から供給される制御信号のパルス数をカウントする回路に内部のパルス生成回路とパルス生成回路から出力されるパルスをカウントする回路を追加し、一定時間が経過するとそのときまでにカウントされたパルス数に応じてコマンドを受理させる構成をとるので、ライター等の書き換え装置から供給される制御信号のパルス数の周期をコマンドによって長くしたり短くしたりして選択することにより、選択するために必要なサイクル数の多いコマンドは周期を短く設定して時間軸方向に伸びるサイクル数による時間の増加を低減することができる。

また、本発明の不揮発性半導体記憶装置において、前記パルス生成回路は、生成したパルスを前記書き換え装置に供給可能である。

本発明の不揮発性半導体記憶装置によれば、内部のパルス生成回路から生成されるパルスを外部に出力する構成をとるので、ライター等の書き換え装置から供給される制御信号のパルス周期をコマンドに応じて容易に編集することができる。

また、本発明の不揮発性半導体記憶装置は、前記不揮発性メモリに供給する正電圧を生成する正電圧昇圧回路と、前記不揮発性メモリに供給する負電圧を生成する負電圧昇圧回路とを備え、前記書き換えコマンド制御回路は、前記書き換え装置から供給される書込コマンドイネーブル信号をラッチし、ラッチしたデータを前記正電圧昇圧回路に供給する書込コマンドラッチ回路と、前記書き換え装置から供給される消去コマンドイネーブル信号をラッチし、ラッチしたデータを前記正電圧昇圧回路および前記負電圧昇圧回路に供給する消去コマンドラッチ回路とを含み、前記デコーダは、前記書込コマンドラッチ回路のデータに応答して書込コマンドを選択する書込用デコーダと、前記消去コマンドラッチ回路のデータに応答して消去コマンドを選択する消去用デコーダとを含む。

本発明の不揮発性半導体記憶装置によれば、ライター等の書き換え装置から供給される制御信号を書き込み用、消去用等の動作別に切り分け、１サイクル目からどの動作を実行するべきかを判断するコマンドラッチ回路と、コマンドラッチ回路から出力される結果でコマンド別にデコードする回路と、コマンドラッチ回路から出力される結果で立ち上げに時間のかかる回路に事前準備動作を実行させるための信号を送る回路構成をとるので、書き換え時間の短縮を図ることができる。

また、本発明の不揮発性半導体記憶装置において、前記書き換えコマンド制御回路は、前記書き換え装置から供給される読出信号をラッチする読出信号ラッチ回路と、前記書き換え装置から供給される書込信号をラッチする書込信号ラッチ回路と、前記書き換え装置から供給される消去信号をラッチする消去信号ラッチ回路と、前記読出信号ラッチ回路、書込信号ラッチ回路および消去信号ラッチ回路のデータに基づいてコマンドを識別する制御信号デコーダとを備え、前記デコーダは、前記制御信号デコーダから供給される信号と、前記ラッチ回路がラッチしたカウント数とに基づいてコマンドを選択する。

本発明の不揮発性半導体記憶装置によれば、ライター等の書き換え装置から供給される制御信号をN本に分離し、分離したN本の制御のコマンドをラッチするコマンドラッチ回路と、コマンドラッチ回路から出力されるN本の組み合わせで最大２N種類のコマンドを識別する制御信号デコーダと、制御信号デコーダから出力される２N種類の信号とカウント数で選択するM種類の組み合わせで２N×M種類のコマンドをデコードする回路を備えるので、時間軸方向に伸びるサイクル数を低減させることができる。

また、本発明の不揮発性半導体記憶装置は、前記不揮発性メモリに供給する正電圧を生成する正電圧昇圧回路と、前記不揮発性メモリに供給する負電圧を生成する負電圧昇圧回路とを備え、前記コマンド入力完了伝達用制御信号は、前記正電圧昇圧回路または前記負電圧昇圧回路を動作させる第１のコマンドスタート信号と、前記デコーダにコマンドを選択させる第２のコマンドスタート信号とを含む。

本発明の不揮発性半導体記憶装置によれば、コマンド入力が完了したことを知らせるコマンド入力完了伝達用制御信号を例えば2つに分離し、１つ目のコマンド入力完了伝達用制御信号により、どの回路を動作させるか事前情報を取り込み、立ち上げに時間のかかる回路の動作を先行してスタートさせ、次に2つ目のコマンド入力完了伝達用制御信号により本来のコマンドを実行させるので、書き換え時間の短縮を図ることができる。

また、本発明の不揮発性半導体記憶装置は、コマンド繰り返し回数を設定可能な繰り返し回数カウント回路を備え、前記コマンド入力完了伝達用制御信号は、前記繰り返し回数カウント回路に前記コマンド繰り返し回数を設定する信号を含み、前記デコーダは、繰り返すコマンドをラッチするラッチ回路を備え、前記コマンド実行回路は、コマンドが実行されたときに、前記繰り返し回数カウント回路にデクリメント信号を送るとともに、前記繰り返し回数カウント回路の値が０になるまで実行を繰り返す。

本発明の不揮発性半導体記憶装置によれば、同じコマンドを何回も繰り返すときに処理時間を短縮するための繰り返し回数カウンタと、繰り返すコマンドをラッチしておくデコーダ回路と、コマンドが実行されたときに繰り返し回数カウンタにデクリメント信号を送るコマンド実行回路とを備えるので、全体的なコマンド入力サイクルを減らすことが可能となる。

また、本発明の不揮発性半導体記憶装置は、前記カウンタに、前記制御信号のパルス数のカウント動作と、コマンド繰り返し回数のカウント動作を切り替えて実行させるカウンタ切り替え制御回路を備え、前記コマンド入力完了伝達用制御信号は、前記カウンタに前記コマンド繰り返し回数を設定する信号を含み、前記デコーダは、繰り返すコマンドをラッチするラッチ回路を備え、前記コマンド実行回路は、コマンドが実行されたときに、前記カウンタにデクリメント信号を送るとともに、前記カウンタの値が０になるまで実行を繰り返す。

本発明の不揮発性半導体記憶装置によれば、繰り返し回数カウンタと、ライター等の書き換え装置から供給される制御信号のパルス数をカウントするカウンタを、カウンタ切り替え制御回路を用いて兼用させるので、回路規模の縮小を図ることができる。

また、本発明の不揮発性半導体記憶装置において、前記コマンドイネーブル信号は、コマンドとコマンドの間に1パルス以上のマージンが設定され、前記デコーダは、前記コマンドイネーブル信号が１パルスずれた場合にコマンド動作を無効化する。

本発明の不揮発性半導体記憶装置によれば、ライター等の書き換え装置から供給される制御信号のパルスにノイズが入ったときに誤動作をしないように、コマンドとコマンドの間に1パルス以上のマージンを設定しておき、パルス数が前後１カウントずれた場合に動作を無効化させるので、誤動作を防止することが可能となる。

また、本発明の不揮発性半導体記憶装置において、前記コマンドイネーブル信号は、コマンドとコマンドの間に２パルス以上のマージンが設定され、前記デコーダは、前記コマンドイネーブル信号が１パルスずれた場合に誤り訂正を行う。

本発明の不揮発性半導体記憶装置によれば、ライター等の書き換え装置から供給される制御信号のパルスにノイズが入ったときに誤動作をしないように、コマンドとコマンドの間に２パルス以上のマージンを設定しておき、パルス数が前後１カウントずれた場合、ずれた1カウントを誤り訂正して正常動作させることが可能となる。

また、本発明の不揮発性半導体記憶装置において、前記コマンドイネーブル信号は、コマンドとコマンドの間に３パルス以上のマージンが設定され、前記デコーダは、前記コマンドイネーブル信号が１パルスずれた場合に誤り訂正を行ない、前記コマンドイネーブル信号が２パルスずれた場合にコマンド動作を無効化する。

本発明の不揮発性半導体記憶装置によれば、コマンドとコマンドの間に３パルス以上のマージンを設定しておき、誤動作防止と誤り訂正を兼ね備え、より安定した動作が可能となる。

また、本発明の不揮発性半導体記憶装置において、前記コマンド実行回路は、次に実行するコマンドを先読みしておくためのデータラッチ回路と、先読みしたコマンドによって現在実行している動作を保持しておくか、動作を終了させるかを判断する保持／非保持制御回路とを備える。

本発明の不揮発性半導体記憶装置によれば、次に実行するコマンドを先読みしておくためのデータラッチ回路と、先読みしたコマンドによって現在実行している動作を保持して継続して実行するか、動作を終了させるかを判断する制御回路とを備えるので、書き換え動作の効率化を図ることが可能となる。

本発明によれば、書き換え制御端子2本で選択できるコマンド数を時間軸方向に制限なく選択することができ、且つ最小コマンドは1サイクルで選択できるため、1Mバイトのメモリをバイト書き込みした場合、1サイクルを1μsとして1秒（1μs×100万回）の書き換え時間を短縮することが可能となる。また、バイト書き込みと、ライトバッファを用いた一括書き込み（多くのデータをまとめて書き込む手法）を比較した場合、両者の書き換え時間の差が縮まるため、回路規模の大きいライトバッファ機能を削除してコスト削減を図ることが可能となる。

また、本発明の不揮発性半導体記憶装置によれば、書き換え制御端子をさらに１本減らすことが可能となり、端子数の制限が厳しい場合に有効となる。

また、本発明の不揮発性半導体記憶装置によれば、ユーザーに合わせて使用条件を制限することが容易になり、例えば、保障動作範囲を広げる代わりに書き換え回数を1回に制限するなど、特定の項目の規格を緩める代わりに別の項目を厳しくするカスタム的な対応が可能となる。また、検査、評価でしか使用しない機能にプロテクトをかけることで誤動作要因を減らすことが可能となる。

さらに、本発明の不揮発性半導体記憶装置によれば、書き換えまたは特殊制御動作の時間を短縮させることができるとともに、ノイズによる誤動作を低減させることができる。

（第1の実施形態）
図１は、本発明の第1の実施形態を説明するための不揮発性半導体記憶装置１０９の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置１０９は、不揮発性メモリ１０６と、ライター等の書き換え装置１００から不揮発性メモリ１０６を書き換えるための制御信号を受け付け、その制御信号に基づくコマンドにより、不揮発性メモリ１０６の書き換え制御を行う書き換えコマンド制御回路１０８とを備え、書き換えコマンド制御回路１０８は、制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタ１０１と、制御信号に含まれるコマンド入力完了伝達用制御信号に応答して、カウンタ１０１がカウントしたカウント数をラッチするラッチ回路１０２と、ラッチ回路１０２がカウント数をラッチした後に、カウンタ１０１をリセットさせるカウンタリセット制御回路１０３と、ラッチ回路１０２がラッチしたカウント数をデコードしてコマンドを選択するデコーダ１０４と、デコーダ１０４により選択されたコマンドに応じて、不揮発性メモリ１０６の書き換え制御を行う各コマンド実行回路１０５および不揮発性メモリ制御回路１０７とを備える。

書き換え装置１００は、ライター等の書き換え装置であり、不揮発性メモリ１０６のデータを書き換えるための制御信号を出力する。カウンタ１０１は、書き換え装置１００から供給される書き換え制御信号中のコマンドイネーブル信号のパルスをカウントする回路であり、書き換え装置１００から供給される書き換え制御信号中のコマンド入力完了伝達用制御信号が送られてくるまでパルス数のカウントを続ける。

ラッチ回路１０２は、カウンタ１０１でカウントされたデータを書き換え制御信号中のコマンド入力が完了したことを知らせるコマンド入力完了伝達用制御信号によりラッチする回路であり、このときラッチしたデータでコマンドを選定する。カウンタリセット制御回路１０３は、ラッチ回路１０２でカウント数をラッチした後にカウンタ１０１をリセットする回路であり、次のコマンドを受け付けるための初期化が行われる。

デコーダ１０４は、ラッチ回路１０２でラッチされたカウント数のデータを前述のコマンド入力完了伝達用制御信号により取り込み、そのカウント数に応じてどの動作を実行するかデコードする回路であり、カウント数によってどの動作を実行するかを指定する制御信号を出力する。

各コマンド実行回路１０５は、デコーダ１０４から出力された制御信号を受けて不揮発性メモリ１０６を自動で書き換えるための動作を制御する回路であり、書き込み、ベリファイ、再書き込み、PASS信号出力等の不揮発性メモリ書き換え動作における一連の動作を制御する。

不揮発性メモリ１０６は不揮発性のメモリを表し、不揮発性メモリ制御回路１０７の不揮発性メモリ制御を受けてデータが書き換わる。不揮発性メモリ制御回路１０７は、不揮発性メモリ１０６の書き換えを実行するための昇圧回路、ロウデコーダ、カラムデコーダ等の一連の回路であり、各コマンド実行回路１０５の自動書き換え制御を受けて不揮発性メモリ１０６のデータを書き換える。

図２は、本実施形態の不揮発性半導体記憶装置１０９における書き込み時のタイミングチャートであり、図３は、本実施形態の不揮発性半導体記憶装置１０９における消去時のタイミングチャートである。

図２に示すように、書き込み時は、コマンドイネーブル信号の立下りを受けてカウンタ１０１がパルスをカウントし、同じタイミングで書き込むアドレスを取り込む。そしてコマンド入力完了を示すために割当てた読出しイネーブル信号をLに設定し、その後コマンドイネーブル信号の立ち上がりで、コマンドが完了したことを判定する。また、コマンドイネーブル信号の立ち上がりで書き込むデータを取り込む。このとき、ラッチ回路１０２にカウント数１回のデータを取り込み、その情報を基に不揮発性メモリ１０６に書き込みを行う。

図３に示すように、消去時は、コマンドイネーブル信号の立下りを受けてカウンタ１０１がパルスをカウントする。図３では消去動作をカウント数３に割当てているため、コマンドイネーブル信号が３パルス入力され、カウンタ１０１ではカウントが３回行われ、ラッチ回路１０２ではカウント数３回のデータが取り込まれる。その後、図２の場合と同様に、カウント３回の情報で不揮発性メモリ１０６の消去が行われる。

本実施形態の不揮発性半導体記憶装置１０９によれば、ライター等の書き換え装置１００から出力される制御信号のパルス数をカウントし、カウント数によってコマンドを選択することが可能となり、1本の制御信号から出力されるパルス数を時間軸方向に増加させることにより、多くのコマンドを選択することが可能となる。

また、書き換えのコマンドを選択するためにアドレスバス、データバスを使用していないため、最小のコマンドはパルス数1の1サイクルとなり、繰り返す回数の多いコマンドに１サイクルを割当てることにより、書き換え時間の短縮を図ることが可能となる。

（第2の実施の形態）
図４は、本発明の第２の実施形態を説明するための不揮発性半導体記憶装置４１１の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置４１１は、不揮発性メモリ４０６と、ライター等の書き換え装置４００から不揮発性メモリ４０６を書き換えるための制御信号を受け付け、その制御信号に基づくコマンドにより、不揮発性メモリ４０６の書き換え制御を行う書き換えコマンド制御回路４１０とを備え、書き換えコマンド制御回路４１０は、制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタ４０１と、所定間隔のパルスを生成するOSC回路４０８と、コマンドイネーブル信号に応答してリセットされるとともに、OSC回路４０８が生成するパルスをカウントし、そのカウント数が所定回数を超えた場合にコマンド入力完了伝達用制御信号を生成する内蔵パルスカウント回路４０９と、内蔵パルスカウント回路４０９が生成するコマンド入力完了伝達用制御信号に応答して、カウンタ４０１がカウントしたカウント数をラッチするラッチ回路４０２と、ラッチ回路４０２がカウント数をラッチした後に、カウンタ４０１をリセットさせるカウンタリセット制御回路４０３と、ラッチ回路４０２がラッチしたカウント数をデコードしてコマンドを選択するデコーダ４０４と、デコーダ４０４により選択されたコマンドに応じて、不揮発性メモリ４０６の書き換え制御を行う各コマンド実行回路４０５および不揮発性メモリ制御回路４０７とを備える。

本実施形態の不揮発性半導体記憶装置４１１は、第1の実施形態の回路にＯＳＣ回路４０８と内蔵パルスカウント回路４０９が追加される。ＯＳＣ回路４０８は不揮発性メモリ４０６を書き換えるための各コマンド実行回路４０５を動作させるために使用するＯＳＣ回路をそのまま利用したものであり、内蔵パルスカウント回路４０９に短い周期の一定間隔のパルスを出力する。

内蔵パルスカウント回路４０９はＯＳＣ回路４０８から供給される一定間隔のパルスを基にライター等の書き換え装置４００から出力されるコマンドイネーブル信号の立ち下がりを受けてカウントする回路であり、任意に設定される規定回数を超えた場合、コマンド入力完了伝達用制御信号を第1の実施形態と同じように各回路ブロックに送る。このとき、内蔵パルスカウント回路４０９はコマンド入力途中に規定回数を超えないようにコマンドイネーブル信号の立ち下がりを受ける度にリセットされる。

図５は、本実施形態の不揮発性半導体記憶装置４１１における消去時のタイミングチャートである。図４、図５を用いて本実施形態の不揮発性半導体記憶装置４１１の動作を説明する。

図５に示すように、本実施形態は第1の実施形態の図３の場合に比べＯＳＣ回路パルス信号が追加されており、コマンドイネーブル信号が立ち下がるたびに、カウントリセット、カウントスタートを繰り返す。例えば規定カウント数を６カウントと設定した場合、コマンド入力中は６カウントを超える前にコマンドイネーブル信号を立ち下げる必要がある。コマンド入力が完了したときはコマンドイネーブル信号をそのままの状態にしておくと、内蔵パルスカウント回路４０９のカウンタが６カウントを超えるため、コマンド入力完了伝達用制御信号を出力し、それ以降は第1の実施形態と同じ動作を行う。

本実施形態の不揮発性半導体記憶装置４１１によれば、書き換え装置４００と接続されるコマンド入力完了伝達用制御信号線を削減することにより、書き換え制御用パルスを入力する信号線1本でコマンド入力完了を判断することができ、端子数の制限が厳しい場合に有効となる。

（第3の実施の形態）
図６は、本発明の第３の実施形態を説明するための不揮発性半導体記憶装置６１２の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置６１２は、不揮発性メモリ６０６と、ライター等の書き換え装置６００から不揮発性メモリ６０６を書き換えるための制御信号を受け付け、その制御信号に基づくコマンドにより、不揮発性メモリ６０６の書き換え制御を行う書き換えコマンド制御回路６１１とを備え、書き換えコマンド制御回路６１１は、制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタ６０１と、所定間隔のパルスを生成するOSC回路６０８と、OSC回路６０８が生成したパルスおよびコマンドイネーブル信号に基づいて規定時間を設定し、その規定時間内にコマンドイネーブル信号のパルス数が所定回数を超えた場合にコマンド入力完了伝達用制御信号を生成する規定時間設定カウンタ回路６１０と、規定時間設定カウンタ回路６１０が生成したコマンド入力完了伝達用制御信号に応答して、カウンタ６０１がカウントしたカウント数をラッチするラッチ回路６０２と、ラッチ回路６０２がカウント数をラッチした後に、カウンタ６０１をリセットさせるカウンタリセット制御回路６０３と、ラッチ回路６０２がラッチしたカウント数をデコードしてコマンドを選択するデコーダ６０４と、デコーダ６０４により選択されたコマンドに応じて、不揮発性メモリ６０６の書き換え制御を行う各コマンド実行回路６０５および不揮発性メモリ制御回路６０７とを備える。

本実施形態の不揮発性半導体記憶装置６１２は、第2の実施形態の内蔵パルスカウント回路４０９の代わりに規定時間設定カウンタ回路６１０が追加される。規定時間設定カウンタ回路６１０はＯＳＣ回路６０８からの一定間隔のパルスを基にコマンドイネーブル信号の１パルス分の周期に合わせて任意に設定できる規定時間を作成する回路であり、コマンドイネーブル信号の立ち下がりから常に動作している。

また、規定時間設定カウンタ回路６１０はカウンタ６０１からカウント数のデータを受け取り、規定時間ごとに前後のカウント数の差をラッチ回路６０２に送る。デコード回路６０４ではラッチ回路６０２からラッチデータを受けて４カウント以上カウント数が増加していないかを判断し、その結果を規定時間設定カウンタ回路６１０に送る。規定時間設定カウンタ回路６１０ではデコード回路６０４から送られるデータを受けてコマンド入力完了伝達用制御信号を出力する構成をとる。第3の実施形態では４カウント以上のデコードをデコーダ６０４で兼用しているが、別途規定時間設定カウンタ回路６１０内に作成し、規定時間設定カウンタ回路６１０ですべてを実施してもよい。

図７は、本実施形態の不揮発性半導体記憶装置６１２における消去時のタイミングチャートである。図６、図７を用いて本実施形態の不揮発性半導体記憶装置６１２の動作を説明する。

図７に示すように、本実施形態において、コマンドイネーブル信号はコマンド入力中に規則的な周期で入力される。その後、コマンド入力が完了した時点で規定時間内にカウント数が4以上増加する周期の短い信号をカウンタ６０１に送り、その結果を規定時間設定カウンタ回路６１０が判定してコマンド入力完了伝達用制御信号を出力し、それ以降は第1の実施形態と同じ動作を行う。

本実施形態の不揮発性半導体記憶装置６１２によれば、書き換え装置６００と接続されるコマンド入力完了伝達用制御信号線を削減して書き換え制御用パルスを入力する信号線1本でコマンド入力完了を判断することができ、端子数の制限が厳しい場合に有効となる。

（第4の実施の形態）
図８は、本発明の第４の実施形態を説明するための不揮発性半導体記憶装置８１５の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置８１５は、不揮発性メモリ８０６と、ライター等の書き換え装置８００から不揮発性メモリ８０６を書き換えるための制御信号を受け付け、その制御信号に基づくコマンドにより、不揮発性メモリ８０６の書き換え制御を行う書き換えコマンド制御回路８１４とを備え、書き換えコマンド制御回路８１４は、制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタ８０１と、制御信号に含まれるコマンド入力完了伝達用制御信号に応答して、カウンタ８０１がカウントしたカウント数をラッチするラッチ回路８０２と、ラッチ回路８０２がカウント数をラッチした後に、カウンタ８０１をリセットさせるカウンタリセット制御回路８０３と、ラッチ回路８０２がラッチしたカウント数をデコードして所定のコマンドを選択するとともに、コマンドイネーブル信号に応じて所定のコマンドのプロテクトが可能なデコーダ８１１，８１２，８１３と、デコーダ８１１，８１２，８１３により選択されたコマンドに応じて、不揮発性メモリ８０６の書き換え制御を行う各コマンド実行回路８０５および不揮発性メモリ制御回路８０７とを備える。

デコーダ８１１は書き込みコマンドイネーブル信号を受けて動作するように制御されている回路であり、書き込みコマンドイネーブル信号が固定されている場合は動作しない構成になっている。デコーダ８１２はデコーダ８１１と同じく消去コマンドイネーブル信号を受けて動作するように制御されている回路であり、消去コマンドイネーブル信号が固定されている場合は動作しない構成になっている。デコーダ８１３はデコーダ８１１と同じく特殊コマンドイネーブル信号を受けて動作するように制御されている回路であり、特殊コマンドイネーブル信号が固定されている場合は動作しない構成になっている。

その結果、書き込みコマンドイネーブル信号端子、消去コマンドイネーブル信号端子、特殊コマンドイネーブル信号端子を固定することで容易にハードプロテクトをかけることが可能となり、書き込みだけのワンタイム版として出荷する場合や、検査や評価で使用する特殊コマンドをユーザー側で使用できないようにする場合にユーザー非公開で端子固定の指示を仕様書に盛り込むだけで容易に変更することが可能となる。

図９は、本実施形態の不揮発性半導体記憶装置８１５における書き込み時のタイミングチャートである。図８、図９を用いて本実施形態の不揮発性半導体記憶装置８１５の動作を説明する。

図９に示すように、本実施形態は第1の実施形態に対して書き込みコマンドイネーブル信号、消去コマンドイネーブル信号、特殊コマンドイネーブル信号が追加されており、使用しない機能（この場合は、消去コマンドと特殊コマンド）をＨ固定することでプロテクトが可能になることを示している。

本実施形態の不揮発性半導体記憶装置８１５によれば、コマンドイネーブル信号のパルスカウント数をデコードする回路を、書き込み用のデコーダ８１１、消去用のデコーダ８１２、特殊コマンド用のデコーダ８１３等のグループに分け、独立して実行する回路構成をとり、グループごとにプロテクトができるようにすることにより、例えば、書き込みだけできるサンプル、特殊コマンドを実行させないサンプル等、目的に合わせて容易に使用条件に制限をかけることが可能となる。

（第５の実施の形態）
図１０は、本発明の第５の実施形態を説明するための不揮発性半導体記憶装置１００９の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置１００９は、第1の実施形態と同様の構成に加えて、デコーダ１００４内に、ラッチ回路１００２がラッチしたカウント数が所定数以上の場合に、そのカウント数をラッチするとともにデコードしてコマンドを選択する第１のデコーダと、ラッチ回路１００２がラッチしたカウント数が所定数より小さい場合に、そのカウント数をデコードしてコマンドを選択する第２のデコーダとを含み、第１および第２のデコーダがデコードした結果を組み合わせてコマンドを設定する。

このようにデコーダ１００４は規定数以上のカウントを識別する第１のデコーダと規定数以下のカウントを識別する第２のデコーダによる２段構成の回路であり、規定数以上のデコーダ結果と規定数以下のデコーダ結果により各コマンド実行回路１００５にコマンド実行のための制御信号を出力する。また、規定数以上のデコーダ結果はコマンドを実行した後も引き続きデータを保持しておくためにラッチ構成をとる。

図１１，１２，１３は、本実施形態の不揮発性半導体記憶装置１００９の動作を示すタイミングチャートであり、１回目、２回目、３回目の流れで動作を表現している。

図１１に示すように、１回目の動作として大項目で大きくまとめられたグループのどの大項目を選択するか決定する。次に、図１２に示すように、２回目の動作として大項目の中の小項目を選択する。この時点で大項目、小項目と２段階で選択が完了したため、コマンド動作がスタートする。

一方、図１３に示すように、２回目の動作として図１２で示した動作が完了した後は、再度図１１の大項目を選択せずに小項目だけ選択するだけでコマンド動作がスタートする。このように以降の大項目の選択を省略することで全体的なコマンド入力サイクルが削減できる構成をとる。

本実施形態の不揮発性半導体記憶装置１００９によれば、カウント数が規定回数以上かまたは規定回数以内かで別々にデコードする回路ブロックを備え、別々にデコードした結果を組み合わせて2段構成で各コマンドを設定するので、例えば、カウント数が規定回数以上のコマンドで大項目Aを選択し、次に規定回数以内のコマンドで小項目aを選択し、次に同じ大項目Aの中の前回選択した小項目aと違う小項目bを選択するといった使い方により、大項目を入力するサイクルを省略し、全体的なコマンド入力サイクルを減らすことが可能となる。

（第６の実施の形態）
図１４は、本発明の第６の実施形態を説明するための不揮発性半導体記憶装置１４１６の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置１４１６は、不揮発性メモリ１４０６と、ライター等の書き換え装置１４００から不揮発性メモリ１４０６を書き換えるための制御信号を受け付け、その制御信号に基づくコマンドにより、不揮発性メモリ１４０６の書き換え制御を行う書き換えコマンド制御回路１４１５とを備え、書き換えコマンド制御回路１４１５は、制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタ１４０１と、所定間隔のパルスを生成するOSC回路１４０８と、コマンドイネーブル信号に応答してリセットされるとともに、OSC回路１４０８が生成するパルスをカウントし、コマンドイネーブル信号の周期を測定する内蔵パルスカウント回路１４０９と、内蔵パルスカウント回路１４０９が測定した周期をデコードする内部パルスカウント数組み合わせデコード回路１４１４と、内蔵パルスカウント回路１４０９が測定した周期に応答して、カウンタ１４０１がカウントしたカウント数をラッチするラッチ回路１４０２と、ラッチ回路１４０２がカウント数をラッチした後に、カウンタ１４０１をリセットさせるカウンタリセット制御回路１４０３と、ラッチ回路１４０２がラッチしたカウント数と内部パルスカウント数組み合わせデコード回路１４１４のデコード結果とに基づいてコマンドを選択するデコーダ１４０４と、デコーダ１４０４により選択されたコマンドに応じて、不揮発性メモリ１４０６の書き換え制御を行う各コマンド実行回路１４０５および不揮発性メモリ制御回路１４０７とを備える。

本実施形態では、第1の実施形態と同様の回路に、ＯＳＣ回路１４０８と内蔵パルスカウント回路１４０９、内部パルスカウント数組み合わせデコード回路１４１４が追加され、デコーダ１４０４は異なる構成をとる。

ＯＳＣ回路１４０８は内蔵パルスカウント回路１４０９に短い周期の一定間隔のパルスを出力し、内蔵パルスカウント回路１４０９はＯＳＣ回路１４０８からの一定間隔のパルスを基にライター等の書き換え装置１４００から出力されるコマンドイネーブル信号の立ち下がりを受けてカウントする回路であり、内蔵パルスカウント回路１４０９でカウントされたデータは内部パルスカウント数組み合わせデコード回路１４１４に送られ、内部パルスカウント数組み合わせデコード回路１４１４はそのデータを受け取り、さらにデコーダ１４０４に送られる。

図１５は、本実施形態の不揮発性半導体記憶装置１４１６の動作を示すタイミングチャートであり、図１６は、比較のために従来のコマンド選択数を示す表であり、図１７は、本実施形態におけるコマンド選択数を示す表である。

図１５に示すように、本実施形態は、１サイクルごとに周期の違うコマンドイネーブル信号を用いてコマンドを選択する種類を拡張したものであり、コマンドイネーブル信号の立下りを受けて内部のカウンタがスタートし、１サイクルごとの周期を測定する。この結果、図１６の従来例に示すように等間隔の周期で選択した場合は１種類しかコマンドを選択できないが、図１７に示すように周期を変更することで４種類のコマンドが選択できるようになる。

本実施形態の不揮発性半導体記憶装置１４１６によれば、選択するコマンドのバリエーションを増加させることにより時間軸方向に増えるサイクル数の増加を抑えることが可能となる。

（第７の実施の形態）
図１８は、本発明の第７の実施形態を説明するための不揮発性半導体記憶装置１８１７の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置１８１７は、不揮発性メモリ１８０６と、ライター等の書き換え装置１８００から不揮発性メモリ１８０６を書き換えるために、可変周期のコマンドイネーブル信号を含む制御信号を受け付け、その制御信号に基づくコマンドにより、不揮発性メモリ１８０６の書き換え制御を行う書き換えコマンド制御回路１８１６とを備え、書き換えコマンド制御回路１８１６は、コマンドイネーブル信号のパルス数をカウントするカウンタ１８０１と、所定間隔のパルスを生成するOSC回路１８０８と、OSC回路１８０８が生成したパルスにより設定した所定時間が経過した場合にコマンド入力完了伝達用制御信号を生成する規定時間設定カウンタ回路１８１０と、規定時間設定カウンタ回路１８１０が生成したコマンド入力完了伝達用制御信号に応答して、カウンタ１８０１がカウントしたカウント数をラッチするラッチ回路１８０２と、ラッチ回路１８０２がカウント数をラッチした後に、カウンタ１８０１をリセットさせるカウントリセット制御回路１８０３と、ラッチ回路１８０２がラッチしたカウント数をデコードしてコマンドを選択するデコーダ１８０４と、デコーダ１８０４により選択されたコマンドに応じて、不揮発性メモリ１８０６の書き換え制御を行う各コマンド実行回路１８０５および不揮発性メモリ制御回路１８０７とを備える。

本実施形態の不揮発性半導体記憶装置１８１７は、第3の実施形態の規定時間設定カウンタ回路６１０内の構成が変更される。また、外部のライター等の書き換え装置１８００にコマンドの種類だけ変更可能な可変パルス生成回路１８１５が必要となる。規定時間設定カウンタ回路１８１０は第3の実施形態よりシンプルでありＯＳＣ回路１８０８のパルスを用いて一定時間を設定し、一定時間が経過したらコマンド動作をスタートするコマンド入力完了伝達用制御信号を出力し、以降第1の実施形態と同じ動作を行う。

図１９は、本実施形態の不揮発性半導体記憶装置１８１７の動作を示すタイミングチャートである。図１９に示すように、可変パルス生成回路１８１５からコマンドの種類だけ周期の異なるコマンドイネーブル信号が出力される。その結果規定時間内にカウントする数が異なるため、図１９に示されるカウント３とカウント１２は同時間内でカウントされることになる。

また、本実施形態では規定時間を設定することで時間軸方向に増加するコマンド入力サイクルを短く設定しているが、第1の実施形態の回路構成を用いて、単純に長いコマンドサイクルを入力するときに可変パルス生成回路１８１５を用いて周期を短くすることも有効である。

本実施形態の不揮発性半導体記憶装置１８１７によれば、ライター等の書き換え装置１８００から供給される制御信号のパルス数の周期をコマンドによって長くしたり短くしたりして選択することにより、選択するために必要なサイクル数の多いコマンドの周期を短く設定して時間軸方向に伸びるサイクル数による時間の増加を低減することができる。

（第８の実施の形態）
図２０は、本発明の第８の実施形態を説明するための不揮発性半導体記憶装置２０１２の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置２０１２は、第7の実施形態と同様の構成に加え、生成したパルスをライター等の書き換え装置２０００に供給可能なOSC回路２００８を備える。

本実施形態の不揮発性半導体記憶装置２０１２は、第7の実施形態に示す可変パルス生成回路１８１５を簡単に作成できるように内部のＯＳＣ回路２００８の出力を外部に出力する回路構成をとる。

この結果、ライター等の書き換え装置２０００では制御信号用プリスケーラ回路２０１６を組み込むだけで第7の実施形態に示す動作が可能となる。

（第９の実施の形態）
図２１は、本発明の第９の実施形態を説明するための不揮発性半導体記憶装置２１２４の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置２１２４は、第1の実施形態と同様の構成に加え、不揮発性メモリ２１０６に供給する正電圧を生成する正電圧昇圧回路２１２１と、不揮発性メモリ２１０６に供給する負電圧を生成する負電圧昇圧回路２１２２とを備え、書き換えコマンド制御回路２１２３は、ライター等の書き換え装置２１００から供給される書込コマンドイネーブル信号をラッチし、ラッチしたデータを正電圧昇圧回路２１２１に供給する書込コマンドラッチ回路２１１８と、ライター等の書き換え装置２１００から供給される消去コマンドイネーブル信号をラッチし、ラッチしたデータを正電圧昇圧回路２１２１および負電圧昇圧回路２１２２に供給する消去コマンドラッチ回路２１１９とを含み、デコーダは、書込コマンドラッチ回路２１１８のデータに応答して書込コマンドを選択する書込用デコーダ２１１１と、消去コマンドラッチ回路２１１９のデータに応答して消去コマンドを選択する消去用デコーダ２１１２とを含む。

本実施形態の不揮発性半導体記憶装置２１２４は、書込コマンドイネーブル信号をラッチする書込コマンドラッチ回路２１１８、消去コマンドイネーブル信号をラッチする消去コマンドラッチ回路２１１９、書込コマンドラッチ回路２１１８および消去コマンドラッチ回路２１１９からの出力信号を受けて個別動作を行う書込用デコード回路２１１１、消去用デコード回路２１１２、正電圧昇圧回路２１２１、負電圧昇圧回路２１２２を備えている。

図２２は、本実施形態の不揮発性半導体記憶装置２１２４の動作を示すタイミングチャートである。図２２に示すように、書込コマンドイネーブル信号と消去コマンドイネーブル信号が分かれており、1サイクル目から書き込みを実施するか消去するか判定できる。図２２では消去動作のイネーブル信号が入力されているため、消去に必要で且つ立ち上がりに時間のかかる正電圧昇圧回路２１２１と負電圧昇圧回路２１２２の動作がカウント１のイネーブル信号で１サイクル目から動作するので、最終コマンド決定時から消去動作完了までの書き換え時間の短縮を図ることができる。

（第１０の実施の形態）
図２３は、本発明の第１０の実施形態を説明するための不揮発性半導体記憶装置２３２２の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置２３２２は、第1の実施形態と同様の構成に加え、書き換えコマンド制御回路２３２１は、ライター等の書き換え装置２３００から供給される読出信号をラッチする読出信号ラッチ回路２３１７と、書き換え装置２３００から供給される書込信号をラッチする書込信号ラッチ回路２３１８と、書き換え装置２３００から供給される消去信号をラッチする消去信号ラッチ回路２３１９と、読出信号ラッチ回路２３１７、書込信号ラッチ回路２３１８および消去信号ラッチ回路２３１９のデータに基づいてコマンドを識別する制御信号デコーダ２３２０とを備え、デコーダ２３０４は、制御信号デコーダ２３２０から供給される信号と、ラッチ回路２３０２がラッチしたカウント数とに基づいてコマンドを選択する。

本実施形態の不揮発性半導体記憶装置２３２２は、読出信号をラッチする読出信号ラッチ回路２３１７、書込信号をラッチする書込信号ラッチ回路２３１８、消去信号をラッチする消去信号ラッチ回路２３１９、また読出信号ラッチ回路２３１７、書込信号ラッチ回路２３１８、消去信号ラッチ回路２１１９の信号を受けてどの動作を実施するか選択する制御信号デコーダ回路２３２０、制御信号デコーダ２３２０から出力された結果で動作するデコーダ２３０４を有する。

図２４は、比較のために読出信号、書込信号、書込信号を組み合わせなかった場合のコマンド選択数を示し、図２５は、読出信号、書込信号、書込信号を組み合わせた場合のコマンド選択数を示す。

図２５に示すように、本実施形態の不揮発性半導体記憶装置２３２２では、制御信号デコーダ２３２０による組み合わせを追加することでコマンド選択のバリエーションを増やすことができる。

（第１１の実施の形態）
図２６は、本発明の第１１の実施形態を説明するための不揮発性半導体記憶装置２６２４の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置２６２４は、第1の実施形態と同様の構成に加え、不揮発性メモリ２６０６に供給する正電圧を生成する正電圧昇圧回路２６２１と、不揮発性メモリ２６０６に供給する負電圧を生成する負電圧昇圧回路２６２２とを備え、コマンド入力完了伝達用制御信号は、正電圧昇圧回路２６２１または負電圧昇圧回路２６２２を動作させる第１のコマンドスタート信号と、デコーダ２６０４にコマンドを選択させる第２のコマンドスタート信号とを含む。

本実施形態の不揮発性半導体記憶装置２６２４は、第1の実施形態からデコーダ２６０４を変更しており、ライター等の書き換え装置２６００から入力されるコマンドスタート信号１とコマンドスタート信号２を受けて書き換えに時間のかかる正電圧昇圧回路２６２１と負電圧昇圧回路２６２２を先に動作させておく信号を出力するものである。図２６にはコマンドの割り振りを書き込みはカウント1〜３、消去はカウント４〜６に設定する場合を記述している。

図２７は、本実施形態の不揮発性半導体記憶装置２６２４の動作を示すタイミングチャートである。図２７ではコマンドの割り振りを図２６と異なり書き込みはカウント1、消去はカウント2というように分類する動作を先に行う。

コマンドスタート信号１でどの動作を実行するかを決定し、正電圧昇圧回路２６２１と負電圧昇圧回路２６２２が立ち上がるまでのサイクルで実際に行うコマンドをコマンドスタート信号２で受け付けすぐに動作できるような制御を行う。

（第１２の実施の形態）
図２８は、本発明の第１２の実施形態を説明するための不揮発性半導体記憶装置２８０９の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置２８０９は、第1の実施形態と同様の構成に加え、コマンド繰り返し回数を設定可能な繰り返し回数カウント回路２８２３を備え、コマンド入力完了伝達用制御信号は、繰り返し回数カウント回路２８２３にコマンド繰り返し回数を設定する信号を含み、デコーダ２８０４は、繰り返すコマンドをラッチするラッチ回路を備え、各コマンド実行回路２８０５は、コマンドが実行されたときに、繰り返し回数カウント回路２８２３にデクリメント信号を送るとともに、繰り返し回数カウント回路２８２３の値が０になるまで実行を繰り返す。

本実施形態の不揮発性半導体記憶装置２８０９は、第1の実施形態と同様の構成に加え、繰り返し回数カウント回路２８２３を追加し、デコーダ２８０４を繰り返し回数カウント回路２８２３の信号で制御するように変更している。また各コマンド実行回路２８０５はコマンドの実行が完了したことを出力する構成となっている。

図２９および図３０は、本実施形態の不揮発性半導体記憶装置２８０９の動作を示すタイミングチャートである。本実施形態では、1回目のコマンド選択としてどのコマンドを何回繰り返すかの情報を含めて入力する。２回目以降のコマンドは1回目の入力で決まっているため、図３０に示すように1カウントでコマンドを実行させる。コマンド実行後は繰り返し回数カウント回路２８２３のカウントがデクリメントし、０になるまで実行を繰り返し、コマンド入力の時間短縮を図る。

（第１３の実施の形態）
図３１は、本発明の第１３の実施形態を説明するための不揮発性半導体記憶装置３１２６の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置３１２６は、第1の実施形態と同様の構成に加え、カウンタ３１０１に、制御信号のパルス数のカウント動作と、コマンド繰り返し回数のカウント動作を切り替えて実行させるカウンタ切り替え制御回路３１２４を備え、コマンド入力完了伝達用制御信号は、カウンタ３１０１にコマンド繰り返し回数を設定する信号を含み、デコーダ３１０４は、繰り返すコマンドをラッチするラッチ回路を備え、各コマンド実行回路３１０５は、コマンドが実行されたときに、カウンタ３１０１にデクリメント信号を送るとともに、カウンタ３１０１の値が０になるまで実行を繰り返す。

本実施形態の不揮発性半導体記憶装置３１２６は、第１２の実施形態の構成から繰り返し回数カウント回路２８２３を削除し、カウンタ３１０１を利用したカウンタ切り替え制御回路３１２４を追加する。

第１２の実施形態において説明したように2回目以降のコマンドは決まっているため、パルスをカウントする必要がなくカウンタ３１０１は動作しなくても問題ない。このため、第１２の実施形態における繰り返し回数カウント回路２８２３を削除し、カウンタ切り替え制御回路３１２４で繰り返し回数のカウント動作とカウンタ３１０１を兼用した制御を行ない回路規模の縮小を図る。

（第１4の実施の形態）
図３２は、本発明の第１４の実施形態における不揮発性半導体記憶装置のコマンドイネーブル信号の説明図である。本実施形態の不揮発性半導体記憶装置は、例えば、図１に示す第1の実施形態と同様な構成において、コマンドイネーブル信号は、コマンドとコマンドの間に1パルス以上のマージンが設定され、デコーダ１０４は、コマンドイネーブル信号が１パルスずれた場合にコマンド動作を無効化する。

不揮発性半導体記憶装置１０９は、ライター等の書き換え装置１００から供給される制御信号のパルスにノイズが入ったときに誤動作するため、コマンドとコマンドの間に1パルス以上のマージンを設定してデコードするデコーダ１０４を備え、パルス数が前後１カウントずれた場合に動作を無効化させることで誤動作を防止する。

（第１５の実施の形態）
図３３は、本発明の第１５の実施形態における不揮発性半導体記憶装置のコマンドイネーブル信号の説明図である。本実施形態の不揮発性半導体記憶装置は、例えば、図１に示す第1の実施形態と同様な構成において、コマンドイネーブル信号は、コマンドとコマンドの間に２パルス以上のマージンが設定され、デコーダ１０４は、コマンドイネーブル信号が１パルスずれた場合に誤り訂正を行う。

不揮発性半導体記憶装置１０９は、ライター等の書き換え装置１００から供給される制御信号のパルスにノイズが入ったときに誤動作するため、コマンドとコマンドの間に２パルス以上のマージンを設定してデコードするデコーダ１０４を備える。そして、図３３に示すように、書込Aのカウント数2回に対し、パルス数が前後１カウントずれたカウント数1回またはカウント数3回のどの場合でも、書込Aとしてデコードすることで、ずれた1カウントを誤り訂正した正常動作が可能となる。

（第１６の実施の形態）
次に、本発明の第１６の実施形態における不揮発性半導体記憶装置を図３２、図３３を用いて説明する。本実施形態の不揮発性半導体記憶装置は、例えば、図１に示す第1の実施形態と同様な構成において、コマンドイネーブル信号は、コマンドとコマンドの間に３パルス以上のマージンが設定され、デコーダ１０４は、コマンドイネーブル信号が１パルスずれた場合に誤り訂正を行ない、コマンドイネーブル信号が２パルスずれた場合にコマンド動作を無効化する。

本実施形態の不揮発性半導体記憶装置は、第１４の実施形態と第１５の実施形態を組み合わせてさらにノイズに強い構成を有し、コマンドとコマンドの間に３パルス以上のマージンを設定してデコードするデコーダ１０４を備える。図３３に示すように、書込Aに対してパルス数が前後１カウントずれた場合、第１５の実施形態と同じくずれた1カウントを誤り訂正し、パルス数が前後２カウントずれた場合、第１４の実施形態と同じく動作を無効化させるように設定し、誤り訂正と誤動作防止とを兼ね備えたより安定した動作を可能とする。

（第１７の実施の形態）
図３４は、本発明の第１７の実施形態を説明するための不揮発性半導体記憶装置３４３０の概略構成を示すブロック図である。本実施形態の不揮発性半導体記憶装置３４３０は、実施例１と同様の構成に加え、各コマンド実行回路３４０５は、次に実行するコマンドを先読みしておくためのデータラッチ回路３４２７，３４２８と、先読みしたコマンドによって現在実行している動作を保持しておくか、動作を終了させるかを判断する前動作の保持／非保持制御回路３４２６とを備える。

本実施形態の不揮発性半導体記憶装置３４３０は、第1の実施形態の不揮発性半導体記憶装置１０９と各コマンド実行回路３４０５の構成が異なる。データラッチ回路３４２７はデコーダ３４０４から出力される実行コマンドを一旦ラッチし、ラッチ後、データラッチ回路３４２８に実行コマンドを出力する。データラッチ回路３４２８は初期データ＃００のときはデータラッチ回路３４２７から送られてきた実行コマンドをそのまま前動作の保持/非保持制御回路３４２６に出力し、初期データ＃００以外のときは次のコマンド入力を受け付けるまで前状態を保持し、次のコマンド入力を受け付けてからデータラッチ回路３４２７の実行コマンドを取り込み、前動作の保持/非保持制御回路３４２６へ実行コマンドを出力する。

前動作の保持/非保持制御回路３４２６は次に実行するデータラッチ回路３４２７とデータラッチ回路３４２８の結果を踏まえて不揮発性メモリ制御回路３４０７内の正電圧昇圧回路３４２１、負電圧昇圧回路３４２２の動作を終了させるか、そのまま継続して動作させるか判断して不揮発性メモリ制御回路３４０７に制御信号を出力する。

図３５は、本実施形態の不揮発性半導体記憶装置３４３０の動作を示すタイミングチャートである。ライター等の書き換え装置３４００から供給されるコマンドイネーブル信号は第１の実施形態と同様にカウント数３回のコマンドを受け付け、コマンドに合わせた動作を実行する。

次にコマンドに合わせた動作を実行している期間内に次のコマンド入力のカウント数１４回をコマンドイネーブル信号から入力する。その後、最初に入力したカウント数３回のコマンドが完了した時点で次のカウント数１４回のコマンドが既に入力されているため、昇圧回路等立ち上げに時間のかかる回路をそのまま立ち下げず継続して動かすか終了させるかがわかり、立ち下げ、立ち上げの時間の短縮を図ることができる。

本発明の不揮発性半導体記憶装置は、外部から供給されるパルス数をカウントすることにより、書換えおよび特殊制御を小規模な回路で制御端子数を増加させることなく、多くのコマンドを選択することが可能であり、低コスト化およびコマンド入力制御による検査容易化、評価容易化、不具合解析容易化を実現する手法として有用である。

本発明の第１の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第１の実施形態を説明するための不揮発性半導体記憶装置の書き込みタイミングチャート 本発明の第１の実施形態を説明するための不揮発性半導体記憶装置の消去タイミングチャート 本発明の第２の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第２の実施形態を説明するための不揮発性半導体記憶装置のタイミングチャート 本発明の第３の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第３の実施形態を説明するための不揮発性半導体記憶装置のタイミングチャート 本発明の第４の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第４の実施形態を説明するための不揮発性半導体記憶装置のタイミングチャート 本発明の第５の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第５の実施形態における不揮発性半導体記憶装置のコマンド入力１回目のタイミングチャート 本発明の第５の実施形態における不揮発性半導体記憶装置のコマンド入力２回目のタイミングチャート 本発明の第５の実施形態における不揮発性半導体記憶装置のコマンド入力３回目のタイミングチャート 本発明の第６の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第６の実施形態を説明するための不揮発性半導体記憶装置のタイミングチャート 従来の不揮発性半導体記憶装置のコマンド選択数を示した表 本発明の第６の実施形態における不揮発性半導体記憶装置のコマンド選択数を示した表 本発明の第７の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第７の実施形態を説明するための不揮発性半導体記憶装置のタイミングチャート 本発明の第８の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第９の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第９の実施形態を説明するための不揮発性半導体記憶装置のタイミングチャート 本発明の第１０の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 従来の不揮発性半導体記憶装置のコマンド選択数を示した表 本発明の第１０の実施形態における不揮発性半導体記憶装置のコマンド選択数を示した表 本発明の第１１の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第１１の実施形態を説明するための不揮発性半導体記憶装置のタイミングチャート 本発明の第１２の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第１２の実施形態における不揮発性半導体記憶装置のコマンド入力１回目のタイミングチャート 本発明の第１２の実施形態における不揮発性半導体記憶装置のコマンド入力２回目以降のタイミングチャート 本発明の第１３の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第１４、第１６の実施形態における不揮発性半導体記憶装置のノイズ対策を示した表 本発明の第１５、第１６の実施形態における不揮発性半導体記憶装置のノイズ対策を示した表 本発明の第１７の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第１７の実施形態を説明するための不揮発性半導体記憶装置のタイミングチャート 従来の不揮発性半導体記憶装置のコマンド選択手法を示した表 従来の不揮発性半導体記憶装置のJEDECに準じたコマンド方式を示した表 従来の不揮発性半導体記憶装置のJEDECに準じたコマンド方式を説明した図

符号の説明

１００，４００，６００，８００，１０００，１４００，１８００，２０００，２１００，２３００，２６００，２８００，３１００，３４００ ライター等の書き換え装置
１０１，４０１，６０１，８０１，１００１，１４０１，１８０１，２００１，２１０１，２３０１，２６０１，２８０１，３１０１，３４０１ コマンドイネーブル信号のパルスカウンタ
１０２，４０２，６０２，８０２，１００２，１４０２，１８０２，２００２，２１０２，２３０２，２６０２，２８０２，３１０２，３４０２ カウントデータラッチ回路
１０３，４０３，６０３，８０３，１００３，１４０３，１８０３，２００３，２１０３，２３０３，２６０３，２８０３，３１０３，３４０３ コマンド入力完了後のカウンタリセット制御回路
１０４，４０４，６０４，８１１，８１２，８１３，１００４，１４０４，１８０４，２００４，２１１１，２１１２，２３０４，２６０４，２８０４，３１０４，３４０４ カウンタデータによる実行コマンドのデコード回路
１０５，４０５，６０５，８０５，１００５，１４０５，１８０５，２００５，２１０５，２３０５，２６０５，２８０５，３１０５，３４０５ 各コマンド実行制御回路
１０６，４０６，６０６，８０６，１００６，１４０６，１８０６，２００６，２１０６，２３０６，２６０６，２８０６，３１０６，３４０６ 不揮発性メモリ
１０７，４０７，６０７，８０７，１００７，１４０７，１８０７，２００７，２１０７，２３０７，２６０７，２８０７，３１０７，３４０７ 不揮発性メモリ制御回路
４０８，６０８，１４０８，１８０８，２００８ 自己発振パルス生成回路
４０９，１４０９ 内部パルスカウント回路
６１０，１８１０，２０１０ 規定時間設定カウンタ回路
１４１４ 内部パルスカウント数組み合わせデコード回路
１８１５ 可変パルス生成回路
２０１６ 制御信号用プリスケーラ回路
２１１８，２３１８ 書込コマンドラッチ回路
２１１９，２３１９ 消去コマンドラッチ回路
２１２１，２６２１，３４２１ 正電圧昇圧回路
２１２２，２６２２，３４２２ 負電圧昇圧回路
２３１７ 読出信号ラッチ回路
２３２０ 制御信号デコーダ
２８２３ 繰り返し回数カウント回路
３１２４ カウンタ切り替え制御回路
３４２５ 次コマンドスタック回路
３４２６ 前動作の保持／非保持制御回路
３４２７，３４２８ コマンドラッチ回路
１０８，４１０，６１１，８１４，１００８，１４１５，１８１６，２０１１，２１２３，２３２１，２６２３，２８０８，３１２５，３４２９ 書き換えコマンド制御回路
１０９，４１１，６１２，８１５，１００９，１４１６，１８１７，２０１２，２１２４，２３２２，２６２４，２８０９，３１２６，３４３０ 不揮発性半導体記憶装置

Claims (17)

1. 不揮発性メモリと、書き換え装置から前記不揮発性メモリを書き換えるための制御信号に基づくコマンドにより前記不揮発性メモリの書き換え制御を行う書き換えコマンド制御回路とを備える不揮発性半導体記憶装置あって、前記書き換えコマンド制御回路は、
   前記制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタと、
   前記制御信号に含まれるコマンド入力完了伝達用制御信号に応答して前記カウンタがカウントしたカウント数をラッチするラッチ回路と、
   前記ラッチ回路がラッチしたカウント数をデコードしてコマンドを選択するデコーダと、
   前記デコーダが選択したコマンドに応じて前記不揮発性メモリの書き換え制御を行うコマンド実行回路と、
   を備える不揮発性半導体記憶装置。
2. 不揮発性メモリと、書き換え装置から前記不揮発性メモリを書き換えるための制御信号に基づくコマンドにより前記不揮発性メモリの書き換え制御を行う書き換えコマンド制御回路とを備える不揮発性半導体記憶装置あって、前記書き換えコマンド制御回路は、
   前記制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタと、
   所定間隔のパルスを生成するパルス生成回路と、
   前記コマンドイネーブル信号に応答してリセットされ、前記パルス生成回路が生成するパルスのカウント数が所定回数を超えた場合にコマンド入力完了伝達用制御信号を生成する内部パルスカウント回路と、
   前記内部パルスカウント回路が生成した前記コマンド入力完了伝達用制御信号に応答して前記カウンタがカウントしたカウント数をラッチするラッチ回路と、
   前記ラッチ回路がカウント数をラッチした後に前記カウンタをリセットするリセット回路と、
   前記ラッチ回路がラッチしたカウント数をデコードしてコマンドを選択するデコーダと、
   前記デコーダが選択したコマンドに応じて前記不揮発性メモリの書き換え制御を行うコマンド実行回路と、
   を備える不揮発性半導体記憶装置。
3. 不揮発性メモリと、書き換え装置から前記不揮発性メモリを書き換えるための制御信号に基づくコマンドにより前記不揮発性メモリの書き換え制御を行う書き換えコマンド制御回路とを備える不揮発性半導体記憶装置あって、前記書き換えコマンド制御回路は、
   前記制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタと、
   所定間隔のパルスを生成するパルス生成回路と、
   前記パルス生成回路が生成したパルスおよび前記コマンドイネーブル信号に基づいて設定した規定時間内に前記コマンドイネーブル信号のパルス数が所定回数を超えた場合にコマンド入力完了伝達用制御信号を生成する規定時間設定カウンタ回路と、
   前記規定時間設定カウンタ回路が生成した前記コマンド入力完了伝達用制御信号に応答して前記カウンタがカウントしたカウント数をラッチするラッチ回路と、
   前記ラッチ回路がカウント数をラッチした後に前記カウンタをリセットするリセット回路と、
   前記ラッチ回路がラッチしたカウント数をデコードしてコマンドを選択するデコーダと、
   前記デコーダが選択したコマンドに応じて前記不揮発性メモリの書き換え制御を行うコマンド実行回路と、
   を備える不揮発性半導体記憶装置。
4. 不揮発性メモリと、書き換え装置から前記不揮発性メモリを書き換えるための制御信号に基づくコマンドにより前記不揮発性メモリの書き換え制御を行う書き換えコマンド制御回路とを備える不揮発性半導体記憶装置あって、前記書き換えコマンド制御回路は、
   前記制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタと、
   前記制御信号に含まれるコマンド入力完了伝達用制御信号に応答して前記カウンタがカウントしたカウント数をラッチするラッチ回路と、
   前記ラッチ回路がカウント数をラッチした後に前記カウンタをリセットさせるリセット回路と、
   前記ラッチ回路がラッチしたカウント数をデコードによる所定のコマンドの選択および前記コマンドイネーブル信号に応じて所定のコマンドのプロテクトを行う複数のデコーダと、
   前記デコーダが選択したコマンドに応じて前記不揮発性メモリの書き換え制御を行うコマンド実行回路と、
   を備える不揮発性半導体記憶装置。
5. 請求項１記載の不揮発性半導体記憶装置であって、前記デコーダは、
   前記ラッチ回路がラッチしたカウント数が所定数以上の場合に、そのカウント数をラッチするとともにデコードしてコマンドを選択する第１のデコーダと、
   前記ラッチ回路がラッチしたカウント数が所定数より小さい場合に、そのカウント数をデコードしてコマンドを選択する第２のデコーダとを含み、
   前記第１および第２のデコーダがデコードした結果を組み合わせてコマンドを設定する不揮発性半導体記憶装置。
6. 不揮発性メモリと、書き換え装置から前記不揮発性メモリを書き換えるための制御信号に基づくコマンドにより前記不揮発性メモリの書き換え制御を行う書き換えコマンド制御回路とを備える不揮発性半導体記憶装置あって、前記書き換えコマンド制御回路は、
   前記制御信号に含まれるコマンドイネーブル信号のパルス数をカウントするカウンタと、
   所定間隔のパルスを生成するパルス生成回路と、
   前記コマンドイネーブル信号に応答してリセットされ、前記パルス生成回路が生成するパルスのカウントにより前記コマンドイネーブル信号の周期を測定する内部パルスカウント回路と、
   前記内部パルスカウント回路が測定した周期をデコードする内部パルスカウント数組み合わせデコード回路と、
   前記内部パルスカウント回路が測定した周期に応答して前記カウンタがカウントしたカウント数をラッチするラッチ回路と、
   前記ラッチ回路がカウント数をラッチした後に前記カウンタをリセットするリセット回路と、
   前記ラッチ回路がラッチしたカウント数と前記内部パルスカウント数組み合わせデコード回路のデコード結果とに基づいてコマンドを選択するデコーダと、
   前記デコーダが選択したコマンドに応じて前記不揮発性メモリの書き換え制御を行うコマンド実行回路と、
   を備える不揮発性半導体記憶装置。
7. 不揮発性メモリと、書き換え装置から前記不揮発性メモリを書き換えるために、可変周期のコマンドイネーブル信号を含む制御信号に基づくコマンドにより前記不揮発性メモリの書き換え制御を行う書き換えコマンド制御回路とを備える不揮発性半導体記憶装置あって、前記書き換えコマンド制御回路は、
   前記コマンドイネーブル信号のパルス数をカウントするカウンタと、
   所定間隔のパルスを生成するパルス生成回路と、
   前記パルス生成回路が生成したパルスにより設定した所定時間が経過した場合にコマンド入力完了伝達用制御信号を生成する規定時間設定カウンタ回路と、
   前記規定時間設定カウンタ回路が生成した前記コマンド入力完了伝達用制御信号に応答して前記カウンタがカウントしたカウント数をラッチするラッチ回路と、
   前記ラッチ回路がカウント数をラッチした後に前記カウンタをリセットするリセット回路と、
   前記ラッチ回路がラッチしたカウント数をデコードしてコマンドを選択するデコーダと、
   前記デコーダが選択したコマンドに応じて前記不揮発性メモリの書き換え制御を行うコマンド実行回路と、
   を備える不揮発性半導体記憶装置。
8. 請求項７記載の不揮発性半導体記憶装置であって、
   前記パルス生成回路は、生成したパルスを前記書き換え装置に供給可能である不揮発性半導体記憶装置。
9. 請求項１記載の不揮発性半導体記憶装置であって、
   前記不揮発性メモリに供給する正電圧を生成する正電圧昇圧回路と、
   前記不揮発性メモリに供給する負電圧を生成する負電圧昇圧回路とを備え、
   前記書き換えコマンド制御回路は、
   前記書き換え装置から供給される書込コマンドイネーブル信号をラッチしたデータを前記正電圧昇圧回路に供給する書込コマンドラッチ回路と、
   前記書き換え装置から供給される消去コマンドイネーブル信号をラッチしたデータを前記正電圧昇圧回路および前記負電圧昇圧回路に供給する消去コマンドラッチ回路とを含み、
   前記デコーダは、
   前記書込コマンドラッチ回路のデータに応答して書込コマンドを選択する書込用デコーダと、
   前記消去コマンドラッチ回路のデータに応答して消去コマンドを選択する消去用デコーダと、
   を含む不揮発性半導体記憶装置。
10. 請求項１記載の不揮発性半導体記憶装置であって、前記書き換えコマンド制御回路は、
    前記書き換え装置から供給される読出信号をラッチする読出信号ラッチ回路と、
    前記書き換え装置から供給される書込信号をラッチする書込信号ラッチ回路と、
    前記書き換え装置から供給される消去信号をラッチする消去信号ラッチ回路と、
    前記読出信号ラッチ回路、書込信号ラッチ回路および消去信号ラッチ回路のデータに基づいてコマンドを識別する制御信号デコーダとを備え、
    前記デコーダは、前記制御信号デコーダから供給される信号と前記ラッチ回路がラッチしたカウント数とに基づいてコマンドを選択する不揮発性半導体記憶装置。
11. 請求項１記載の不揮発性半導体記憶装置であって、
    前記不揮発性メモリに供給する正電圧を生成する正電圧昇圧回路と、
    前記不揮発性メモリに供給する負電圧を生成する負電圧昇圧回路とを備え、
    前記コマンド入力完了伝達用制御信号は、前記正電圧昇圧回路または前記負電圧昇圧回路を動作させる第１のコマンドスタート信号と、前記デコーダにコマンドを選択させる第２のコマンドスタート信号とを含む不揮発性半導体記憶装置。
12. 請求項１記載の不揮発性半導体記憶装置であって、
    コマンド繰り返し回数を設定可能な繰り返し回数カウント回路を備え、
    前記コマンド入力完了伝達用制御信号は、前記繰り返し回数カウント回路に前記コマンド繰り返し回数を設定する信号を含み、
    前記デコーダは、繰り返すコマンドをラッチするラッチ回路を備え、
    前記コマンド実行回路は、コマンドが実行されたときに、前記繰り返し回数カウント回路にデクリメント信号を送り、前記繰り返し回数カウント回路の値が０になるまで実行を繰り返す不揮発性半導体記憶装置。
13. 請求項１記載の不揮発性半導体記憶装置であって、
    前記カウンタに、前記制御信号のパルス数のカウント動作と、コマンド繰り返し回数のカウント動作を切り替えて実行させるカウンタ切り替え制御回路を備え、
    前記コマンド入力完了伝達用制御信号は、前記カウンタに前記コマンド繰り返し回数を設定する信号を含み、
    前記デコーダは、繰り返すコマンドをラッチするラッチ回路を備え、
    前記コマンド実行回路は、コマンドが実行されたときに前記カウンタにデクリメント信号を送り、前記カウンタの値が０になるまで実行を繰り返す不揮発性半導体記憶装置。
14. 請求項１記載の不揮発性半導体記憶装置であって、
    前記コマンドイネーブル信号は、コマンドとコマンドの間に1パルス以上のマージンが設定され、
    前記デコーダは、前記コマンドイネーブル信号が１パルスずれた場合にコマンド動作を無効化する不揮発性半導体記憶装置。
15. 請求項１記載の不揮発性半導体記憶装置であって、
    前記コマンドイネーブル信号は、コマンドとコマンドの間に２パルス以上のマージンが設定され、
    前記デコーダは、前記コマンドイネーブル信号が１パルスずれた場合に誤り訂正を行う不揮発性半導体記憶装置。
16. 請求項１記載の不揮発性半導体記憶装置であって、
    前記コマンドイネーブル信号は、コマンドとコマンドの間に３パルス以上のマージンが設定され、
    前記デコーダは、前記コマンドイネーブル信号が１パルスずれた場合に誤り訂正を行い、前記コマンドイネーブル信号が２パルスずれた場合にコマンド動作を無効化する不揮発性半導体記憶装置。
17. 請求項１記載の不揮発性半導体記憶装置であって、
    前記コマンド実行回路は、次に実行するコマンドを先読みしておくためのデータラッチ回路と、
    先読みしたコマンドによって現在実行している動作を保持しておくか、動作を終了させるかを判断する保持／非保持制御回路とを備える不揮発性半導体記憶装置。

Images