JP3015661B2

JP3015661B2 - 不揮発性半導体メモリ

Info

Publication number: JP3015661B2
Application number: JP8949594A
Authority: JP
Inventors: 昭浩山崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-04-27
Filing date: 1994-04-27
Publication date: 2000-03-06
Anticipated expiration: 2015-03-06
Also published as: EP0680050A1; DE69513434T2; EP0680050B1; CN1038075C; CN1120740A; KR950034838A; DE69513434D1; KR0159447B1; TW270996B; US5579270A; JPH07296599A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばデータの書き
込みや消去を自動的に実行するオート機能を内蔵したフ
ラッシュＥＥＰＲＯＭ(Electlically Erasable Program
mable Read Only Memory) 等の不揮発性半導体メモリに
関する。

【０００２】

【従来の技術】近時、フラッシュＥＥＰＲＯＭ（以下、
フラッシュメモリと称す）は、磁気ディスク装置との代
替、あるいはメモリカードというコンセプトで盛んに開
発されている。この種のフラッシュメモリは、それが装
着される装置に設けられたプロセッサによって制御され
る。このため、プロセッサの負荷を軽減する目的でフラ
ッシュメモリにオート機能を内蔵することが多い。この
オート機能は、データの書き込みや消去のシーケンスを
フラッシュメモリの内部で発生して自動的に実行するも
のであり、例えばプロセッサから予め定められた書き込
みや消去のコマンドがフラッシュメモリに供給される
と、フラッシュメモリはこのコマンドの内容に応じて動
作し、動作結果が正常に終了したか否かを示すステータ
ス信号をプロセッサに送出する機能を有している。した
がって、プロセッサはフラッシュメモリにコマンドを送
出した後、フラッシュメモリからステータス信号が送ら
れてくるまで待ち、このステータス信号の値を判断すれ
ばよいだけであるため処理を簡単化できる。しかも、フ
ラッシュメモリは、プロセッサの動作に依存しないた
め、きめ細かな制御を行うことができる利点を有してい
る。

【０００３】図５は、フラッシュメモリに設けられたオ
ート機能のシーケンスを示すものである。フラッシュメ
モリは、先ず、プロセッサから供給されたコマンドを解
析する（ＳＴ１）。このコマンドの内容が、例えば所要
のアドレスにデータを書き込むものである場合、フラッ
シュメモリは、アドレスやデータをラッチしたり、プロ
グラム電圧を設定するセットアップ動作が実行される
（ＳＴ２）。この後、フラッシュメモリが動作状態であ
ることを示すビズィー(busy)信号がプロセッサに送出さ
れるとともに、カウンタがクリアされる（ＳＴ３）。次
に、指定されたメモリセルに書込みパルス信号としての
プログラム電圧が供給され、例えば１０μｓの間プログ
ラムが実行される。これとともに、前記カウンタがイン
クリメントされる（ＳＴ４）。このプログラムが終了す
ると、メモリセルに書込んだデータを読出してベリファ
イが行われる（ＳＴ５）。このベリファイの結果、正し
くデータが書込まれている場合、正常終了を示すステー
タス信号がセットされ（ＳＴ６）、ビズィー信号がリセ
ットされる（ＳＴ７）。一方、ベリファイの結果、正し
くデータが書込まれていない場合、再度同一のアドレス
によって指定されたメモリセルに対して同一データの書
込み及びベリファイが行われる。この再書込み及びベリ
ファイ、すなわちリトライは例えば最大２５回実行され
（ＳＴ８）、２５回以内にベリファイの結果が良好とな
らない場合、正常終了を示すステータス信号がセットさ
れず、ビズィー信号のみがリセットされる（ＳＴ７）。
プロセッサは、フラッシュメモリから送出されるステー
タス信号がセットされている場合、書き込み動作が正常
終了したものと判断でき、ステータス信号がセットされ
ていない場合、書き込み動作が失敗したものと判断でき
る。

【０００４】

【発明が解決しようとする課題】ところで、この種の半
導体メモリは、内在する欠陥を除去するため、製造後に
各種の検査が行われる。フラッシュメモリを除く従来の
半導体メモリは、フラッシュメモリに比べると制御回路
の構成が簡単である。このため、メモリの全アドレスに
対していろいろなパターンで書き込み、読み出しを実行
することにより、殆どのトランジスタを活性化すること
ができ、メモリに内在する欠陥を検出することができ
る。したがって、欠陥の検出率は１００％に近いもので
ある。しかし、上記オート機能を有するフラッシュメモ
リは、フラッシュメモリの内部で各種動作を実行するた
め複雑な制御回路を有している。しかも、オート機能は
書き込みや消去等の動作をフラッシュメモリの内部に予
め設定されたシーケンスに従って実行し、且つ、プログ
ラム後のベリファイの結果が正常であるか否かはメモリ
セルの特性に左右される。したがって、全回路を活性化
することが困難であり、欠陥の検出率が低いものであっ
た。

【０００５】例えば図６に示すように、リトライの回数
を計数するカウンタ２５の最終段に位置するフリップフ
ロップ回路２５ａの出力端に抵抗で示す欠陥ＤＥＦ１が
ある場合や、１回目の書き込み動作が正常に終了した場
合にステータス信号をセットする制御回路２４ａの入力
段に抵抗で示す欠陥ＤＥＦ２がある場合、メモリセルの
特性によってはこれらの欠陥ＤＥＦ１、ＤＥＦ２を検出
することが困難である。

【０００６】すなわち、カウンタ２５の最終段に位置す
るフリップフロップ回路２５ａからは、リトライが１６
回繰り返された場合ローレベルの信号が出力される。し
かし、フリップフロップ回路２５ａの出力端には欠陥Ｄ
ＥＦ１があるため、カウンタ２５は９回目のリトライで
Ｎ＝２５が成立し、プログラムのシーケンスが終了して
しまう。したがって、全メモリセルが例えば１回のプロ
グラムで正常に書き込みが終了する性能が良いメモリの
場合、欠陥ＤＥＦ１を検出することができず、９回以上
リトライを行うメモリセルがある場合、検出することが
できる。

【０００７】一方、制御回路２４ａの入力端に接続され
たアンド回路２４ｂは、ベリファイ回路２１から書き込
みが正常であることを示すハイレベル信号が出力される
とともに、カウンタ２５から１回目の書き込みを示す信
号が出力された場合、ハイレベル信号を出力し、制御回
路２４ａが動作する。したがって、１回目の書き込みで
正常に書き込みを行うことができるメモリセルがあれ
ば、この欠陥ＤＥＦ２を検出することができる。しか
し、メモリセルの特性が悪く、どのメモリセルも書き込
みに５〜６回リトライが必要な場合、欠陥ＤＥＦ２を検
出することができない。

【０００８】上記のように、従来のオート機能を有する
フラッシュメモリは外部から動作を制御することができ
ず、しかも、プログラム後のベリファイの結果が正常で
あるか否かはメモリセルの特性に左右されるため、メモ
リに内在する欠陥を確実に検出することが困難である。
また、前述したように欠陥ＤＥＦ１を含み、全メモリセ
ルを僅かなリトライ回数でプログラムできる場合、その
フラッシュメモリは初期の機能を満足しているといえ
る。しかし、経年変化によりメモリセルの特性が劣化
し、リトライ回数が多くなると、欠陥ＤＥＦ１によって
不良が発生する可能性を有しており、このように欠陥を
含むメモリを一掃することが望まれている。

【０００９】この発明は、上記課題を解決するものであ
り、その目的とするところは、オート機能を有し外部か
ら動作を制御することができないメモリに内在する欠陥
の検出率を向上することが可能な不揮発性半導体メモリ
を提供しようとするものである。

【００１０】

【課題を解決するための手段】この発明の不揮発性半導
体メモリは、上記課題を解決するため、不揮発性メモリ
セルにデータを書込む書込み手段と、前記不揮発性メモ
リセルに書き込まれたデータを消去する消去手段と、前
記書込み手段により書込んだデータ及び消去手段によっ
て消去したデータをベリファイし、データの書き込みま
たは消去が正常に行われたか否かを示すベリファイ信号
を出力するベリファイ手段と、前記ベリファイ手段から
出力されるベリファイ信号に応じて書き込み手段または
消去手段を制御する制御手段と、前記制御手段に接続さ
れ、前記書込み手段によるデータの書込み回数、または
消去手段によるデータの消去回数をカウントするカウン
ト手段と、前記制御手段とベリファイ手段の相互間に接
続され、テストモード時に前記ベリファイ手段から出力
されるベリファイ信号を強制的に変更する変更手段とを
具備している。

【００１１】

【作用】すなわち、この発明において、変更手段はテス
トモード時にベリファイ手段から出力されるベリファイ
信号を強制的に変更して制御手段に供給する。したがっ
て、制御手段はこの変更されたベリファイ信号に応じて
書き込みまたは消去を実行するため、ベリファイ手段か
ら出力されるベリファイ信号に係わらず、書き込みまた
は消去のリトライ回数を設定できる。したがって、制御
手段やカウント手段を構成する回路をくまなくトレース
することができるため、これら回路に内在する欠陥を検
出することができる。

【００１２】

【実施例】以下、この発明の実施例について図面を参照
して説明する。図１において、フラッシュメモリ１１の
内部にはアドレスバスＡＤＢ、及びデータバスＤＴＢが
設けられている。このアドレスバスＡＤＢには、ロウア
ドレスデコーダ（ＲＤＣ）１２、カラムアドレスデコー
ダ（ＣＤＣ）１３、及びソースデコーダ（ＳＤＣ）１４
が接続され、これらロウアドレスデコーダ１２、カラム
アドレスデコーダ１３、及びソースデコーダ１４はそれ
ぞれメモリセルアレイ（ＭＣＡ）１５に接続されてい
る。このメモリセルアレイ１５にはＥＥＰＲＯＭセルが
配列されるとともに、これらＥＥＰＲＯＭセルを選択す
る図示せぬ複数のワード線、ビット線、及びソース線等
が設けられ、例えばＮＯＲ型のメモリセルアレイを構成
している。前記ワード線、ビット線、及びソース線はロ
ウアドレスデコーダ１２、カラムアドレスデコーダ１
３、及びソースデコーダ１４によって選択される。前記
カラムアドレスデコーダ１３は前記データバスＤＴＢに
接続され、このデータバスＤＴＢからカラムアドレスデ
コーダ１３に所要の書込みデータが供給される。

【００１３】また、前記カラムアドレスデコーダ１３は
センスアンプ（Ｓ／Ａ）１６、１７、及び第１の出力制
御部１８を介して前記データバスＤＴＢに接続されてい
る。データの読み出し時に、前記メモリセルアレイ１４
から読出されたデータはセンスアンプ１６、１７によっ
て増幅され、第１の出力制御部１８を介してデータバス
ＤＴＢに供給される。

【００１４】さらに、ロウアドレスデコーダ１２、カラ
ムアドレスデコーダ１３、及びソースデコーダ１４には
電源回路１９が接続されている。この電源回路１９はプ
ログラムまたは消去時に複数の電源電圧より高い電圧ま
たは低い電圧を発生し、ロウアドレスデコーダ１２、カ
ラムアドレスデコーダ１３、及びソースデコーダ１４に
それぞれ供給する。

【００１５】また、データバスＤＴＢにはデータを一時
的に記憶するデータバッファ（ＤＢＦ）２０が接続され
ている。このデータバッファ２０の出力端はベリファイ
回路２１の一方入力端に接続されている。このベリファ
イ回路２１の他方入力端には前記センスアンプ１６、１
７の出力端が接続されている。このベリファイ回路２１
はデータの書き込み時にデータバッファ２０に記憶され
た書き込み用のデータＷＲＤとセンスアンプ１６、１７
から出力されるデータとを比較し、これらが一致した場
合、正常に書き込みが行われたものとして、例えばハイ
レベルのベリファイ信号ＶＦＹを出力する。

【００１６】一方、前記アドレスバスＡＤＢ、及びデー
タバスＤＴＢにはコマンドデコーダ２２が接続されると
ともに、例えばマイクロコンピュータ（μ−ＣＯＭ）２
３が接続されている。このマイクロコンピュータ２３は
フラッシュメモリ１１の外部に設けられた各種電子機器
に内蔵されている。前記コマンドデコーダ２２はマイク
ロコンピュータ２３から供給されるアドレス信号とデー
タの組合わせによって構成されたコマンドをデコードす
るものである。このコマンドとしては、例えばプログラ
ム、消去、テストモード等がある。前記コマンドデコー
ダ２２には制御部２４が接続されている。

【００１７】この制御部２４には前記電源回路１９、カ
ウンタ２５、第２の出力制御部２６、論理回路２７、選
択回路２８が接続されている。前記論理回路２７は前記
ベリファイ回路２１及びテストモード制御部２９と接続
され、前記選択回路２８にはクロック信号を発生する発
振器（ＯＳＣ）３０が接続されるとともに、外部からク
ロック信号ＥＸＣＫを取込むための端子３１及び前記ベ
リファイ回路２１が接続されている。

【００１８】前記制御部２４はコマンドデコーダ２２か
ら供給されるコマンドに応じて、データの書き込みや消
去等を予め設定されたシーケンスに従って自動的に実行
する。すなわち、制御部２４は書き込みや消去に前記電
源回路１９を制御するための電源制御信号ＰＣを出力す
る。また、制御部２４は前記ベリファイ回路２１から供
給されるベリファイ信号ＶＦＹに応じて、カウンタ２５
や第２の出力制御部２６を制御する。さらに、制御部２
４は前記ビズィー信号の送出、及び前記カウンタ２５の
カウント値に応じて、ステータス信号のセットやビズィ
ー信号のリセットを行う。これらの回路は前記発振器３
０から出力されるクロック信号によって動作する。

【００１９】前記第２の出力制御部２６及び前記第１の
出力制御部１８は制御部２４から出力されるテスト信号
ＴＳＴによって制御され、通常モードにおいては第１の
出力制御部１８のみ動作し、第２の出力制御部２６はテ
ストモード時に動作する。第２の出力制御部２６はデー
タバスＤＴＢに接続されており、テストモード時に制御
部２４から出力されるビズィー信号やステータス信号を
データバスＤＴＢに供給する。前記カウンタ２５は通常
の書き込み動作時、前記選択回路２８によって選択され
た発振器３０からのクロック信号に応じてリトライ回数
を計数する。

【００２０】上記構成において、論理回路２７、選択回
路２８、テストモード制御部２９を除く部分は従来と同
様である。この実施例は、テストモード時に外部から供
給される信号に応じて、論理回路２７、選択回路２８、
テストモード制御部２９を制御し、ベリファイ回路２１
から出力されるベリファイ信号を強制的に所要の状態に
設定することにより、制御部２４やカウンタ２５のあら
ゆる回路をトレース可能としている。

【００２１】前記テストモード制御部２９は、フラッシ
ュメモリ１１の外部から供給される複数の信号に応じて
動作し、ベリファイの結果が正常であることを示すベリ
ファイ信号ＦＶＯＫ、またはベリファイの結果が正常で
ないことを示すベリファイ信号ＦＶＮＧ、及び前記外部
クロック信号を選択するための選択信号ＥＸＣＫＥを出
力する。このテストモード制御部２９の詳細については
後述する。

【００２２】前記論理回路２７はテストモード制御部２
９から供給されるベリファイ信号ＦＶＮＧ、ＦＶＯＫに
応じて、ベリファイ回路２１から供給されるベリファイ
信号ＶＦＹを強制的にハイレベルまたはローレベルに設
定する。すなわち、この論理回路２７はアンド回路２７
ａとオア回路２７ｂとによって構成されている。アンド
回路２７ａの一方入力端には前記ベリファイ回路２１か
ら出力されるベリファイ信号ＶＦＹが供給され、他方入
力端には前記テストモード制御部２９から出力されるベ
リファイ信号ＦＶＮＧが反転して供給される。このアン
ド回路２７ａの出力端は前記オア回路２７ｂの一方入力
端に供給され、他方入力端には前記テストモード制御部
２９から出力されるベリファイ信号ＦＶＯＫが供給され
る。このオア回路２７ｂの出力端は前記制御部２４に接
続される。

【００２３】この論理回路２７にテストモード制御部２
９からハイレベルのベリファイ信号ＦＶＮＧが供給され
た場合、ベリファイ回路２１から出力されるベリファイ
信号ＶＦＹがハイレベルであっても、論理回路２７の出
力信号はローレベルに設定される。また、この論理回路
２７にテストモード制御部２９からハイレベルのベリフ
ァイ信号ＦＶＯＫが供給された場合、ベリファイ回路２
１から出力されるベリファイ信号ＶＦＹがローレベルで
あっても、論理回路２７の出力信号はハイレベルに設定
される。

【００２４】前記選択回路２８は、前記発振器３０から
出力されるクロック信号とフラッシュメモリ１１の外部
から供給されるクロック信号ＥＸＣＫを選択する。すな
わち、選択回路２８は２つのトランスファーゲート２８
ａ、２８ｂによって構成されている。トランスファーゲ
ート２８ａの入力端は前記発振器３０接続され、トラン
スファーゲート２８ｂの入力端にはクロック信号ＥＸＣ
Ｋが供給されている。これらトランスファーゲート２８
ａ、２８ｂの出力端は制御部２４に接続されている。さ
らに、これらトランスファーゲート２８ａ、２８ｂには
テストモード時に前記テストモード制御部２９から出力
される制御信号ＥＸＣＫＥが供給されている。

【００２５】上記選択回路２８は、通常モード時はトラ
ンスファーゲート２８ａによって発振器３０が出力され
る。したがって、通常モード時、制御部２４等は発振器
３０から出力されるクロック信号ＣＬＫによって動作さ
れる。また、テストモード時は、２８ｂによって外部ク
ロック信号ＥＸＣＫが選択される。したがって、テスト
モード時、制御部２４等は外部クロック信号ＥＸＣＫに
よって動作される。

【００２６】図２は、前記テストモード制御部２９を具
体的に示すものである。フラッシュメモリ１１に設けら
れた入力端子４１ａ〜４１ｅのうち、入力端子４１ａ〜
４１ｄはフラッシュメモリ１１の例えばデータバスＤＴ
Ｂに接続されるとともに、ラッチ回路（ＬＴ）４２ａ〜
４２ｄの入力端に接続されている。これら入力端子４１
ａ〜４１ｄには、通常モード時前記マイクロコンピュー
タ２３から例えば書き込みデータが供給され、テストモ
ード時に前記ベリファイ信号ＦＶＯＫ、ＦＶＮＧ、及び
選択信号ＥＸＣＫＥを設定するための設定信号が供給さ
れる。この設定信号は例えば４ビットによって構成され
ており、ベリファイ信号ＦＶＯＫ、またはベリファイ信
号ＦＶＮＧの出力タイミングを設定可能とされている。

【００２７】また、入力端子４１ｅは高電圧検出回路４
３に接続されている。前記入力端子４１ｅにはテストモ
ードを示すテストモード信号が供給される。このテスト
モード信号は例えば電源電圧より高い電圧とされてい
る。高電圧検出回路４３は入力端子４１ｅにこのテスト
モード信号が供給されるとこれを検出し、ラッチ信号を
出力する。このラッチ信号は前記ラッチ回路４２ａ〜４
２ｄのクロック信号入力端ＣＬＫに供給される。ラッチ
回路４２ａ〜４２ｄはこのラッチ信号に応じて入力端子
４１ａ〜４１ｄに供給された前記設定信号をラッチす
る。これらラッチ回路４２ａ〜４２ｄの出力端は制御部
４４に接続されている。この制御部４４には外部クロッ
ク信号ＥＸＣＫが供給されており、制御部４４はラッチ
回路４２ａ〜４２ｄから出力される信号に応じて、前記
外部クロック信号ＥＸＣＫに同期したベリファイ信号Ｆ
ＶＯＫ、ＦＶＮＧ、及び選択信号ＥＸＣＫＥを生成す
る。

【００２８】図３は前記制御部２４とカウンタ２５の一
例を示すものであり、図１及び図６と同一部分には同一
符号を付す。前記カウンタ２５の最終段のフリップフロ
ップ回路２５ａの出力端には抵抗で示す欠陥ＤＥＦ１が
あり、制御部２４内に設けられた制御回路２４ａの入力
端とアンド回路２４ｂの出力端との間には、抵抗で示す
欠陥ＤＥＦ２があるものとする。制御回路２４ａ及びア
ンド回路２４ｂは、例えば１回目の書き込み動作が正常
に終了した場合にステータス信号をセットする回路であ
る。

【００２９】上記図１乃至図３に示す構成において、図
４を参照してテストモード時の動作について説明する。
高電圧検出回路４３がテストモード信号を検出すると、
テストモード制御部２９は、ラッチ回路４２ａ〜４２ｄ
にラッチされた設定信号に応じて、ベリファイ信号ＦＶ
ＯＫ、ＦＶＮＧ、及び選択信号ＥＸＣＫＥを所要のタイ
ミングで出力する。

【００３０】先ず、例えば図４の（１）に示すように、
テストモード制御部２９からカウンタ２５のカウント値
Ｎ＝１において、ベリファイ信号ＦＶＯＫを発生するよ
うに設定した場合について説明する。この場合、制御部
２４によって１回目のプログラム動作（書き込み動作）
が実行されると、このプログラム動作が正常に行われ
ず、ベリファイ回路２１からローレベルのベリファイ信
号ＶＦＹが出力された場合においても、論理回路２７の
出力信号はベリファイ信号ＦＶＯＫに応じてハイレベル
となっている。したがって、制御部２４はリトライせず
正常終了を示すステータス信号を出力する。このステー
タス信号は第２の出力制御部２６、データバスＤＴＢを
介してマイクロコンピュータ２３に供給される。

【００３１】上記のように、テストモード制御部２９か
らカウント値Ｎ＝１に対応して、ベリファイ信号ＦＶＯ
Ｋを発生することにより、１回目のプログラム動作が正
常に終了しない場合でもリトライせず正常に終了され
る。つまり、この場合１回目のプログラム動作が終了し
た時点で、図３に示すアンド回路２４ｂの入力条件が成
立するため、アンド回路２４ｂをトレースすることがで
きる。したがって、このアンド回路２４ｂの出力端にあ
る欠陥ＤＥＦ２を検出できる。

【００３２】一方、例えば図４の（２）に示すように、
テストモード制御部２９からカウンタ２５のカウント値
Ｎ＝１〜９において、ベリファイ信号ＦＶＮＧを発生
し、Ｎ＝１０において、ベリファイ信号ＦＶＯＫを発生
するように設定した場合について説明する。この場合、
制御部２４によってデータのプログラム動作が実行され
ると、ベリファイ回路２１から正常終了を示すハイレベ
ルのベリファイ信号ＶＦＹが出力された場合において
も、リトライが繰り返され、再度プログラム動作を実行
する。そして、１０回目のプログラム動作が終了したと
き、論理回路２７の出力信号はベリファイ信号ＦＶＯＫ
に応じてハイレベルとなる。このため、制御部２４は正
常終了を示すステータス信号を出力し、このステータス
信号は第２の出力制御部２６、データバスＤＴＢを介し
てマイクロコンピュータ２３に供給される。カウンタ２
５の計数値は外部クロック信号ＥＸＣＫに同期して計数
されている。このため、外部クロック信号ＥＸＣＫの何
番目で正常終了したかを調べることにより、カウンタ２
５の計数値を知ることができ、この計数値よりどのフリ
ップフロップ回路に欠陥があるかを検出できる。したが
って、図３に示すカウンタ２５の最終段のフリップフロ
ップ２５ａをトレースすることができるため、このフリ
ップフロップ２５ａの出力端にある欠陥ＤＥＦ１を検出
できる。

【００３３】上記実施例によれば、テストモード制御部
２９は、テストモード時に、外部から供給される設定信
号に応じてベリファイ信号ＦＶＯＫ、ＦＶＮＧを生成
し、論理回路２７をこれらベリファイ信号ＦＶＯＫ、Ｆ
ＶＮＧによって制御することにより、制御部２４に供給
されるベリファイ信号を強制的に所要の状態に設定可能
としている。したがって、ベリファイ回路２１から出力
されるベリファイ信号ＶＦＹに係わらずリトライ回数を
設定できるため、制御部２４やカウンタ２５を構成する
あらゆる回路をトレースすることができ、内在する欠陥
を確実に検出することができる。

【００３４】尚、上記実施例において、ベリファイ信号
ＦＶＯＫ、ＦＶＮＧ、及び選択信号ＥＸＣＫＥはテスト
モード制御部２９によって生成したが、これに限定され
るものではない。例えばフラッシュメモリ１１に空いた
端子がある場合、テストモード制御部２９を使用するこ
となく、これら端子から外部で生成したベリファイ信号
ＦＶＯＫ、ＦＶＮＧ、及び選択信号ＥＸＣＫＥを直接入
力してもよい。

【００３５】また、上記実施例はデータのプログラム動
作に従って欠陥を検出する場合について説明したが、こ
れに限らず、データの消去動作に従って欠陥を検出する
ことも可能である。この際、カウンタ２５は消去回数を
計数する。

【００３６】さらに、上記実施例はこの発明をフラッシ
ュメモリに適用した場合について説明したが、これに限
定されるものではなく、書き込みや読み出しのシーケン
スがベリファイ結果に応じて制御されるＥＥＰＲＯＭ等
の不揮発性メモリにこの発明を適用することも可能であ
る。その他、この発明の要旨を変えない範囲において、
種々変形実施可能なことは勿論である。

【００３７】

【発明の効果】以上、詳述したようにこの発明によれ
ば、オート機能を有し外部から動作を制御することがで
きないメモリに内在する欠陥の検出率を向上することが
可能な不揮発性半導体メモリを提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例を示す回路構成図。

【図２】図１に示すテストモード制御部を具体的に示す
回路図。

【図３】図１に示す制御部及びカウンタの一例を示す回
路図。

【図４】図１乃至図３の動作を説明するために示すタイ
ミングチャート。

【図５】フラッシュメモリのプログラム動作を説明する
ために示すフローチャート。

【図６】従来の制御部及びカウンタの一例を示す回路
図。

【符号の説明】

１１…フラッシュメモリ、１４…メモリセルアレイ、２
１…ベリファイ回路、２２…コマンドデコーダ、２３…
マイクロコンピュータ、２４…制御部、２５…カウン
タ、２７…論理回路、２８…選択回路、２９…テストモ
ード制御部、３０…発振器。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 16/06 G01R 31/28

Claims

(57)【特許請求の範囲】

【請求項１】不揮発性メモリセルにデータを書込む書
込み手段と、前記不揮発性メモリセルに書き込まれたデータを消去す
る消去手段と、前記書込み手段により書込んだデータ及び消去手段によ
って消去したデータをベリファイし、データの書き込み
または消去が正常に行われたか否かを示すベリファイ信
号を出力するベリファイ手段と、前記ベリファイ手段から出力されるベリファイ信号に応
じて書き込み手段または消去手段を制御する制御手段
と、前記制御手段に接続され、前記書込み手段によるデータ
の書込み回数、または消去手段によるデータの消去回数
をカウントするカウント手段と、前記制御手段とベリファイ手段の相互間に接続され、テ
ストモード時に前記ベリファイ手段から出力されるベリ
ファイ信号を強制的に変更する変更手段とを具備するこ
とを特徴とする不揮発性半導体メモリ。
【請求項２】前記変更手段は、テストモード時に外部
から供給される信号に応じて、ベリファイ信号を強制的
に変更させる変更信号を生成する生成手段を有すること
を特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】前記変更手段は、テストモード時に外部
から供給され、且つベリファイ信号を強制的に変更させ
る変更信号によって制御されることを特徴とする請求項
１記載の不揮発性半導体メモリ。
【請求項４】前記生成手段は、外部から供給されるテ
ストモードを示す信号を検出する検出手段と、この検出手段によってテストモードが検出された場合、
外部から供給されるベリファイ信号の変更を設定する設
定信号を保持する保持手段と、この保持手段によって保持された設定信号から前記ベリ
ファイ信号を強制的に変更させる変更信号を発生する発
生手段とを具備することを特徴とする請求項２記載の不
揮発性半導体メモリ。
【請求項５】前記制御手段には選択手段が接続され、
この選択手段は通常モード時に内部発振器から出力され
るクロック信号を選択し、テストモード時に外部から供
給されるクロック信号を選択することを特徴とする請求
項１記載の不揮発性半導体メモリ。