CN1120740A - 非易失性半导体存储器 - Google Patents

Abstract

本发明提供一种具有自动功能的非易失性半导体存储器，可提高对不能从外部控制其动作的存储器内的缺陷的检测率。其测试模式控制部分29在测试模式时根据外部供给的设定信号生成检验信号FVOK、FVNG并且这些检验信号控制逻辑电路27。因此，可以把控制部分24供给的检验信号强制性地设定为所需状态。由于和检验电路21的检验信号无关地设定复做次数，故可跟踪构成控制部分24和计数器25的所有电路，因而可以确切地检测出内在的缺陷。

Description

非易失性半导体存储器

本发明涉及例如内藏自动地执行数据写入和擦除这种自动功能的快速EEPROM(电可擦除可编程只读存储器)等非易失性半导体存储器。

近来，快速EEPROM(以下称之为快速存储器)以磁盘装置的代替品或存储卡的概念得到了人们积极的开发。这种快速存储器由设于装有快速存储器的装置中的处理器进行控制。因此，为了减轻处理器的负担，在快速存储器内大多内藏自动功能。这种自动功能是在快速存储器的内部产生数据写入和擦除的顺序并自动地执行这些动作的功能。例如，当处理器把事先规定好的写入和擦除指令供给快速存储器时，快速存储器就根据此指令的内容而动作，并把表示工作结果是否已正常结束的状态信号送往处理器。这样一来，由于处理器把指令送往快速存储器之后，只需等待快速存储器送来状态信号并对此状态信号的值进行判断，故处理得以简化。而且，还具有可以进行细微控制的优点，因为快速存储器不依赖于处理器的动作。

图5示出了设于快速存储器中的自动功能的程序。快速存储器首先分析由处理器供给的指令(ST1)。这一指令的内容，比如说是把数据写入到指定的地址中去时，快速存储器或者锁存地址或数据，或者执行设定编程电压的设定动作(ST2)。此后，在把表示快速存储器处于动作状态的忙信号送往处理器的同时，计数器清零(ST3)。接下来，把作为写入脉冲信号的编程电压提供给指定的存储单元，在比如说10μs的期间执行程序。与此同时，上述计数器增1(ST4)。当此程序一结束，就从存储单元中读出已写入的数据进行检验(ST5)。当检验结果表明数据已正确写入时，表示正常结束的状态信号置位(ST6)，而忙信号被复位(ST7)。另一方面，当检验的结果表明数据未正确写入时，就再一次对由同一地址所指定的存储单元写入同一数据并再次进行检验。这种再次写入和检验，即复算，最多可执行25次(ST8)，在25次以内检验的结果不合格时，表示正常结束的状态信号不置位，仅忙信号复位(ST7)。快速存储器送出的状态信号已置位时，处理器就可以判断写入动作已正常结束。在状态信号未置位时，处理器就判定写入动作失败了。

然而，为除去这种半导体存储器的内在缺陷，在制作完毕之后要进行各种检查。和快速存储器相比，除了快速存储器之外的半导体存储器的控制电路的构成简单。因此，通过用各种图形对存储器的所有地址进行写入、读出，可以使几乎全部晶体管活性化，能够检查出存在于存储器中的缺陷。因而，缺陷的检出率接近100％。但具有上述自动功能的快速存储器，在快速存储器的内部具有用于执行各种动作的复杂的控制电路。并且，自动功能是按照事先设定在快速存储器内的顺序进行写入和擦除等动作的，而且程序执行完毕之后检验结果的正常与否受存储单元的特性所左右。因而，难于使整个电路活性化，缺陷检出率低。

例如如图6所示，在位于对复算(复做)次数进行计数的计数器25的最后一级处的触发电路25a的输出端存在着用电阻表示的缺陷DEF1的时候，或者在第1次的写入动作正常结束时在使状态信号置位的控制电路24a的输入级存在着用电阻表示的缺陷DET2时，根据存储单元特性将难于检测出这些缺陷DEF1、DEF2。

就是说，在反复进行16次复算时，从位于计数器25的最后一级的触发电路25a将输出低电率的信号。但是，由于在触发电路25a的输出端存在着缺陷DEF1，计数器25在第9次的复算时N＝25成立，编程的顺序就结束了。因而，在全部存储单元比如说用一次的编程就正常结束写入的性能良好的存储器时，不能检测出缺陷DEF1，而在具有进行9次以上复算的存储单元时则可以检测出缺陷DEF1来。

另一方面，连接于控制电路24a的输入端的与门电路24b，在从检验电路21输出表示与写入正常的高电平信号的同时，从计数器25输出表示第1次写入的信号的情况下，输出高电平信号使控制电路24b动作。因而，若存在着用第1次写入就可进行正常写入的存储单元，就可以检测出这种缺陷DEF2。但是，在存储单元特性不好、不论哪一存储单元的写入都要复做5—6次的情况下，就不可能检测出缺陷DEF2。

如上所述，现有技术的具有自动功能的快速存储器不能从外部控制动作，而且，编程后的检验结果是否正常受到存储单元特性左右，故难于确切检测出存在于存储器内部的缺陷。此外，如上述那样，在含有缺陷DEF1且所有存储单元可用很少的复做次数编程时，可以说该快速存储器满足了初期的功能。但是，随着时间的推移，使存储器的特性劣化、使复做次数变多时，就有可能因缺陷DEF1而产生不合格，故人们期望把含有这种缺陷的存储器清除掉。

本发明就是为解决上述课题而提出的，其目的是要提供一种非易失性半导体存储器。这种半导体存储器具有自动功能，且可提高对不能从外部控制其动作的存储器内存在的缺陷的检测率。

为了解决上述课题，本发明的非易失性半导体存储器具备：①把数据写入非易失性存储单元的装置；②擦除已写入上述非易失性存储单元中去的数据的擦除装置；③对用上述写入装置写入的数据及用擦除装置擦除的数据进行检验，并输出表示数据的写入或擦除是否已正常进行的检验信号的检验装置；④控制装置，用于根据从上述检验装置输出的检验信号控制写入装置或擦除装置；⑤计数装置，它连接于上述控制装置，并对用上述写入装置进行的数据写入次数或者用擦除装置进行擦除的次数进行计数；⑥变更装置，它连接在上述控制装置和检验装置相互之间，并在测试模式时，强制性地变更从上述检验装置输出的检验信号。

就是说，在本发明中，变更装置在测试模式时，强制性地变更从检验装置输出的检验信号并供给于控制装置。这样，由于控制装置要根据这种被变更了的检验信号来执行写入或擦除，故可以设定写入或擦除的复做次数而和从检验装置输出的检验信号无关。因而，由于可无一遗漏地追踪构成控制装置和计数装置的电路，故可以检测出存在于这些电路内的缺陷。

下面结合附图描述本发明。

图1是电路构成图，它给出了本发明的一个实施例。

图2是电路图，它具体地画出了示于图1的测试模式控制部分的电路图。

图3的电路图画出了示于图1的控制部分和计数器的一个例子。

图4是时序图，用于说明图1到图3的动作。

图5是一流程图，用于说明快速存储器的编程动作。

图6的电路图给出了现有技术的控制电路和计数器的一个例子。

实施例

以下，参照附图对本发明的实施例进行说明。

在图1中，在快速存储器11的内部设有地址总线ADB和数据总线DTB。在此地址总线ADB上连接有行地址译码器(RDC)12、列地址译码器(CDC)13和源译码器(SDC)14。这些行地址译码器12、列地址译码器13和源译码器14分别连接到存储单元阵列(MCA)15上去。在此存储单元阵列15上布有EEPROM单元，同时设有(没有画出)选择这些EEPROM单元的多条字线、位线和源线等等，构成了例如NOR型的存储单元阵列。上述字线、位线和源线分别由行地址译码器12、列地址译码器13和源译码器14进行选择。上述列地址译码器13连接于上述数据总线DTB上并由此数据总线DTB把所需的数据供给列地址译码器13。

此外，上述列地址译码器13通过读出放大器(S/A)16、17以及第1输出控制部分18被连接到上述数据总线DTB上去。在数据读出时，由上述存储单元阵列14读出的数据被读出放大器16、17放大并通过第1输出控制部分18供给到数据总线DTB。

行地址译码器12，列地址译码器13以及源译码器14上连接有电源电路19。此电源电路19在编程或擦除时产生多个比电源电压高的或低的电压，并分别供给于行地址译码器12、列地址译码器13及源译码器14。

此外，数据总线DTB还连接有暂时存储数据的数据缓冲器(DBF)20。此数据缓冲器20的输出端连到检验电路21的一个输入端上。此检验电路21的另一输入端上连有上述读出放大器16、17的输出端。此检验电路21在数据写入时把暂存于数据缓冲器20中的用于写入的数据WRD与从读出放大器16、17输出的数据进行比较，当它们这些数据一致时，就作为已进行了正常写入并输出例如高电平的检验信号VFY。

另一方面，上述地址总线ADB和数据总线DTB上连有指令译码器22，同时还连接有例如微处理器(μ—COM)23。此微处理器23内藏于设在快速存储器11外部的各种电子设备内。上述指令译码器22把由微处理器23供给的由地址信号和数据的组合所构成的指令进行译码。作为这种指令，比如有编程、擦除、测试模式等等。上指令译码器22上连接有控制部分24。

在此控制电路24上连有上述电源电路19，计数器25、第2输出控制部分26、逻辑电路27和选择电路28。上述逻辑电路27和上述检验电路21及测试模式控制部分29相连。在上述选择电路28上连接有产生时钟信号的振荡器(OSC)30，同时还连有用于从外部取入时钟信号EXCK的端子31和上述检验电路21。

上述控制部分24根据指令译码器22供给的指令按照事先设定好的顺序自动地执行数据的写入或擦除等。就是说，控制部分24输出用于控制(在写入和擦除时)上述电源电路19的电源控制信号PC。此外，控制部分24根据上述检验电路21所供给的检验信号VFY对计数器25和第2输出控制部分26进行控制。还有，控制部分24根据上述忙信号的送出和上述计数器25的计数值使状态信号置位和使忙信号复位。这些电路按照上述振荡器30输出的时钟信号动作。

上述第2输出控制部分26及上述第1输出控制部分18由从控制部分24输出的测试信号TST控制，在通常模式时，仅使第1输出控制部分18动作，第2输出控制部分26在测试模式时动作。第2输出控制部分26连于数据总线DTB上，在测试模式时，把控制部分24所输出的忙信号和状态信号供给数据总线DTB。上述计数器25仅在通常的写入动作时，才根据来自被上述选择电路28所选择的振荡器30的时钟信号对复做次数计数。

在上述构成中，除去逻辑电路27、选择电路28、测试模式控制部分29之外的部分和现有技术的构成相同。本实施例在测试模式时，根据外部供给的信号控制逻辑电路27、选择电路28和测试模式控制部分29，并把检验电路21所输出的检验信号强制性地设定为所要的状态，采用这种办法，就可以追踪控制部分24和计数器25的所有的电路。

上述测试模式控制部分29依据从快速存储器11的外部供给的多个信号进行动作，并输出表示检验结果正常的检验信号FVOK，或表示检验结果不正常的检验信号FVNG，以及用于选择上述外部时钟信号的选择信号EXCKE。此测试模式控制部分29的详细情况将在后边叙述。

上述逻辑电路27根据测试模式控制部分29供给的检验信号FVNG、FVOK，强制性地把检验电路21供给的检验信号FVY设定为高电平或者低电平。即，此逻辑电路27由与门电路27a和/或门电路27b构成。与门电路27a的一个输入端上供有上述检验电路21输出的检验信号VFY，另一输入端上供有从上述测试模式控制部分29输出的检验信号FVNG的倒相信号。此与门电路27a的输出端供给上述或门电路27b的一个输入端，27b的另一输入端上则供有上述测试模式控制电路29输出的检验信号FVOK。此或门电路27b的输出端被连接到上述控制部分24上。

在测试模式控制部分29向本逻辑电路27供给高电平的检验信号FVNG的情况下，即使从检验电路21输出的检验信号VFY是高电平，逻辑电路27的输出信号也将被设定为低电平。另外，在测试模式控制部分29向此逻辑电路供给高电平的检验信号FVOK的情况下，则即使检验电路22输出的检验信号VFY为低电平，逻辑电路27的输出信号也被设定为高电平。

上述选择电路28对从上述振荡器30输出的时钟信号和从快速存储器11的外部供给的时钟信号EXCK进行选择。就是说，选择电路28由两个传送门28a和28b构成。传送门28a的输入端与上述振荡器30相连，传送门28b的输入端上则供给有时钟时号EXCK。这些传送门28a和28b的输出端与控制部分24相连接。在测试模式时，这些传送门28a和28b上还被供给从上述测试模式控制部分29输出的控制信号EXCKE。

上述选择电路28在通常模式时由传送门28a输出振荡器30的时钟信号。因而，在通常模式时，控制部分24等由振荡器30输出的时钟信号CLK来使之动作。此外，在测试模式的情况下，用28b选择外部时钟信号EXCK。因此，在测试模式的情况下，控制部分24等由外部时钟信号EXCK来使之动作。

图2具体地示了上述测试模式控制部分29。在设于快速存储器11上的输入端子41a—41b中，输入端子41a—41b被连接到快速存储器11的比方说数据总线DTB上，同时还连接到锁存电路(LT)42a—42d的输入端上。在通常模式的情况下由上述微处理器23向这些输入端子41a—41d供给例如写入数据，在测试模式时，则供给用于设定上述检验信号FVOK、FVNG以及选择信号EXCKE的设定信号。这种设定信号比方说由四位构成，并使之可以设定检验信号FVOK、或者检验信号FVNG的输出时序。

此外，输入端子41e被连接到高压检出电路43上。表示测试模式的测试模式信号被供到上述输入端子41e上。此测试模式信号被作成为例如比电源电压高的电压。高压检出电路43当把此测试模式信号供到输入端子41e上去时检测这一高压并输出锁存信号。此锁存信号被供给到上述锁存电路42a—42d的时钟信号输入端CLK上。锁存电路42a—42d依据此锁存信号把供给到输入端子41a—41d上的上述设定信号进行锁存。这些锁存电路42a—42d的输出端连到控制部分44上。此控制部分44上供给有外部时钟信号EXCK。控制部分44依据锁存电路42a—42d的输出信号生成与上述外部时钟信号EXCK同步的检验FVOK、FVNG和选择信号EXCKE。

图3示出了上述控制部分24和计数器25的一个例子，相同的部分和图1及图6标以相同的符号。在上述计数器25的最末一级的触发电路25a的输出端有以电阻表示的缺陷DEF1，在设于控制部分24内的控制电路24a的输入端和与门电路24b的输出端之间有以电阻表示的缺陷DEF2。控制电路24a和与门电路24b是在比如说第一次的写入动作正常结束了的情况下使状态信号置位的电路。

在示于上述图1—图3的构成中，参照图4说明测试模式时的动作。

一旦当高压检出电路43检测出测试模式信号，测试模式控制部分29就依据锁存于锁存电路42a—42d中的设定信号以所要的时序输出检验信号FVOK、FVNG以及选择信号EXCKE。

首先，对例如如图4的(1)所示，在计数器25的计数值N＝1的情况下由测试模式控制部分29产生检验信号FVOK这样进行设定的情况进行说明。在这种情况下，当用控制部分24执行第1次的编程动作(写入动作)时，即使是在这次编程动作未能正常进行、且从检验电路21输出了低电平的检验信号VFY的情况下，逻辑电路27的输出信号也将根据检验信号FVOK而变成高电平。因而，控制部分24将输出表示正常结束的状态信号而不再复做。此一状态信号将通过第2输出控制部分26、数据总线DTB供给微处理器23。

如上所述，对应于计数值N＝1，通过采取用测试模式控制部分29产生检验信号FVOK的办法，使得即使是在第一次编程动作未正常结束的情况下也可正常结束而无需复做。即，在这种情况下，在第1次的编程动作结束了的时刻，由于示于图3的与门电路24b的输入条件成立，故可以跟踪与门电路24b。于是，就可以检测出处于该与门电路24b的输出端的缺陷DEF2。

另一方面，如图4的(2)所示，在计数器25的计数值N＝1—9时，用测试模式控制部分29产生检验信号FVNG，在N＝10时，用测试模式控制部分29产生检验信号FVOK。下边对上述这种设定进行说明。在这种情况下，当用控制部分24执行数据的编程动作时，则即使是在从检验电路21输出了表示正常结束的高电平的检验信号VFY的情况下，也要重复进行复做，再次进行编程动作。这样一来，在第10次编程动作结束时，逻辑电路27的输出信号将相应于检验信号FVOK而变成高电平。为此，控制部分24将输出表示正常结束的状态信号并经由第2控制部分26和数据总线DTB把此状态信号供给微处理器23。计数器25的计数值与外部时钟信号EXCK同步进行计数。因此，通过查清用第几个外部时钟信号EXCK使之正常结束的办法，可以得知计数器25的计数值，并可由此计数值得知在哪一个触发电路里有缺陷。这样一来，由于可以跟踪示于图3的计数器25最末一级的触发电路25a，故可以检测出存在于此触发电路25a的输出端的缺陷DEF1。

如果应用上述实施例，在测试模式时，测试模式控制部分29将根据外部供给的设定信号生成检验信号FVOK、FVNG，并用这些检验信号FVOK、FVNG控制电路27。通过采用上述办法，就可以把供给控制部分24的检验信号强制性地设定为所需要的状态。如此，由于可以设定复做次数而和检验电路21所输出的检验信号VFY无关，故可以跟踪构成控制部分24和计数器25的所有电路，得以确切地检测出内在的缺陷。

在上述实施例中，用测试模式控制部分29生成了检验信号FVOK、FVNG和选择信号EXCKE，但不限定于此。例如，在快速存储器上有空着的端子时，也可以不使用测试模式控制部分29，而从这些端子直接输入在外部生成的检验信号FVOK、FVNG和选择信号EXCKE。

另外，虽然对按照数据的编程动作检测缺陷的情况进行了说明，但上述实施例却不限于此，还可以依照数据的擦除动作来检测缺陷。那时，计数器25对擦除次数计数。

还有一点，上述实施例对把本发明应用于快速存储器的情况进行了说明，但本发明前不限于这种情况，也可以把本发明应用到根据检验结果来控制写入和读出顺序的EEPROM等非易失性存储器中去。

此外，不言而喻，在不改变本发明的要旨的范围内，还可以有各种可实施的变形。

如以上详述的那样，应用本发明就可以提供一种非易失性半导体存储器。这种非易失性半导体存储器具有自动功能，可以提高不能从外部控制其动作的存储器内的缺陷的检出率。

Claims (5)

1.一种非易失性半导体存储器，其特征在于包括：

写入装置，用于向非易失性存储单元写入数据；

擦除装置，用于擦除已写入上述非易失性存储单元中的数据；

检验装置，用于检验用上述写入装置写入的数据和用擦除装置擦除的数据，并输出表示数据的写入或擦除是否正常进行完毕的检验信号；

控制装置，用于根据从上述检验装置输出的检验信号对写入装置或擦除装置进行控制；

计数装置，它连于上述控制装置上，并对用上述写入装置进行的写入次数或用上述擦除装置进行的擦除次数计数；

变更装置，它连接在上述控制装置和检验装置互相之间，在测试模式时，强制性地变更由上述检验装置输出的检验信号。

2.如权利要求1所述的非易失性半导体存储器，其特征在于：上述变更装置具有生成装置，这种生成装置根据在测试模式时外部供给的信号，生成强制性地变更检验信号的变更信号。

3.如权利要求1所述的非易失性半导体存储器，其特征在于：上述变更装置由在测试模式时从外部供给、且使检验信号强制性地进行变更的变更信号进行控制。

4.如权利要求2所述的非易失性半导体存储器，其特征在于：上述生成装置具备有：

检测装置，用于检测表示外部供给的测试模式的信号；

保持装置，用于在上述检测装置检测出测试模式时保持设定信号，此设定信号对外部供给的检验信号的变更进行设定；

产生装置，用于根据上述保持装置所保持的设定信号产生强制性地使上述检验信号变更的变更信号。

5.如权利要求1所述的非易失性半导体存储器，其特征在于：选择装置与上述控制装置相连，且此选择装置在通常模式时选择内部时钟振荡器输出的时钟信号，在测试模式时选择外部供给的时钟信号。

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