DE69513434T2

DE69513434T2 - Flash EEPROM mit Autofunktion zum automatischen Schreiben und Löschen

Info

Publication number: DE69513434T2
Application number: DE69513434T
Authority: DE
Inventors: Akihiro Yamazaki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-04-27
Filing date: 1995-04-27
Publication date: 2000-05-04
Anticipated expiration: 2015-04-28
Also published as: EP0680050B1; JPH07296599A; KR0159447B1; JP3015661B2; US5579270A; EP0680050A1; DE69513434D1; CN1038075C; KR950034838A; TW270996B; CN1120740A

Description

Diese Erfindung betrifft einen nichtflüchtigen Halbleiterspeicher, wie beispielsweise ein Flash-EEPROM (Electrically Erasable Programmable Read Only Memory, programmierbaren, elektrisch löschbaren Nurlesespeicher), der eine Automatikfunktion für ein automatisches Schreiben oder Löschen von Daten aufweist.
In der letzten Zeit wurden Flash-EEPROMs (werden im folgenden als "Flash-Speicher" bezeichnet) in großem Maße entwickelt und als Speicherkarten oder anstelle von Magnetplattenspeichereinrichtungen verwendet. Flash-Speicher dieses Typs werden jeweils mittels eines Prozessors gesteuert, der in einer Vorrichtung zusammen mit dem Speicher angeordnet ist. Viele der Flash-Speicher weisen automatische Funktionen (Programmier- und Löschsequenzsteuerungen) zum Reduzieren der Lastmenge des Prozessors auf. Ein Flash-Memory mit Autofunktionen ist beispielsweise in dem 1991 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS Seiten 260 und 261 Nakayama et al. "A 60 ns 16 Mb Flash EEPROM with Programm and Erase Sequence Controller" offenbart.
Die Automatikfunktion ermöglicht dem Flash-Speicher automatisch eine Sequenz von Datenschreib/Löschvorgängen darin auszuführen. Insbesondere wird bei einem Empfang eines Befehls von dem Prozessor, um zu bewirken, daß der Flash- Speicher einen vorbestimmten Schreib- oder Löschvorgang ausführt, der Lesespeicher in Übereinstimmung mit dem Befehl betrieben und überträgt ein Statussignal, ob er normal funktioniert bzw. betrieben wird oder nicht. Somit ist das, was der Prozessor nach dem Übertragen des Befehls zu dem Flash-Speicher ausführt, nur ein Warten auf das Statussignal von dem Speicher und ein Schätzen des Wertes des Statussignals. Dies bedeutet, daß der Prozessor nur eine einfache Verarbeitung ausführt. Des weiteren kann der Flash- Speicher, der unabhängig von dem Betrieb des Prozessors betrieben wird, eine delikate oder komplizierte Steuerung ausführen.
Fig. 1 ist ein Flußdiagramm, das eine Sequenz von Vorgängen zeigt, die mittels der Automatikfunktion des Flash-Speichers ausgeführt werden. Zuerst analysiert der Flash-Speicher einen Befehl, der von dem Prozessor übertragen worden ist (Schritt ST1). Wenn der Befehl angibt, daß Daten in eine Speicherzelle mit einer vorbestimmten Adresse geschrieben werden sollen, verriegelt der Flash-Speicher die Adresse und die Daten, und führt einen Aufbau- oder Einrichtvorgang aus, um eine Programmierspannung einzustellen (Schritt ST2). Danach wird ein Belegt-Signal, das angibt, daß der Flash-Speicher nun in Betrieb ist, ausgegeben und der Speicher wird gelöscht (N = 0) (Schritt ST3). Im folgenden wird ein Schreibimpuls, der die Programmierspannung angibt, zu der bezeichneten Speicherzelle übertragen, wodurch ein vorbestimmtes Programm für beispielsweise 10 u Sekunden ausgeführt wird. Dann wird der Wert des Zählers inkremmentiert (N = N + 1) (Schritt ST4). Nachdem das Programm beendet worden ist, werden die Daten, die in die Speicherzelle geschrieben worden sind, gelesen und überprüft (Schritt ST5). Wenn als ein Ergebnis der Überprüfung bestimmt worden ist, daß die Daten korrekt (normal) geschrieben worden sind, wird ein Statussignal gesetzt, daß die Beendigung eines normalen Schreibens angibt (Schritt ST6) und das Belegt-Signal (busy signal) wird zurückgesetzt (Schritt ST7). Andererseits, wenn bestimmt worden ist, daß die Daten nicht korrekt geschrieben worden sind, werden die gleichen Daten in die gleiche Speicherzelle wieder eingeschrieben und es wird wieder eine Überprüfung ausgeführt. Das Wiedereinschreiben und Wiederüberpüfen, das im folgenden "Wiederversuch" genannt wird, wird höchstens 25 mal (N = 25) ausgeführt (Schritt ST8). Wenn der Überprüfungsvorgang während 25 Wiederversuchswiederholungen kein richtiges Ergebnis zeigt, wird das Statussignal, das die Beendigung eines normalen Schreibens angibt, nicht gesetzt und es wird nur das Belegt-Signal zurückgesetzt (Schritt ST7). Der Prozessor bestimmt, daß der Schreibvorgang normal beendet worden ist, wenn das Statussignal, das von dem Flash- Speicher übertragen worden ist, gesetzt ist, und bestimmt, daß der Schreibvorgang fehlgeschlagen ist, wenn das Statussignal nicht gesetzt ist.
Herkömmliche Halbleiterspeicher, wie sie oben stehend beschrieben worden sind, werden verschiedensten Untersuchungen unterzogen, nachdem sie hergestellt worden sind, um Defekte darin zu beseitigen. Im Falle von den Speichern, die sich von den Flash-Speichern unterscheiden, von denen jeder eine Steuerschaltung mit einer einfachen Struktur aufweist, im Vergleich zu den Flash-Speichern, können die meisten Transistoren, die in jedem Speicher verwendet werden, aktiviert werden, indem verschiedene Schreibe/Lesevorgänge in allen Speicherzellen ausgeführt werden, um damit Defekte in dem Speicher mit einer Erfassungsrate von nahezu 100% erfassen. Andererseits weist der Flash-Speicher mit der Automatikfunktion eine komplizierte Steuerschaltung auf, zum Ausführen von verschiedenen Vorgängen darin. Darüber hinaus führt die Automatikfunktion ein Schreiben oder Löschen in einer vorbestimmten Sequenz aus, und ob das Überprüfungsergebnis, das nach einem Programmieren erhalten wird, normal ist oder nicht, hängt von den Charakteristika (Lese- und Löschcharakteristika) von jeder Speicherzelle ab. Deshalb ist es abhängig von den Speicherzellencharakteristika möglich, daß nur ein Teil der Steuerschaltung funktioniert, und es ist nicht einfach, die gesamte Steuerschaltung zu aktivieren.
Dementsprechend ist die Erfassungsrate eines Defekts unvermeidlich klein.
Beispielsweise kann es, wie in Fig. 2 gezeigt ist, einen Defekt DEF1, wie mittels eines äquivalenten Widerstands angedeutet ist, an dem Ausgangsanschluß einer Flip-Flop Schaltung 25a geben, die in der letzten Stufe eines Zählers 25 angeordnet ist, zum Zählen der Anzahl von Wiederversuchswiederholungen. Ferner kann es einen Defekt DEF2 geben, wie mittels eines äquivalenten Widerstands angedeutet ist, in der Eingangsstufe einer Steuerschaltung 24a zum Setzen eines Statussignals, wenn der erste Schreibvorgang beendet worden ist. In diesen Fällen ist es nicht einfach, die Defekte DEF1 und DEF2 abhängig von den Charakteristika der Speicherzellen zu erfassen.
Insbesondere erzeugt, wenn es keinen Defekt in der Schaltung gibt, die Flip-Flop Schaltung 25a, die in der letzten Stufe des Zählers 25 angeordnet ist, ein Low-Pegel-Signal, wenn ein Wiederholungsversuch 16 mal wiederholt worden ist. Andererseits, im Falle, daß es einen Defekt DEF 1 an dem Ausgangsanschluß der Flip-Flop Schaltung 25a gibt, wird der Wert des Zählers 25 25 (N = 25), wenn ein Wiederholungsversuch beispielsweise 9 mal wiederholt worden ist, gefolgt von der Beendigung des Programms. Dementsprechend funktioniert, wenn alle Speicherzellen des Speichers gute Schreibcharakteristika aufweisen, in die Daten in jede der Speicherzelle in einer Routine des Programms korrekt eingeschrieben werden können, die Flip-Flop Schaltung 25a nicht, und somit kann der Defekt DEF 1 nicht erfaßt werden. Der Defekt DEF 1 kann nur erfaßt werden, wenn der Speicher eine Speicherzelle aufweist, die mehr als 9 Wiederholungen von Wiederversuchen benötigt.
Andererseits gibt eine AND Schaltung 25b, die mit dem Eingangsanschluß der Steuerschaltung 24a verbunden ist, ein Halb-Pegelsignal aus, wenn ein High-Pegelsignal, das ein normales Schreiben angibt, von der Überprüfungsschaltung 21 ausgegeben worden ist, und wenn ein Signal, das ein erstes Schreiben angibt, von dem Zähler 25 ausgegeben worden ist. Dementsprechend kann, wenn die Speicherzellen ein normales Schreiben in einer Schreibroutine ausführen können, der Defekt DEF2 erfaßt werden. Wenn jedoch die Speicherzellen schlechte Schreibcharakteristika aufweisen, wobei sie 5 oder 6 Wiederversuchswiederholungen benötigen, funktioniert die Steuerschaltung 24a nicht, und somit kann der Defekt DEF2 nicht erfaßt werden.
Wie oben stehend beschrieben worden ist, kann in dem Flash- Speicher mit der herkömmlichen Automatikfunktion die Schaltung zum Ausführen der Automatikfunktion nicht von außen gesteuert werden, und die Bestimmung, ob das Überprüfungsergebnis nach einem Programmieren normal ist oder nicht, hängt von den Schreib- oder Löschcharakteristika bzw. Eigenschaften von Speicherzellen ab, die es schwierig machen, Defekte in dem Speicher in zuverlässiger Art und Weise zu erfassen. Darüber hinaus kann festgestellt werden, daß wenn der Flash-Speicher den Defekt DEF1 aufweist, und alle Speicherzellen mittels einer geringen Anzahl von Wiederversuchswiederholungen programmiert werden können, der Speicher eine zufriedenstellende Funktion in einem Anfangszustand hat. In diesem Fall werden sich jedoch die Schreibe und/oder Löschcharakteristika von jeder Speicherzelle nach einer großen Anzahl von Wiederversuchswiederholungen verschlechtern, mit dem Ergebnis, daß es eine Möglichkeit eines Auftretens einer Fehlfunktion aufgrund des Defektes DEF1 gibt. Um dies zu verhindern, ist es erforderlich, daß ein Speicher ohne Defekten produziert wird.
Es ist eine Aufgabe der vorliegenden Erfindung einen nichtflüchtigen Halbleiterspeicher mit einer Automatikfunktion anzugeben, dessen Defekte mit einer hohen Rate erfaßt werden können.
Es ist eine andere Aufgabe der vorliegenden Erfindung einen nichtflüchtigen Halbleiterspeicher mit einer Automatikfunktion anzugeben, in dem Defekte in einer Steuerschaltung und/oder einer Zählerschaltung in zuverlässiger Art und Weise erfaßt werden können.
Zu Erzielung der obigen Aufgaben wird ein nichtflüchtiger Halbleiterspeicher angegeben, umfassend: eine Schreibschaltung zum Schreiben von Daten in eine nichtflüchtige Halbleiterspeicherzelle; eine Löschschaltung zum Löschen von Daten, die in die nichtflüchtige Halbleiterspeicherzelle eingeschrieben sind; und eine Überprüfungsschaltung zum Überprüfen von Daten, die mittels der Schreibschaltung geschrieben worden sind, und der Daten, die mittels der Löschschaltung gelöscht worden sind, um damit ein Überprüfungssignal auszugeben, das angibt, ob ein Datenschreiben-Löschen normal ausgeführt worden ist; eine Steuerschaltung zum Steuern der Schreibschaltung und der Löschschaltung in Übereinstimmung mit dem Überprüfungssignal, das von der Überprüfungsschaltung ausgegeben wird; eine Zählerschaltung, die mit der Steuerschaltung verbunden ist, zum Zählen der Anzahl von Wiederholungen eines Datenschreibens durch die Schreibschaltung oder der Anzahl von Wiederholungen eines Datenlöschens mittels der Löschschaltung; und eine Veränderungsschaltung, die zwischen der Steuerschaltung und der Überprüfungsschaltung angeschlossen ist, um zwangsweise das Überprüfungssignal, das von der Überprüfungsschaltung ausgegeben wird, in einem Testmodus zu variieren.
In der oben beschriebenen Struktur wird das Überprüfungssignal, das von der Überprüfungsschaltung ausgegeben wird, zu der Steuerschaltung übertragen, nachdem sein Pegel zwangsweise mittels der Veränderungsschaltung verändert worden ist. Da die Steuerschaltung einen Schreib- oder Löschvorgang in Übereinstimmung mit dem veränderten Überprüfungssignal ausführt, kann die Anzahl von Wiederholungen von Schreibe- oder Löschwiederversuchen ungeachtet des Überprüfungssignals eingestellt werden, das von der Überprüfungsschaltung ausgegeben wird. Als ein Ergebnis kann allen Abschnitten der Steuerschaltung und der Zäherschaltung nachgegangen werden, und dementsprechend kann ein Fehler, wenn es einen gibt, in den Schaltungen erfaßt werden.
Die Erfindung kann umfassender anhand der folgenden detaillierten Beschreiben verstanden werden, wenn diese in Verbindung mit dem begleitenden Figuren betrachtet wird, in denen:
Fig. 1 ein Flußdiagramm ist, das nützlich bei der Erläuterung der Programmierung eines Flash-Speichers ist;
Fig. 2 ein Schaltungsdiagramm ist, das ein Beispiel einer Schaltung zeigt, die einen Steuerabschnitt und einen Zählerabschnitt umfaßt, die in einem herkömmlichen Flash- Speicher verwendet wird;
Fig. 3 ein schematisches Schaltungsdiagramm ist, das einen nichtflüchtigen Halbleiterspeicher gemäß der Ausführungsform der Erfindung zeigt;
Fig. 4 ein Schaltungsdiagramm ist, das einen Testmodussteuerabschnitt zeigt, der in der Schaltung von Fig. 3 umfaßt ist;
Fig. 5 ein Schaltungsdiagramm ist, das einen Schaltungsabschnitt zeigt, der einen Steuerabschnitt und einen Zählerabschnitt betrifft, der in der Schaltung von Fig. 3 umfaßt ist; und
Fig. 6 ist ein Zeitgabendiagramm, das nützlich ist, bei der Erläuterung des Betriebs der Schaltungselemente, die in Fig. 3 bis 5 gezeigt sind.
Fig. 3 ist eine schematische Ansicht, die einen nichtflüchtigen Halbleiterspeicher gemäß der Ausführungsform der vorliegenden Erfindung zeigt. Ein Flash-Speicher (Flash Memory) 11 umfaßt einen Adressbus ADB und einen Datenbus DTB. Der Adressbus ADB ist mit einem Zeilenadressdekodierer (RDC) 12 verbunden, einem Spaltenadressdekodierer (CDC) 13 und einem Quelldekodierer (SDC) 14. Der Zeilenadressdekodierer (RDC) 12, der Spaltenadressdekodierer (CDC) 13 und der Quelldekodierer (SDC) 14 sind mit einem Speicherzellenarray (MCA) 15 verbunden. Das Speicherzellenarray 15 umfaßt EEPROM- Zellen und Wortleitungen, Bitleitungen und Quelleitungen, etc. (die nicht dargestellt sind), die beispielsweise ein NOR-Typ Speicherzellenarray bilden. Die Wortleitungen, die Bitleitungen und die Quelleitungen werden mittels des Zeilenadressdekodierers 12, des Spaltenadressdekodierers 13 und des Quelldekodierers 14 ausgewählt. Der Spaltenadressdekodierer 13 ist mit dem Datenbus DTB verbunden, um gewünschte Schreibdaten zu dem Dekodierer 13 zu übertragen.
Der Spaltenadressdekodierer 13 ist mit dem Datenbus DTB über Leseverstärker (S/A) 16 und 17 und einem ersten Ausgabesteuerabschnitt 18 verbunden. Zum Zeitpunkt eines Datenlesens werden Daten, die von dem Speicherzellenarray 14 gelesen werden, mittels der Leseverstärker 16 und 17 verstärkt, und zu dem Datenbus DTB über den ersten Ausgabesteuerabschnitt 18 übertragen. Der Zeilenadressdekodierer 12, der Spaltenadressdekodierer 13 und der Quelldekodierer 14 sind mit der Leistungsversorgungsschaltung 19 verbunden. Die Schaltung 19 führt eine Vielzahl von Spannungen, die größer und kleiner als eine Leistungsversorgungsspannung sind, zu dem Zeilenadressdekodierer 12, dem Spaltenadressdekodierer 13 und dem Quelldekodierer 14, jeweils zum Zeitpunkt eines Datenprogrammierens und Löschens zu.
Der Datenbus DTB ist mit einem Datenpuffer (DBF) 20 verbunden, der einen Ausgangsanschluß aufweist, der mit den Eingabeanschlüssen einer Überprüfungsschaltung 21 verbunden ist. Somit werden Schreibdaten WRD zu der Überprüfungsschaltung 21 übertragen. Der andere Eingangsanschluß der Überprüfungsschaltung 21 ist mit den Leseverstärkern 16 und 17 verbunden. Zum Zeitpunkt eines Datenschreibens vergleicht die Überprüfungsschaltung 21 Schreibdaten WRD, die in dem Datenpuffer 20 gespeichert sind, mit den Dateneinheiten, die von den Leseverstärkern 16 und 17 ausgegeben werden, und gibt beispielsweise ein High- Pegelüberprüfungssignal VFY aus, das angibt, daß ein normales Datenschreiben ausgeführt worden ist, wenn die verglichenen Dateneinheiten zueinander identisch sind.
Der Adressbus ADB und der Datenbus DTB sind mit einem Befehlsdekodierer 22 und einem Mikrocomputer (u-COM) 23 verbunden. Der Mikrocomputer 23 ist in jeder elektronischen Einrichtung enthalten, die außerhalb des Flash-Speichers 11 zur Verfügung gestellt ist.
Der Befehlsdekodierer 22 dekodiert einen Befehl, der aus einem Adressignal und Daten besteht, die von dem Mikrocomputer 23 übertragen werden. Beispielsweise werden ein Programmodus, ein Löschmodus, ein Testmodus etc. als Befehle verwendet. Der Befehlsdekodierer 22 ist mit einem Steuerabschnitt 24 verbunden.
Die Leistungsversorgungsschaltung 19, der Zähler 25, ein zweiter Ausgabesteuerabschnitt 26, eine Logikschaltung 27 und eine Auswahlschaltung 28 sind mit dem Steuerabschnitt 24 verbunden. Die Logikschaltung 27 ist mit der Überprüfungsschaltung 21 und einem Testmodussteuerabschnitt 29 verbunden. Die Auswahlschaltung 28 ist mit einem Oszillator (OSC) 30 verbunden, zur Erzeugung eines Taktsignals, einem Anschluß 31, um davon ein externes Taktsignal EXCK aufzunehmen, und der Überprüfungsschaltung 21.
Der Steuerabschnitt 24 spricht auf einem Befehl an, der von dem Befehlsdekodierer 22 übertragen wird, zum Ausführen einer Steuerung, um automatisch ein Datenschreiben oder Lesen in einer vorbestimmten Programmsequenz auszuführen. Insbesondere gibt der Steuerabschnitt 24 ein Leistungsversorgungssteuersignal PC zum Steuern der Leistungsversorgungsschaltung 19 zum Zeitpunkt eines Datenschreibens oder Löschens aus. Ferner spricht der Steuerabschnitt 24 auf das Überprüfungssignal VFY an, das von der Überprüfungsschaltung 21 übertragen wird, zum Steuern des Zählers 25 und des zweiten Ausgabesteuerabschnitts 26. Ferner setzt der Steuerabschnitt 24 ein Statussignal oder setzt ein Belegt-Signal in Übereinstimmung mit dem Wert des Zählers 25 zurück. Die oben beschriebenen Schaltungen funktionieren in Übereinstimmung mit Taktsignalen, die von dem Oszillator 30 ausgegeben werden.
Die zweiten und ersten Ausgabesteuerabschnitte 26 und 18 werden mittels eines Testssignals TST gesteuert, das von dem Steuerabschnitt 24 ausgegeben wird. Nur der erste Ausgabesteuerabschnitt 18 funktioniert in einem normalen Modus, während der zweite Ausgabesteuerabschnitt 26 in einem Testmodus funktioniert. Der zweite Ausgabesteuerabschnitt 26 ist mit dem Datenbus DTB verbunden, um demselben das Belegt- Signal und das Statussignal, das von dem Steuerabschnitt 24 ausgegeben wird, zuzuführen. Der Zähler 25 zählt während des Schreibvorgangs die Anzahl von Wiederversuchswiederholungen in Antwort auf ein Taktsignal von dem Oszillator 30, das durch die Auswahlschaltung 28 ausgewählt wird.
In der Struktur der Fig. 3 sind andere Elemente als die Logikschaltung 27, die Auswahlschaltung 28 und der Testmodussteuerabschnitt 29 identisch zu solchen, die in dem herkömmlichen Fall verwendet werden. In dieser Ausführungsform werden die Logikschaltung 27, die Auswahlschaltung 28 und der Testmodussteuerabschnitt 29 auf der Grundlage von Signalen gesteuert, die von Umgebungsschaltungen in dem Testmodus übertragen werden, um somit zwangsmäßig das Überprüfungssignal von der Überprüfungsschaltung 21 auf einen gewünschten Wert zu setzen. Als ein Ergebnis kann der Steuerabschnitt 24 und der Zähler 25 die ganze Schaltung verfolgen.
Der Testmodussteuerabschnitt 29 wird in Antwort auf eine Vielzahl von Signalen betrieben, die von außerhalb des Flash- Speichers 11 übertragen werden, um somit ein Überprüfungssignal FVOK auszugeben, das angibt, daß das Überprüfungsergebnis normal ist, ein Überprüfungssignal FVNG, das angibt, daß das Überprüfungsergebnis nicht normal ist, oder ein Auswahlsignal EXCKE zum Auswählen des externen Taktsignals. Der Testmodussteuerabschnitt 29 wird später detailliert beschrieben.
Die Logikschaltung 27 spricht auf das Überprüfungssignal FVNG oder FVOK an, die von dem Testmodussteuerabschnitt 29 übertragen werden, um zwangsmäßig das Überprüfungssignal VFY, das von der Überprüfungsschaltung 21 übertragen wird auf einen Highpegel oder Lowpegel zu setzen. Insbesondere umfaßt die Logikschaltung 27 eine AND Schaltung 27a und eine OR Schaltung 27b. Die AND Schaltung 27a weist einen Eingangsanschluß zum Empfangen des Überprüfungssignales VFY auf, das von der Überprüfungsschaltung 21 ausgegeben wird, und einen anderen Eingangsanschluß zum Empfangen des invertierten Signales von dem Überprüfungssignal FING, das von dem Testmodussteuerabschnitt 29 ausgegeben wird. Das logische Produkt der AND Schaltung 27a wird zu einem Eingangsanschluß der OR Schaltung 27b übertragen. Das Überprüfungssignal FVOK, das von dem Testmodussteuerabschnitt 29 ausgegeben wird, wird zu dem anderen Eingangsanschluß der OR Schaltung 27b übertragen. Das logische Produkt der OR Schaltung 27b wird zu dem Steuerabschnitt 24 übertragen.
Wenn das Überprüfungssignal FVNG mit einem Highpegel von dem Testmodussteuerabschnitt 29 zu der Logikschaltung 27 übertragen worden ist, wird das Ausgangssignal der Logikschaltung 27 sogar dann auf einen Lowpegel gesetzt, wenn das Überprüfungssignal VFY, das von der Überprüfungsschaltung 21 übertragen wird, auf einem Highpegel ist. Andererseits, wenn das Überprüfungssignal FVOK mit einem Highpegel von dem Testmodussteuerabschnitt 29 zu der Logikschaltung 27 übertragen worden ist, wird das Ausgangssignal der Logikschaltung 27 sogar dann auf einen Highpegel gesetzt, wenn das Überprüfungssignal VFY, das von der Überprüfungsschaltung 21 ausgegeben wird, auf einem Lowpegel ist.
Die Auswahlschaltung 28 wählt eines der beiden folgenden Signale, das Taktsignal, das von dem Oszillator 30 ausgegeben wird, oder das Taktsignal EXCK, das von außerhalb des Flash- Speichers 11 ausgegeben wird, aus. Insbesondere umfaßt die Auswahlschaltung 28 zwei Übertragungsgatter 28a und 28b. Der Eingangsanschluß des Übertragungsgatters 28 ist mit dem Oszillator 30 verbunden, während der Eingangsanschluß des Übertragungsgatters 28b das Taktsignal EXCK empfängt. Die Ausgänge der Übertragungsgatter 28a und 28b werden zu dem Steuerabschnitt 24 übertragen. Das Übertragungsgatter 28a empfängt das invertierte Signal des Auswahlsignals EXCKE, das von dem Testmodussteuerabschnitt 29 in dem Testmodus ausgegeben wird, und das Übertragungsgatter 28b empfängt das Auswahlsignal EXCKE.
In dem Normalmodus wählt die Auswahlschaltung 28 den Ausgang des Oszillators 30 über das Übertragungsgatter 28a aus, und dementsprechend werden der Steuerabschnitt 24 etc. synchron mit dem Taktsignal CLK betrieben, das von dem Oszillator 30 ausgegeben wird. Ferner wählt die Auswahlschaltung 28 in dem Testmodus das externe Taktsignal EXCK über das Übertragungsgatter 28b aus, und dementsprechend werden der Steuerabschnitt 24 etc. synchron mit dem externen Taktsignal EXCK, das von außen von dem Speicher ausgegeben wird, betrieben.
Fig. 4 zeigt eine detaillierte Struktur des Testmodussteuerabschnitts 29, der in der Schaltung von Fig. 3 umfaßt ist. Eingangsanschlüsse 41a-41d, die in den Eingangsanschlüssen 41a-41e des Flash-Speichers 11 umfaßt sind, sind beispielsweise zu dem Datenbus DTB und den Eingangsanschlüssen der Verriegelungsschaltungen (LT) 42a- 42d verbunden. Die Eingangsanschlüsse 41a-41d empfangen beispielsweise Schreibdaten, die von dem Mikrocomputer 23 in dem Normalmodus ausgegeben werden, und empfangen in dem Testmodus Setzsignale zum Setzen der Überprüfungssignale FVOK und FVNG und das Auswahlsignal EXCKE. Jedes der Setzsignale ist beispielsweise ein 4-Bit-Signal, das den Ausgabezeitpunkt des Überprüfungssignales FVOK oder FVNG einstellen kann.
Der Eingangsanschluß 41e ist mit einer Hochspannungserfassungsschaltung 43 verbunden, zum Empfangen eines Testmodussignales, das den Testmodus angibt. Das Testmodussignal weist beispielsweise eine höhere Spannung auf als die Leistungsversorgungsspannung. Wenn das Testmodussignal zu dem Eingangsanschluß 41e übertragen worden ist, erfaßt die Hochspannungserfassungsschaltung 43 das Testmodussignal und gibt ein Verriegelungssignal aus. Das Verriegelungssignal wird zu dem Taktsignaleingangsanschluß CLK von jeder der Verriegelungsschaltungen 42a-42d übertragen, die wiederum die Setzsignale an den Eingangsanschlüssen 41a-41d verriegeln. Die Ausgangsanschlüsse der Verriegelungsschaltungen 42a-42d werden mit einem Steuerabschnitt 44 verbunden. Der Steuerabschnitt 44, zu dem das externe Taktsignal EXCK übertragen wird, spricht auf Signale an, die von den Verriegelungsschaltungen 42a-42d ausgegeben werden, um die Überprüfungssignale FVOK und FVNG und das Auswahlsignal EXCKE synchron mit dem externen Taktsignal EXCK zu erzeugen.
Fig. 5 zeigt ein Beispiel einer Schaltung, die den Steuerabschnitt 24 und den Zähler 25 umfaßt, die in Fig. 3 gezeigt sind. In Fig. 5 werden Elemente, die gleich denen in den Fig. 2 und 3 sind, mittels entsprechenden Bezugsziffern bezeichnet. Wie im Fall der Fig. 2 wird angenommen, daß die Schaltung von Fig. 5 ein Defekt DEF1, wie mittels einen äquivalenten Widerstandes angezeigt, an dem Ausgangsanschluß der Flip-Flop Schaltung 25, die in der letzten Stufe des Zählers 25 angeordnet ist, aufweist, und einen Defekt DEF2, wie mittels eines äquivalenten Widerstandes angezeigt, zwischen dem Eingangsanschluß der Steuerschaltung 24a und dem Ausgangsanschluß der AND Schaltung 24b, die in dem Steuerabschnitt 24 untergebracht sind. Die Steuerschaltung 24a und die AND Schaltung 24b setzen ein Statussignal beispielsweise dann, wenn ein als erstes ausgeführter Schreibvorgang normal ausgeführt worden ist.
Der Betrieb der Struktur, die in den Fig. 3 bis 5 gezeigt ist, wird mit Verweis auf das Flußdiagramm von Fig. 6 beschrieben.
Wenn die Hochspannungserfassungsschaltung 43 das Testmodussignal erfaßt hat, gibt der Testmodussteuerabschnitt 29 die Überprüfungssignale FVOK und FVNG und das Auswahlsignal EXCKE an vorbestimmten Zeitpunkten in Übereinstimmung mit den Setzsignalen aus, die mittels der Verriegelungsschaltung 42a-42d verriegelt worden sind.
Zuerst wird eine Erläuterung eines Falles gegeben, wie er in Fig. 6 (1) gezeigt ist, wo der Testmodussteuerabschnitt 29 eingestellt ist, das Überprüfungssignal FVOK zu erzeugen, wenn der Wert N des Zählers 25 1 ist. In diesem Fall wird wenn der erstmalige Programmiervorgang (Schreibvorgang) ausgeführt worden ist, das Ausgangssignal der Logikschaltung 27 in Übereinstimmung mit dem Überprüfungssignal FVOK auf einen Highpegel sogar dann gesetzt, wenn die Überprüfungsschaltung 21 das Lowpegelüberprüfungssignal VFY ausgegeben hat, das angibt, daß der Programmiervorgang nicht normal ausgeführt worden ist. Dementsprechend gibt der Steuerabschnitt 24 ein Statussignal aus, das die Beendigung eines normalen Schreibens ohne Wiederversuch angibt. Das Statussignal wird zu dem Mikrocomputer 23 über den zweiten Ausgabesteuerabschnitt 26 und den Datenbus DTB übertragen.
Wie oben beschrieben worden ist, erzeugt sogar wenn der erstmalige Programmiervorgang nicht normal ausgeführt worden ist, der Testmodussteuerabschnitt 29 das Überprüfungssignal FVOK in Übereinstimmung mit dem Zählwert N = 1, um damit ein Schreiben ohne Wiederversuch zu beenden. In anderen Worten kann, da an dem Ende des erstmaligen Programmiervorgangs die Eingangsbedingungen für die AND Schaltung 24b, die in Fig. 5 gezeigt ist, erfüllt sind, der Schaltung 24b nachgegangen werden. Als ein Ergebnis kann der Fehler DEF2 an dem Ausgangsanschluß der AND Schaltung 24b erfaßt werden.
Dann wird eine Erläuterung eines Falles gegeben, wie er in Fig. 6 (2) gezeigt ist, wo der Testmodus der Steuerabschnitt 29 eingestellt ist, um das Überprüfungssignal FVNG für den Zählwert N = 1, ..., 9, zu erzeugen und um das Überprüfungssignal FVOK für den Zählwert N = 10 zu erzeugen. In diesem Fall wird, wenn der Steuerabschnitt 24 einen Datenprogrammiervorgang ausgeführt hat, ein Wiederversuch wiederholt, und der Programmiervorgang wird sogar dann wieder ausgeführt, wenn die Überprüfungsschaltung 21 das Highpegelüberprüfungssignal VFY ausgegeben hat, das die Beendigung des normalen Schreibens angibt. Nachdem der zehnte Programmiervorgang beendet worden ist, wird das Ausgangssignal der Logikschaltung 27 in Übereinstimmung mit dem Überprüfungssignal FVOK auf einen Highpegel gesetzt. Dementsprechend gibt der Steuerabschnitt 24 ein Statussignal, das die Beendigung des normalen Schreibens angibt, zu dem Mikrocomputer 23 über, den zweiten Ausgabesteuerabschnitt 26 und den Datenbus DTB aus. Da der Zählwert des Zählers 25 synchron mit dem externen Taktsignal EXCK berechnet wird, kann er erkannt werden, indem bestimmt wird, wie viele Pulse des externen Taktsignales EXCK es gab, bevor ein normales Schreiben beendet worden ist. Anhand des Zählwertes kann eine fehlerhafte Flip-Flop Schaltung erfaßt werden. Deshalb kann sogar in einem Speicher mit guten Schreibcharakteristika (der nur eine geringe Anzahl von Wiederversuchswiederholungen benötigt) der Betrieb des Flip-Flops 25a der letzten Stufe des Zählers 25 von Fig. 5 mittels der Steuerung von außen von dem Speicher nachgegangen werden, und somit kann der Defekt DEF1 an dem Ausgangsanschluß des Flip-Flops 25a erfaßt werden. Ferner sind zu diesem Zeitpunkt die Eingangsbedingungen der AND Schaltung 24d, die in Fig. 5 gezeigt ist, erfüllt, was es ermöglicht, den Betrieb der Schaltung 24d nachzugehen. Als ein Ergebnis kann ein Defekt an dem Ausgangsanschluß der AND Schaltung 24d, wenn er existiert, ebenfalls erfaßt werden.
Gemäß der oben beschriebenen Ausführungsform erzeugt der Testmodussteuerabschnitt 29 in dem Testmodus die Überprüfungssignale FVOK und FING in Übereinstimmung mit Setzsignalen, die von außerhalb des Speichers übertragen werden, um somit die Logikschaltung 27 zu steuern. Als ein Ergebnis kann das Überprüfungssignal, das zu dem Steuerabschnitt 24 zu übertragen ist, zwangsweise oder zwangsläufig auf einen vorbestimmten Wert gesetzt werden, und die Anzahl von Wiederversuchswiederholungen können mittels der Steuerung von außen von dem Flash-Speicher 11 ungeachtet des Überprüfungssignales VFY eingestellt werden, das von der Überprüfungsschaltung 21 ausgegeben wird. Jedem Element, das dem Steuerabschnitt 24 und den Zähler 25 bildet, kann nachgegangen werden, indem die Anzahl von Wiederversuchswiederholungen verändert wird, mit dem Ergebnis, das jeder Defekt, wenn einer darin existiert, in einer zuverlässigen Art und Weise erfaßt werden kann.
Obwohl in der Ausführungsform der Testmodussteuerabschnitt 29 die Überprüfungssignale FVOK und FING und das Auswahlsignal EXCKE erzeugt, ist die Erfindung nicht auf dies limitiert. Wenn der Flash-Speicher 11 einen weiteren Anschluß aufweist, kann er so aufgebaut sein, daß die Überprüfungssignale und das Auswahlsignal außerhalb des Speichers erzeugt werden, ohne Verwendung des Testmodussteuerabschnitts 29 und direkt in diesen Anschluß des Speichers eingegeben werden.
Darüber hinaus kann, obwohl in der vorliegenden Ausführungsform der Defekt in dem Speicher in Übereinstimmung mit dem Datenprogrammiervorgang erfaßt wird, er in Übereinstimmung mit dem Datenlöschvorgang erfaßt werden. In diesem Fall stellt der Zähler 25 die Anzahl von Wiederholungen eines Löschens ein, und zählt die Wiederholungen eines Löschens oder die Wiederholungen von beidem, einem Programmieren und einem Löschen.
Darüber hinaus ist es, obwohl in der vorliegenden Ausführungsform die Erfindung auf einen Flash-Speicher oder Flash Memory angewendet wird, auch möglich, sie auf einen nichtflüchtigen Halbleiterspeicher, wie beispielsweise ein EEPROM etc. anzuwenden, in dem eine Sequenz von Schreib- oder Lesevorgängen auf der Grundlage von Überprüfungssignalen gesteuert wird.
Es ist selbstverständlich, daß die Erfindung in verschiedensten Arten und Weisen ohne von ihrem Umfang abzuweichen, verändert werden kann.

Claims

1. Nichtflüchtiger Halbleiterspeicher mit einer Automatikfunktion um automatisch ein Schreiben von Daten und Löschen auszuführen, und umfassend eine Schreibeinrichtung um Daten in eine nichtflüchtige Halbleiterspeicherzelle zu schreiben, eine Löscheinrichtung um Daten, die in die nichtflüchtige Halbleiterspeicherzelle eingeschrieben sind, zu löschen, eine Überprüfungseinrichtung (21) zum Überprüfen von Daten, die mittels der Schreibeinrichtung geschrieben worden sind und der Daten, die mittels der Löscheinrichtung gelöscht worden sind, um dadurch ein Überprüfungssignal (VFY) auszugeben, das angibt, ob ein Schreiben/Löschen von Daten normal ausgeführt worden ist, eine Steuereinrichtung (24) zum Steuern der Schreibeinrichtung und der Löscheinrichtung in Übereinstimmung mit der Überprüfungssignalausgabe von der Überprüfungseinrichtung und eine Zähleinrichtung (25), die mit der Steuereinrichtung verbunden ist, zum Zählen der Anzahl von Wiederholungen von einem Datenschreiben durch die Schreibeinrichtung oder der Anzahl von Wiederholungen von einem Datenlöschen durch die Löscheinrichtung, dadurch gekennzeichnet, daß eine Veränderungseinrichtung (27, 28, 29) vorgesehen ist, die zwischen der Steuereinrichtung (24) und der Überprüfungseinrichtung (21) angeschlossen ist, um zwangsläufig das Überprüfungssignal, das von der Überprüfungseinrichtung ausgegeben wird, in einem Testmodus zu verändern.

2. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Veränderungseinrichtung eine Erzeugungseinrichtung (29) aufweist zum Erzeugen eines Veränderungssignals (FING, FVOK) um zwangsläufig das Überprüfungssignal (VFY) in Übereinstimmung mit einem externen Signal zu verändern, das in dem Testmode eingegeben wird.

3. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Veränderungseinrichtung mittels eines externen Veränderungssignals gesteuert wird, das in dem Testmodus zum zwangsläufigen Verändern des Überprüfungssignals (VFY) eingegeben wird.

4. Nichtflüchtiger Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Erzeugungseinrichtung (29) eine Erfassungseinrichtung (43) aufweist zum Erfassen eines externen Signals, das einen Testmodus angibt; eine Halteeinrichtung (42a, 42b, 42c, 42d) um ein externes Setzsignal zum Verändern des Überprüfungssignals zu halten, wenn die Erfassungseinrichtung den Testmodus erfaßt hat; und eine Signalerzeugungseinrichtung (44) zum Erzeugen eines Veränderungssignals (FVNG, FVOK)um zwangsläufig das Überprüfungssignal auf der Grundlage des externen Setzsignals zu verändern, das mittels der Halteeinrichtung gehalten wird.

5. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß ferner eine Auswahleinrichtung (28) vorgesehen ist, die mit der Steuereinrichtung (24) verbunden ist, wobei die Auswahleinrichtung in einem normalen Modus ein Taktsignal (CLK) auswählt, das von einem Oszillator (30) ausgegeben wird, und ein externes Taktsignal in dem Testmodus (EXCK) auswählt.

6. Nichtflüchtiger Halbleiterspeicher mit einer Automatikfunktion um automatisch ein Schreiben von Daten und ein Löschen auszuführen, und umfassend ein Speicherzellenarray (15), einen Adreßbus (ADB), einen Datenbus (DTB), eine Zeilenadreßdekodiereinrichtung (12), die mit dem Adreßbus verbunden ist zum Auswählen einer Zeile von Speicherzellen in dem Speicherzellenarray, eine Spaltenadreßdekodiereinrichtung (13), die mit dem Adreßbus und dem Datenbus verbunden ist, zum Auswählen einer Spalte von Speicherzellen in dem Speicherzellenarray auf der Grundlage einer Spaltenadresse in dem Adreßbus, um dadurch der ausgewählten Spalte Schreibdaten in dem Datenbus zuzuführen; einen Leseverstärker (16, 17), der mit der Spaltenadreßdekodiereinrichtung verbunden ist, um Daten, die von dem Speicherzellenarray gelesen werden, zu verstärken; einen ersten Ausgabesteuerabschnitt (18) zum Ausgeben der Daten, die von dem Speicherzellenarray gelesen werden, und mittels des Leseverstärkers verstärkt worden sind, zu dem Datenbus; eine Leistungsversorgungsschaltung (19) zum Zuführen einer Leistung zu der Zeilenadreßdekodiereinrichtung und der Spaltenadreßdekodiereinrichtung; einen Datenpuffer (20) zum temporären Speichern von Schreibdaten in dem Datenbus; eine Überprüfungsschaltung (21) zum Vergleichen der Schreibdaten, die temporär in dem Datenpuffer gespeichert sind, mit den Daten, die von dem Leseverstärker (16, 17) ausgegeben werden, und zum Ausgeben eines ersten Überprüfungssignals (VFY), wenn die Dateneinheiten zueinander identisch sind; eine Befehlsdekodiereinrichtung (22) zum Dekodieren eines Befehls, der ein Adreßsignal umfaßt, daß von einem Mikrocomputer (23) zu dem Adreßbus übertragen wird, und von Daten, die von dem Mikrocomputer zu dem Datenbus übertragen werden; einen Zähler (25) zum Zählen der Anzahl von Wiederversuchs-Wiederholungen, wenn das Überprüfungsergebnis nicht normal ist; ein Steuerabschnitt (24) zum Ausgeben eines Leistungssteuersignals (PC) zur Steuerung der Leistungsversorgungsschaltung (19) und zum Steuern des Zählers (25) und des zweiten Ausgabesteuerabschnitts (26) und zum Bewirken, daß der Speicher automatisch in einer vorbestimmten Programmsequenz betrieben wird; einen zweiten Ausgabesteuerabschnitt (26), der mit dem Datenbus und dem Steuerabschnitt (24) verbunden ist, zum Ausgeben eines Besetztsignals und eines Statussignals an den Datenbus; gekennzeichnet durch ferner umfassend: eine Auswahlschaltung (28) zum Auswählen eines Taktsignals (CLK), das von dem Oszillator (30) ausgegeben in einem normalen Modus wird, und zum Auswählen eines Taktsignals (EXCK) in einem Testmodus; eines Logikschaltung (27), die auf die zweiten und dritten Überprüfungssignale (FING, FVOK) anspricht, die von den Testmodussteuerabschnitt (29) übertragen werden, um zwangsläufig den Pegel des ersten Überprüfungssignals (VFY), das von der Überprüfungsschaltung (21) übertragen wird, auf ein vorbestimmten Pegel zu setzen; und einen Testmodussteuerabschnitt (29), der auf eine Vielzahl von externen Signalen (41) anspricht, zum Ausgeben eines zweiten Überprüfungssingals (FVOK), das angibt, daß das Überprüfungsergebnis normal ist, eines dritten Überprüfungssignals (FING), das angibt, daß das Überprüfungsergebnis nicht normal ist, und eines Auswahlsignals (EXCKE) zum Auswählen eines externen Taktsignals von einem Oszillatortakt zum Erzeugen eines Taktsignals.

wobei der Zähler (25) in dem normalen Modus die Anzahl von Wiederholungen von Wiederversuchen synchron mit dem Taktsignal (CLK) von dem Oszillator (30) auswählt, das mittels der Auswahlschaltung (28) ausgewählt worden ist, und in dem Testmodus das externe Taktsignal (EXCK) auswählt, das mittels der Auswahlschaltung (28) ausgewählt worden ist; und der zweite Ausgabesteuerabschnitt (26) in dem Testmodus das Besetztsignal und das Statussignal, das von dem Steuerabstand (24) übertragen wird, zu dem Datenbus (DTB) ausgibt.

7. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, gekennzeichnet durch ferner umfassend einen Quelldekodierer (14), der mit dem Adreßbus (ADB) verbunden ist, zum Auswählen einer Quelleitung in dem Speicherzellenarray (15), wobei der Quelldekodierer Leistung von der Leistungsversorgungsschaltung (19) empfängt.

8. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß der Testmodusspeicherabschnitt (29) eine Vielzahl von Verriegelungsschaltungen (42a, 42b, 42c, 42d) aufweist, um in dem Testmodus Setzsignale zu verriegeln, um die zweiten und dritten Überprüfungssignale (FVNG, FVOK) und das Auswahlsignal (EXCKE) zu setzen, eine Hochspannungserfassungsschaltung (43) zum Empfangen eines Testmodussignals mit einer Spannung die höher ist als die Leistungsversorgungsspannung, um zu bewirken, daß die Verriegelungsschaltungen die Setzsignale verriegeln, und einen Steuerabschnitt (44), der auf Signale anspricht, die von den Verriegelungsschaltungen ausgegeben werden, zum Erzeugen der zweiten und dritten Überprüfungssignale synchron mit dem externen Taktsignal (EXCK).

9. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß der Zähler (25) eine Zählung synchron mit dem externen Taktsignal (EXCK) ausführt, und mittels einer Ausgabe von dem Steuerabschnitt (24) gesteuert wird.

10. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, dab der Zähler eine Vielzahl von Flip-Flop-Schaltungen umfaßt, die miteinander in Reihe verbunden sind, und ein Hochzählsignal (CUP) empfangen, und eine ODER-Schaltung zum Empfangen von Ausgaben von ausgewählten Flip-Flop-Schaltungen.

11. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß der Steuerabschnitt (24) eine Vielzahl von UND-Schaltungen (24b, 24d) umfaßt, die jeweils einen Eingabeanschluß zum Empfangen eines Ausgabesignals von der Logikschaltung (27) umfassen, und den anderen Eingabeanschluß zum Empfangen des Zählwertes des Zählers (25), eine Vielzahl von Steuerschaltungen (24a, 24c), um jeweils Ausgaben von den UND-Schaltung zu empfangen, und eine ODER-Schaltung zum Empfangen von Ausgaben von den Steuerschaltung und zum Ausgeben des Statussignals, das die Beendigung eines normalen Schreibens angibt.

12. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß die Logikschaltung (27) eine UND-Schaltung (27a) umfaßt, die einen Eingabeanschluß zum Empfangen des ersten Überprüfungssignals (VFY) umfaßt, das von der Überprüfungsschaltung (21) ausgegeben wird, und den anderen Eingabeanschluß zum Empfangen des dritten Überprüfungssignals (FVNG), das von dem Testmodussteuerabschnitt (29) ausgegeben wird; und eine ODER-Schaltung (27b), die einen Eingabeanschluß zum Empfangen eines Ausgabesignals von der UND-Schaltung aufweist, wobei der andere Eingabeanschluß zum Empfangen des zweiten Überprüfungssignals (FVOK) ist, das von dem Testmodussteuerabschnitt ausgegeben wird, und einen Ausgabeanschluß zum Übertragen eines Ausgabesignals zu dem Steuerabschnitt (24).

13. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß die Auswahlschaltung (28) einen ersten Puffer (28a) umfaßt, dem ein Taktsignal (CLK) von dem Oszillator (30) zugeführt wird, und mittels eines invertierten Signals eines Auswahlsignals (EXCKE) zum Auswählen des externen Taktsignals (EXCK) gesteuert wird, das über den Testmodussteuerabschnitt (29) übertragen wird; und einen zweiten Puffer (28b), dem das externe Taktsignal (EXCK) zugeführt wird, und mittels des Auswahlsignals (EXCKE) gesteuert wird.

14. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß der erste Ausgabesteuerabschnitt (18) einen ersten Puffer umfaßt, der mittels eines invertierten Signals eines Testsignals (TST) gesteuert wird, das von dem Steuerabschnitt (24) ausgegeben wird, und der zweite Steuerabschnitt (26) einen zweiten Puffer umfaßt, der mittels des Signals (TST) gesteuert wird, das von dem Steuerabschnitt (24) ausgegeben wird.

15. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß die Leistungsversorgungsschaltung (19) jeweils eine Vielzahl von höheren Spannungen und eine Vielzahl von niedrigeren Spannungen als die Leistungsversorgungsspannung während eines Programmierens und Löschen von Daten erzeugt.