DE69615568T2

DE69615568T2 - Verfahren und vorrichtung zur verifikation einer speicherzelle von einer nichtflüssigen speicherschaltung

Info

Publication number: DE69615568T2
Application number: DE69615568T
Authority: DE
Inventors: S. Briner; F. Roohparvar
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1995-07-26
Filing date: 1996-07-03
Publication date: 2002-06-06
Anticipated expiration: 2016-07-04
Also published as: US5677879A; DE69615568D1; JPH10510655A; ATE206243T1; EP0842516A1; WO1997005626A1; US5568426A; JP3648534B2; KR19990035915A; EP0842516B1; AU6453796A; EP0842516A4; KR100273179B1

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft integrierte nichtflüchtige Speicherschaltungen (vorzugsweise integrierte Flash-Speicherschaltungen), die eine Prüfungsoperation durchzuführen, um den Zustand ausgewählter Speicherzellen während jeder einer oder mehrerer Stufen einer Speicherlösch- oder Programmierungsoperation zu prüfen, und Verfahren zum Durchführen einer solchen Prüfungsoperation. Die nichtflüchtige Speicherschaltung der Erfindung weist eine Logikeinrichtung auf, um nur als Reaktion auf eine ununterbrochene Gültigkeit eines Prüfungssignals während einer Abtastperiode ausreichender Dauer Daten einer erfolgreichen Prüfung auszugeben, wodurch eine falsche Ausgabe von Daten einer erfolgreichen Prüfung vermieden wird.

2. Beschreibung der verwandten Technik

Durch die Beschreibung hindurch, einschließlich in den Ansprüchen, wird der Ausdruck "verbunden" (im Kontext einer elektronischen Komponente, die mit einer anderen elektronischen Komponente "verbunden" ist) in einem weitem Sinne verwendet, um zu kennzeichnen, daß die Komponenten elektrisch oder elektromagnetisch unter diesen Umständen mit ausreichender Stärke gekoppelt sind. Er wird nicht in einem engen Sinne verwendet, der es erfordert, daß ein elektrisch leitendes Element physikalisch zwischen den beiden Komponenten verbunden ist.
Nichtflüchtige Speicherchips (integrierte Schaltungen) werden zunehmend kommerziell wichtig. Ein typischer nichtflüchtiger Speicherchip weist ein Feld nichtflüchtiger Speicherzellen auf, wobei jede Zelle einen Transistor mit einem schwebenden Gate-Anschluß aufweist, der zu einer teilpermanenten Ladungsspeicherung fähig ist. Der durch jede Zelle aufgenommene Strom hängt von der Ladungsmenge ab, die an dem entsprechenden schwebenden Gate-Anschluß gespeichert ist. Folglich bestimmt die an jedem schwebenden Gate-Anschluß gespeicherte Ladung einen Datenwert, der "teilpermanent" in der entsprechenden Zelle gespeichert ist.
Ein besonders nützlicher Typ eines nichtflüchtigen Speicherchips weist ein Feld Flash-Speicherzellen auf, wobei jede Zelle eine Flash-Speichervorrichtung (einen Transistor) aufweist. Die an dem schwebenden Gate-Anschluß jeder Flash-Speichervorrichtung gespeicherte Ladung (und folglich der durch jede Zelle gespeicherte Datenwert) ist durch eine geeignete Änderung der Spannung löschbar, die an den Gate-Anschluß-Anschluß und den Source-Anschluß (in einer wohlbekannten Weise) angelegt werden.
Fig. 1 ist ein vereinfachtes Blockdiagramm eines herkömmlichen nichtflüchtigen Speicherchips. Die integrierte Schaltung 3 der Fig. 1 weist mindestens eine I/O-PAD-Einrichtung 30 (zum Ausgeben von Ausgangsdaten an eine äußere Vorrichtung oder Empfangen von Eingangsdaten von einer äußere Vorrichtung), Eingangs-/Ausgangspufferschaltung 10 für die I/O-PAD-Einrichtung 30, Adreßpuffer A0 bis Ap zum Empfangen von Speicheradreßbits von einer äußeren Vorrichtung, eine Reihen-Decoderschaltung (X- Adreßdecoder) 12, Spalten-Multiplexerschaltung (Y-Multiplexer) 14 und ein Speicherfeld 16 (das Spalten nichtflüchtiger Speicherzellen, wie Spalte 16A) aufweist. Jeder der Adreßpuffer A0 bis Ap weist eine Adreßbit-PAD-Einrichtung zum Empfangen (von einer äußeren Vorrichtung) eines anderen der Adreßbitsignale X0 bis Xn und Y0 bis Ym auf.
I/O-Pufferschaltung 10 weist einen "Schreib"-Zweig und einen "Lese"-Zweig auf. Der Schreibzweig weist einen Eingangspuffer 18 auf. Der Lesezweig weist einen Leseverstärker 19 und Ausgangspuffer 20. Der Chip 3 führt eine Schreiboperation aus, indem er (in ein Speicherfeld 16 zu schreibende) Daten von einer äußeren Vorrichtung an der I/O-PAD-Einrichtung 30 empfängt, die Daten im Schreibzweig puffert und dann die Daten in die geeignet Speicherzelle schreibt. Der Chip 3 auch gesteuert werden, eine Leseoperation auszuführen, in der er Daten (die aus dem Feld 16 gelesen worden sind) im Lesezweig verstärkt und puffert, und dann diese Daten an die I/O-PAD-Einrichtung 30 ausgibt.
Obwohl nur eine I/O-PAD-Einrichtung (PAD-Einrichtung 30) in Fig. 1 gezeigt wird, weisen typische Implementierungen der Schaltung der Fig. 1 mehrere I/O-PAD-Einrichtungen auf, und jede I/O-PAD-Einrichtung wird durch eine I/O-Pufferschaltung gepuffert, die ähnlich zu oder identisch mit der Schaltung 10 ist. Zum Beispiel weist eine Implementierung der Schaltung der Fig. 1 acht I/O-PAD-Einrichtungen, acht zur Schaltung 10 identische Pufferschaltungen, eine Leitung, die zwischen dem Ausgang des Ausgangspuffers 20 jeder Pufferschaltung und eine der I/O-PAD-Einrichtungen geschaltet ist (so daß acht Datebits parallel aus den Puffern 20 in die PAD-Einrichtungen eingelesen werden können), und eine Leitung auf, die zwischen dem Eingang des Eingangspuffer 18 jeder Pufferschaltung und eine der I/O- PAD-Einrichtungen geschaltet ist (so daß acht Datenbits parallel von den PAD-Einrichtungen in die Puffer 18 geschrieben werden können). Jede I/O-PAD-Einrichtung (einschließlich der I/O- PAD-Einrichtung 30) weist typischerweise eine hohe Impedanz auf, wenn der Ausgangspuffer nicht freigegeben ist.
Jede der Zellen (Speicherstellen) der Speicherfeldschaltung 16 ist durch einen Reihenindex (einen durch die Decoderschaltung 12 bestimmten "X"-Index) und einen Spaltenindex (einen durch die Decoderschaltung 14 bestimmten "Y"-Index) indiziert. Fig. 2 ist eine vereinfachte Prinzipskizze von zwei Spalten von Zellen eines Speicherfeldes 16 (wobei eine Spalte, z. B. die Spalte auf der rechten Seite der Spalte 16A der Fig. 1 entspricht). Die Spalte auf der linken Seite der Fig. 2 weist "n" Speicherzellen auf, wobei jede Zelle durch einen der N- Kanal-Transistoren mit schwebendem Gate-Anschluß N1, N3, ..., Nn implementiert ist. Der Drain-Anschluß jedes Transistors N1- Nn ist mit einer Bitleitung 13 verbunden, und der Gate-Anschluß von jedem ist mit einer anderen Wortleitung (einer anderen der Wortleitung 0 bis Wortleitung n) verbunden. Der Spalte auf der rechten Seite der Fig. 2 weist ebenfalls "n" Speicherzellen auf, wobei jede Zelle durch einen der N-Kanal-Transistoren mit schwebendem Gate-Anschluß N2, N4, ..., Nm implementiert ist. Der Drain-Anschluß jedes Transistors N2-Nm ist mit einer Bitleitung 15 verbunden, und der Gate-Anschluß von jedem ist mit einer anderen Wortleitung (einer anderen der Wortleitung 0 bis Wortleitung n) verbunden. Der Source-Anschluß jedes Transistors N1, N3, ..., Nn, und N2, N4, ..., Nm wird auf einem Source- Potential gehalten (das während einer Lese- oder Programmierungsoperation für den Chip üblicherweise Massepotential ist).
In dem Fall, daß jeder Speicherzelle eine nichtflüchtige Speicherzelle ist, weist jeder der Transistoren N1, N3, ..., Nn, und N2, N4, ..., Nm einen schwebenden Gate-Anschluß auf, der zur teilpermanenten Ladungsspeicherung fähig ist. Der durch jede Zelle (d. h. durch jede der Transistoren N1, N3, ..., Nn, und N2, N4, ..., Nm) aufgenommene Strom hängt von der Ladungsmenge ab, die am entsprechenden schwebenden Gate-Anschluß gespeichert ist. Folglich bestimmt die an jedem schwebenden Gate- Anschluß gespeicherte Ladung einen Datenwert, der "teilpermanent" in der entsprechenden Zelle gespeichert ist. In Fällen, in denen jeder der Transistoren N1, N3, ..., Nn, N2, N4, ..., und Nm eine Flash-Speichervorrichtung ist (wie in Fig. 2 durch das Symbol angezeigt, das eingesetzt wird, um jeden der Transistoren N1, N3, ..., Nn, N2, N4, ... und Nm zu bezeichnen), ist die Ladung, die am schwebenden Gate-Anschluß von jedem gespeichert ist, löschbar (und ist folglich der durch jede Zelle gespeicherte Datenwert löschbar) indem die an den Gate-Anschluß und den Source-Anschluß angelegte Spannung (in einer wohlbekannten Weise) geeignet geändert wird.
Als Reaktion auf die Adreßbits Y0-Ym bestimmt die Schaltung 14 (der Fig. 1) eine Spaltenadresse, die eine der Spalten von Speicherzellen des Feldes 16 aufwählt (die Bitleitung der ausgewählten Spalte mit dem Knoten 1 der Fig. 1 verbindet), und als Reaktion auf Adreßbits X0-Xn bestimmt die Schaltung 12 (der Fig. 1) eine Reihenadresse, die eine Zelle in der ausgewählten Spalte auswählt. Betrachten wir ein Beispiel, in dem die Spaltenadresse die Spalte auf der rechten Seite der Fig. 2 auswählt (die Spalte, die die Bitleitung 15 aufweist) und die Reihenadresse wählt die Zelle aus, die mit der Wortleitung 0 (der Zelle, die den Transistor N2 aufweist) verbunden ist. Um den in der ausgewählten Zelle gespeicherten Datenwert zu lesen, wird ein Signal (ein Stromsignal), das für einen solchen Wert kennzeichnend ist, vom Drain-Anschluß der Zelle (in dem Beispiel dem Drain-Anschluß des Transistors N2), durch die Bitleitung 15 und die Schaltung 14 an den Knoten 1 der Fig. 1 geliefert. Um einen Datenwert in die ausgewählte Zelle zu schreiben, wird ein Signal, das für einen solchen Wert kennzeichnend ist, an den Gate-Anschluß und den Drain-Anschluß der Zelle (in dem Beispiel den Gate-Anschluß und den Drain-Anschluß des Transistors N2) geliefert.
Insbesondere führt die Schaltung der Fig. 1 eine Schreiboperation wie folgt aus. Jeder der Adreßpuffer A0 bis An gibt eines der Bits X0-Xn an die Decoderschaltung 12 aus, und jeder der Adreßpuffer An+1 bis Ap gibt eines der Bits Y0-Ym an die Multiplexerschaltung 14 aus. Als Reaktion auf diese Adreßbits bestimmt die Schaltung 14 eine Spaltenadresse (die eine der Spalten der Speicherzellen des Feldes 16, wie die Spalte 16A auswählt), und die Schaltung 12 bestimmt eine Reihenadresse (die eine Zelle in der ausgewählten Spalte auswählt). Als Reaktion auf einen Schreibbefehl (der von einer Steuereinheit 29 oder einem anderen, später zu beschreibenden Schaltungskomplex zugeführt wird), wird ein (für Daten kennzeichnendes) Signal, das am Ausgang des Eingangspuffer 18 vorhanden ist, durch die Schaltung 14 an die Zelle des Feldes 16, die durch die Reihen- und Spaltenadresse bestimmt wird (z. B. an den Drain-Anschluß einer solchen Zelle) ausgegeben. Während einer Schreiboperation kann der Ausgangspuffer 20 gesperrt sein. Typischwerweise ist ein (nicht gezeigter) Datenzwischenspeicher zwischen dem Eingangspuffer 18 und der I/O-PAD-Einrichtung 30 zur Speicherung von Daten vorgesehen, (die in eine Speicherzelle geschrieben werden sollen) die von einer I/O-PAD-Einrichtung 30 empfangen werden. Wenn die zwischengespeicherten Daten zum Eingangspuffer 18 geschickt werden, erzeugt der Eingangspuffer 18 eine Spannung am Knoten 1, die an die ausgewählte Speicherzelle angelegt wird. Der Eingangspuffer 18 ist typischerweise als ein tristabiler Treiber implementiert, der einen Ausgang aufweist, der während einer Leseoperation in einen hochohmigen Zustand versetzt (und folglich gesperrt) werden kann. In einigen Implementierungen sind die Funktionen des Zwischenspeichers und Eingangspuffers 18 in einer einzigen Vorrichtung kombiniert.
Die Schaltung der Fig. 1 führt eine Leseoperation wie folgt aus. Jeder der Adreßpuffer A0 bis An gibt eines des Bits X0-Xn an die Adreßdecoderschaltung 12 aus, und jeder der Adreßpuffer An+1 bis Ap gibt eines der Bits Y0-Ym an die Adreßdecoderschaltung 14 aus. Als Reaktion auf diese Adreßbits gibt die Schaltung 14 eine Spaltenadresse an das Speicherfeld 16 aus (das eine der Spalten von Speicherzellen, wie die Spalte 16A) auswählt, und die Schaltung 12 gibt eine Reihenadresse an das Speicherfeld 16 aus (das eine Zelle in der ausgewählten Spalte auswählt). Als Reaktion auf einen Lesebefahl (der von der Steuereinheit 29 oder von einem unten zu beschreibenden Schaltungskomplex zugeführt wird), wird ein Stromsignal, das für einen Datenwert kennzeichnend ist, der in der Zelle des Feldes 16 gespeichert ist (ein "Datensignal"), die durch die Reihen- und Spaltenadresse bestimmt wird, vom Drain-Anschluß der ausgewählten Zelle durch die Bitleitung der ausgewählten Zelle und dann durch die Schaltung 14 an den Leseverstärker 19 geliefert. Dieses Datensignal wird in einem Verstärker 19 (in einer unten zu beschreibenden Weise) verarbeitet, und die Ausgabe des Verstärkers 19 wird im Ausgangspuffer 20 gepuffert und schließlich an die I/O-PAD-Einrichtung 30 ausgegeben.
Wenn eine ausgewählte Zelle des Feldes 16 gelesen wird, wird, wenn sich die Zelle in einem gelöschten Zustand befindet, die Zelle einen ersten Strom leiten, der im Leseverstärker 19 in eine erste Spannung umgewandelt wird. Wenn sich die Zelle in einem programmierten Zustand befindet, wird sie einen zweiten Strom leiten, der im Leseverstärker 19 in eine zweite Spannung umgewandelt wird. Der Leseverstärker 19 bestimmt den Zustand der Zelle (d. h. ob sie programmiert oder gelöscht ist entsprechend jeweils einem Binärwert von 1 oder 0), indem er die Spannung, die für den Zellenzustand kennzeichnend ist, mit einer Bezugsspannung vergleicht. Das Ergebnis dieses Vergleichs ist eine Ausgabe, die entweder ein Hochpegelzustand oder Tiefpegelzustand ist (entsprechend einem digitalen Wert von eins oder null), die der Leseverstärker 19 an den Ausgangspuffer 20 schickt, der wiederum ein entsprechendes Datensignal an die I/O-PAD-Einrichtung 30 ausgibt (von wo aus es durch eine äußere Vorrichtung zugegriffen werden kann.
Der nichtflüchtige Speicherchip 3 der Fig. 1 kann auch eine Löschoperation ausführen, in der alle oder ausgewählte der Zellen des Speicherfeldes 16 als Reaktion auf eine Abfolge von einem oder mehreren Befehlen gelöscht werden (z. B. einem "Löscheinstellungs"-Befehl, dem ein "Löschbestätigungs"-Befehl folgt), indem eine Ladungsmenge entladen wird, die an einem schwebenden Gate-Anschluß jeder Zelle gespeichert ist. Typischerweise werden während einer Löschoperation alle Zellen des Feldes 16 oder große Blöcke solcher Zellen zur selben oder im wesentlichen zur selben Zeit gelöscht. Jede Löschoperation weist eine Abfolge von Schritten auf, die "Prüfungs"-Schritte zum Prüfen umfassen, daß die Zellen gewünschte Schwellenspannungen an jeder einer oder mehreren Stufen der Löschoperation aufweist. Ein Prüfungsschritt wird typischerweise auch während einer Zellenprogrammierungsoperation durchgeführt (in der Zelle programmiert wird, so daß sie eine Schwellenspannung aufzuweist, die sich von der Schwellenspannung einer gelöschten Zelle unterscheidet), um festzustellen, ob die Zelle programmiert worden ist, daß sie die gewünschte Schwellenspannung aufweist.
Wenn insbesondere die Zellen der Speicherfeld 16 der Fig. 1 gelöscht werden sollen, werden ein "Löscheinstellungs"-Befehl und dann ein "Löschbestätigungs"-Befehl von einer äußeren Vorrichtung an die I/O-PAD-Einrichtung 30 gesendet. Wo jeder solcher Befehl parallele Bits aufweist, werden die unterschiedlichen Bits parallel an die I/O-PAD-Einrichtung 30 und an zusätzliche I/O-PAD-Einrichtungen geschickt, die identisch mit der der I/O-PAD-Einrichtung 30 sind. Der Befehl wird von der I/O- PAD-Einrichtung 30 (oder von der I/O-PAD-Einrichtung 30 und zusätzlichen I/O-PAD-Einrichtungen) an den Eingangspuffer 18 (oder den Eingangspuffer 18 und Eingangspuffer, die mit den anderen I/O-PAD-Einrichtungen verbunden sind), und dann an die Steuereinheit 29 geschickt. Die Steuereinheit 29, die typischerweise eine Befehlsausführungslogik und eine Zustandsmaschine aufweist, verarbeitet jeden Befehl, um Befehlsdaten zu erzeugen, und liefert die Befehlsdaten an die Schaltung 14 und den Leseverstärker 19 (und an andere Komponenten des Speicherchips 3 der Fig. 1) um den Chip 3 zu veranlassen, eine Abfolge von Schritten auszuführen, die zum Löschen der angegebenen Zellen des Feldes 16 erforderlich ist. Diese Schritte umfassen Prüfungsschritte (z. B. den Prüfungsschritt, der unten unter Bezugnahme auf Fig. 7 erläutert wird) zum Prüfen, daß die Zellen bei jeder von einer oder mehreren Stufen der Löschoperation erwünschte Schwellenspannungen aufweisen.
Während jedes Prüfungsschrittes, werden Prüfungsdaten (die in Fig. 1 als "ROHPRÜFUNG OK" bezeichnet werden) (als Reaktion auf die Ausgabe des Leseverstärkers 19) vom UND-Glied 22 ausgegeben. Dieses Prüfungsdaten können zur Steuereinheit 29 zurückgeführt werden. Typischerweise fragt eine äußere Vorrichtung Ausgangs-PAD-Einrichtungen des Chips 3 ab, um festzustellen, ob die Löschoperation vollendet worden ist und ob die Löschoperation erfolgreich war.
Als nächstes wird eine herkömmliche Speicherlöschoperation unter Bezugnahme auf Fig. 3 detaillierter beschrieben. Fig. 3 ist ein Blockdiagramm eines herkömmlichen Flash-Speichersystems 103, das eine Variation des Speicherchips 3 der Fig. 1 ist, das im wesentlichen die ganz gleichen Funktionen ausführt, wie es Chip 3 tut. Die Komponenten des Flash-Speichersystems 103, die den Komponenten des Speicherchips 3 der Fig. 1 entsprechen, werden durch dieselben Bezugsziffern wie in Fig. 1 bezeichnet. Das Speicherfeld 16 des Systems 103 besteht aus Flash-Speicherzellen, die in Reihen und Spalten angeordnet sind, wobei es insgesamt 256K von Acht-Bit-Wörtern im Feld gibt. Die (nicht dargestellten) einzelnen Zellen werden durch achtzehn Adreßbits (A0-A17) adressiert, wobei neun Bits durch eine X-Decoderschaltung 12 verwendet werden, um die Reihe des Feldes 16 zu adressieren, in der sich die Zielzelle befindet, und die restlichen neun Bits durch die Y-Decoderschaltung 14A (des Y-Multiplexers 14) verwendet werden, um die geeignete Spalte des Feldes 16 auszuwählen.
Eine interne Zustandsmaschine 120 des Speicherssystem 103 steuert die genauen Operationen des Systems 103, wie die verschiedenen einzelnen Schritte, die notwendig sind, um die Programmierung, die Lese- und Löschoperationen auszuführen. Die Zustandsmaschine 120 dient folglich dazu, den durch den (nicht dargestellten) äußeren Prozessor benötigten Zusatz zu reduzieren, der typischerweise in Verbindung mit dem System 103 verwendet wird.
Wenn das Speicherfeld 16 gelöscht werden soll (typischerweise werden alle oder große Blöcke von Zellen gleichzeitig gelöscht), muß der Prozessor bewirken, das der Ausgabefreigabe- -Stift inaktiv (auf einem Hochpegelzustand) ist, und die Chipfreigabe- und Schreibfreigabe- -Stifte aktiv (auf einem Tiefpegelzustand) sind. Der Prozessor kann dann einen 8-Bit- Befehl 20H (0010 0000) an die Daten-I/O-Stifte DQ0-DQ7 ausgeben, der typischerweise als ein Löscheinstellungsbefehl bezeichnet wird (einer der I/O-Stifte DQ0-DQ7 entspricht der I/O-PAD-Einrichtung 30 der Fig. 1). Dem folgt eine Ausgabe eines zweiten Acht-Bit-Befehls D0H (1101 0000), der typischerweise als ein Löschbestätigungsbefehl bezeichnet wird. Es werden zwei getrennte Befehle verwendet, um die Möglichkeit einer unabsichtlichen Löschoperation zu minimieren.
Die Befehle werden an den Dateneingangspuffer 122 übertragen (der Eingangspuffer 18 der Fig. 1 entspricht einer Komponente des Puffers 122, die ein Bit jedes Befehls empfängt), und die Befehle werden dann an die Befehlsausführungslogikeinheit 124 übertragen. Die Logikeinheit 124 befiehlt dann der Zustandsmaschine 120, alle der zahlreichen und wohlbekannten Schritte zum Löschen des Feldes 16 durchzuführen. Sobald die Löschabfolge vollendet ist, aktualisiert die Zustandsmaschine 120 ein 8-Bit-Zustandsregister 126, dessen Inhalte zum Datenausgangspuffer 128 übertragen werden, der mit den Daten-I/O- Stiften DQ0 DQ7 des Speichersystems verbunden ist (der Ausgangspuffer 18 der Fig. 1 entspricht einer Komponente des Puffers 128, der ein Bit vom Register 126 empfängt). Der Prozessor wird periodisch die Daten-I/O-Stifte abfragen, um die Inhalte des Zustandsregisters 126 zu lesen, um festzustellen, ob die Löschabfolge vollendet worden ist und ob sie erfolgreich vollendet worden ist.
Die Fig. 4A und 4B sind ein Ablaufplan, der eine typische Löschabfolge zeigt, wie sie durch die Zustandsmaschine 120 ausgeführt wird. Es sollte beachtet werden, daß während jeder Löschoperation es die Möglichkeit gibt, daß eine oder mehrere Zellen des Feldes 16 etwas werden, was als "überlöscht" bezeichnet wird. Die Aufgabe der Löschabfolge ist es, alle Zellen des Feldes 16 zu löschen, so daß die Schwellenspannungen alle in einem angegebenen Spannungsbereich liegen. Dieser Bereich ist typischerweise ein kleiner positiver Spannungsbereich, wie +1,5 bis +3,0 Volt. Wenn die gelöschten Zellen in diesen Bereich fallen, wird die zu lesende Zelle (die "ausgewählte" oder "Ziel"-) Zelle bei einer Leseoperation einen Zellenstrom erzeugen. Das Vorhandensein eines Zellenstromflusses zeigt an, daß sich die Zelle eher in einem gelöschten Zustand (logische "1"). als in einem programmierten Zustand (logische "0") befindet. Ein Zellenstrom wird in einer gelöschten Zelle erzeugt, da die an das Steuertor der Zelle angelegte Spannung durch die Wortleitung vom Feld, die mit dem X-Decoder 12 verbunden ist, die Schwellenspannung der gelöschten Zelle um einen wesentlichen Betrag überschreiten wird. Zusätzlich wird verhindert, daß Zellen, die nicht gelesen werden (Zellen, "deren Auswahl aufgehoben ist") einen Zellenstrom erzeugen, selbst wenn solche Zellen auf einen niedrigen Schwellenspannungszustand gelöscht sind. Beispielsweise teilen sich Zellen, die in derselben Reihe wie die ausgewählte Zelle angeordnet sind, per definition dieselbe Wortleitung wie die ausgewählte Zelle. Jedoch werden die Drain- Anschlüsse der Zellen, deren Auswahl aufgehoben ist, schwebend sein, wodurch verhindert wird, daß ein Zellenstrom erzeugt wird. Zellen, deren Auswahl aufgehoben ist, in derselben Spalte werden keinen Zellenstrom leiten, da die Wortleitungen solcher Zellen, deren Auswahl aufgehoben ist, typischerweise geerdet sind. Folglich wird die Gate-Source-Spannung dieser Zellen nicht ausreichen, um diese Zellen, deren Auswahl aufgehoben ist, einzuschalten, selbst wenn sie sich in einem gelöschten Zustand befinden.
Sobald ein Feld 16 gelöscht worden ist, wird die überwiegende Mehrzahl seiner Zellen eine richtige gelöschte Schwellenspannung aufweist. Jedoch ist es möglich, daß einige wenige (oder sogar eine) der Zellen anders auf die Löschabfolge reagiert haben wird, und eine solche Zelle(n) sind übergelöscht worden. Wenn eine Zelle übergelöscht worden ist, wird die Nettoladung am schwebenden Gate-Anschluß positiv sein. Das Ergebnis wird sein, daß die Schwellenspannung in einem gewissen Ausmaß negativ sein wird. Wenn folglich die Wortleitung, die mit einer solchen überlöschten Zelle verbunden ist, deren Auswahl aufgehoben ist, geerdet wird, wird die Zelle, deren Auswahl aufgehoben ist, nichtsdestoweniger Strom leiten. Dieser Strom wird das Lesen der ausgewählt Zelle stören, wodurch eine richtige Speicheroperation verhindert wird. Eine Hauptaufgabe der Löschabfolge der Fig. 4A und 4B ist es, zu verhindern, daß eine Überlöschungsbedingung auftritt.
Unter erneuter Bezugnahme auf den Ablaufplan der Fig. 4A und 4B, wird die Löschabfolge durch die Ausgabe (Schritt 28) der beiden oben erwähnten Löschbefehle. sobald die Befehle durch die (in Fig. 3 gezeigte) Befehlsausführungslogik 124 empfangen worden sind, wird die Zustandsmaschine 120 zuerst bewirken, daß alle Zellen des Feldes 16 programmiert werden. Dies geschieht so, daß alle Zellen sich im wesentlichen in demselben Zustand befinden, wenn sie aufeinanderfolgend gelöscht werden. Dies reduziert die Wahrscheinlichkeit, daß eine oder mehrere der Zellen überlöscht werden, da alle der Zellen eine erhöhte Neigung aufweisen werden, auf die Nachfolgende Löschabfolge in derselben Weise zu reagieren. Dann wird, wie durch Block 30 angezeigt, ein Adreßzähler (Komponente 118 der Fig. 3) auf die erste Adresse des Speichers initialisiert. Als nächstes werden, wie durch Block 32 angezeigt, die zur Programmierung verwendeten Spannungen auf einen richtigen Pegel eingestellt (einschließlich durch Liefern einer hohen Spannung Vpp, von z. B. gleich +12 Volt, vom Vpp-Schalter 121 der Fig. 3 an das Zustandsregister 126, X- und Y-Decoder 12 und 14A und andere Komponenten der Fig. 3).
Sobald die Spannungen eingestellt sind, wird ein (nicht dargestellter) interner Programmimpulszähler initialisiert, wie durch Block 34 der Fig. 4A gezeigt. Dieser Zähler wird die Anzahl der Programmierungsimpulse verfolgen, die an die Zellen des Wortes (Bytes) angelegt worden sind, das programmiert wird. Danach wird ein Programmierungsimpuls an die Zellen des Wortes angelegt, daß an der ersten Adresse des Speichers angeordnet ist, wie durch Block 36 angezeigt. Der Impulszähler wird dann erhöht (Block 38), und es wird eine Feststellung getroffen, die betrifft, ob eine vorbestimmte maximale Anzahl von Impulsen an die Zellen (Block 40) angelegt worden sind. Wenn dies der Fall ist, werden die Zellen gelesen, um festzustellen, ob die Zellen tatsächlich programmiert worden sind (Prüfungsoperation 42). Dies wird unter Verwendung von Leseverstärkern und der zugehörigen Komponenten erreicht, die durch Block 100 der Fig. 3 dargestellt werden.
Wenn die Zellen an diesem Punkt noch nicht programmiert sind, dann ist ein Fehler aufgetreten, da die maximale Anzahl von Programmierungsimpulsen überschritten worden ist. Abhängig von dem besonderen Speicher wird die Abfolge beendet oder es wird eine Aufzeichnung des fehlgeschlagenen Wortes gemacht und die Abfolge fortgesetzt. Diese Information wird dann in das Zustandregister 126 (Fig. 3) übertragen, so daß sie durch den Prozessor gelesen werden kann. Eine mögliche Ursache eines solchen Fehlers ist es, daß die Speicherlebensdauer überschritten sein kann. Mit anderen Worten ist der Speicher zu viele Male zyklisch durchlaufen worden ist.
Unter der Voraussetzung, daß der maximale Zählwert noch nicht erreicht worden ist, wird das Byte geprüft, wie durch die Operation 44 angezeigt. Wenn das Byte nicht programmiert worden ist, wird ein weiterer Programmierungsimpuls angelegt (Block 36) und der Zähler wird erhöht (Block 38). Unter der Voraussetzung, daß der maximale Zählwert immer noch nicht überschritten worden ist, wird das Byte erneut geprüft (Operation 44). Diese Abfolge wird weitergehen, bis das Byte schließlich die Prüfung besteht oder bis sich der Impulszähler auf dem Maximum befindet.
Unter der Voraussetzung, daß das erste Byte schließlich erfolgreich programmiert ist, wird eine Feststellung getroffen, die betrifft, ob die letzte Adresse des Feld 16 programmiert worden ist (Schritt 46). Wenn das nicht der Fall ist, wird der Adreßzähler 118 (der Fig. 3) auf die zweite Adresse (Block 48) erhöht und der interne Impulszähler rückgesetzt (Block 34). Ein erster Programmierungsimpuls wird an das Byte der zweiten Adresse (Block 36) angelegt, und die Abfolge wird wiederholt. Dieser Prozeß wird weitergehen, bis alle Zellen des Feldes 16 entweder programmiert worden sind oder bis eine Feststellung getroffen wird, daß es einen Programmierungsfehler gibt.
Unter der Voraussetzung, daß alle Zellen erfolgreich programmiert und geprüft worden sind, wird die Zustandsmaschine 120 die Löschabfolge fortsetzen, indem sie die geeigneten Spannungen, die zur Löschung, einschließlich der Initialisierung des Adreßzählers 118 (Block 49 der Fig. 4B) verwendet werden, und der Einstellung der geeigneten Spannungen zur Löschung, einschließlich der Spannung Vpp (Block 50) einstellt.
Danach wird ein interner Löschimpulszähler rückgesetzt (Block 52) und eine einzelner Löschimpuls wird an alle Zellen des Feldes 16 (oder an den Block des Feldes, das im Fall gelöscht wird, daß die Fähigkeit vorgesehen ist) angelegt. Die Zellen des Feldes 16 werden dann sequentiell gelesen (Löschprüfungsschritt 58), um festzustellen, ob alle Zellen erfolgreich gelöscht worden sind. Vor Schritt 58 werden die zur Löschprüfung notwendigen Bedingungen, namentlich jene zum Zellenlesen, eingestellt (Block 56) und die erste Zelle des Feldes 16 wird gelesen.
Ein einzelner Löschimpuls ist fast nie ausreichend, um eine Löschung durchzuführen, so der Test (Schritt 58) fast immer fehlschlagen wird. Der Zustand des Löschimpulszählers wird dann untersucht (Schritt 60), und es wird eine Feststellung getroffen, daß der maximale Zählweist nicht überschritten worden ist. Folglich wird ein zweiter Löschimpuls an das gesamte Feld 16 angelegt (Schritt 54) und das erste Byte wird erneut getestet (Schritt 58).
Sobald das Byte eine ausreichende Anzahl von Löschimpulsen empfangen hat und die Prüfung (Schritt 58) bestanden hat, wird die Adresse erhöht (Schritt 64) und das zweite Byte wird getestet (Schritte 56 und 58), um festzustellen, ob das zweite Byte erfolgreich gelöscht worden ist. Da die Zellen nicht immer einheitlich sind, ist es möglich, daß das zweite Byte nicht gelöscht worden ist, selbst wenn es dieselbe Anzahl von Löschimpulsen empfangen hat, wie durch das erste Byte empfangen worden sind. In diesem Fall wird ein weiterer Löschimpuls an das gesamte Feld 16 angelegt, und das zweite Byte wird erneut auf eine richtige Löschung untersucht. Man beachte, daß die Adresse an diesem Punkt nicht rückgesetzt wird, da es nicht notwendig ist, jene Bytes rückzusetzen, die schon gelöscht worden sind. Jedoch gibt es eine Möglichkeit, daß diese früher gelöschten Bytes übergelöscht werden, wie erläutert werden wird.
Sobald festgestellt worden ist, daß das zweite Byte richtig gelöscht worden ist, wird eine Feststellung getroffen, die betrifft, ob die letzte Adresse des Feld 16 geprüft worden ist (Schritt 62). Wenn das nicht der Fall ist, wird der Adreßzähler 118 erhöht (Schritt 64) und das dritte Byte wird getestet. Es werden zusätzliche Löschimpulse angelegt, falls notwenig. Der interne Löschimpulszähler (Schritt 60) wird die Gesamtzahl der Löschimpulse überwachen, die in der Löschabfolge angelegt werden. Wenn eine maximale Anzahl überschritten worden ist, wird die Abfolge beendet und eines der Bits des Zustandsregisters 126 wird gesetzt, um widerzuspeigeln, daß ein Löschfehler aufgetreten ist.
Unter der Voraussetzung, daß das zweite Byte Zellen richtig gelöscht worden ist, werden die restlichen Bytes geprüft, und alle notwendigen zusätzlichen Löschimpulse werden angelegt. Sobald die letzte Adresse geprüft worden ist, ist die Löschabfolge beendet und das Zustandsregister 126 wird aktualisiert, um anzuzeigen, daß die Löschabfolge erfolgreich vollendet worden ist.
Um eine höhere Dichte zu erzielen, haben die Hersteller nichtflüchtiger Speicherchips die Größe der Elemente solcher Chips gesenkt (z. B. die Größe jeder Zelle eines Speicherfeldes, das in jedem Chip implementiert ist). Bei Speicherfeldzellen mit Größen im Submikrometerbereich, führt die geringste Änderung der Verarbeitung einer Speicherzelle relativ zu einer anderen während der Herstellung zu einem großen Unterschied im Verhalten der Zellen in bezug zueinander.
Bedeutende Vorteile eines nichtflüchtigen Speicherchips, der ein Feld von Flash-Speicherzellen aufweist, gegenüber einem nichtflüchtigen Speicherchip, der ein Feld von EPROM-Speicherzellen aufweist, beinhalten die Systemprogrammierbarkeit. Bedeutende Vorteile eines nichtflüchtigen Speicherchips, der ein Feld von Flash-Speicherzellen aufweist, gegenüber einem nicht- flüchtigen Speicherchip, der ein EEPROM-Speicherzellenfeld aufweist, beinhalten niedrige Kosten. Jedoch sind nichtflüchtige Speicherchips, die Flash-Speicherzellenfelder aufweisen (insbesonder jene, die mit sehr kleiner Elementgröße hergestellt werden) anfällig für Probleme (wie "Überlöschung" und "wilde Bits") infolge von Variationen von Zelle zu Zelle (die während der Schaltungsherstellung auftreten) im Verhalten jeder Flash-Speicherzelle. Diese Probleme, die große Variationen in den Reaktionen benachbarter Zellen auf dieselbe Gate- (oder Drain-) Spannung erzeugen können, sind insbesondere während Löschoperationen und Programmierungsoperationen schwerwiegend, wie aus der folgenden Erläuterung verstanden werden kann.
Bevor ein nichtflüchtiges Speicherfeld gelöscht werden kann, müssen die Zellen des Feldes programmiert werden (d. h. es müssen in einer geeigneten Weise Daten dort hinein geschrieben werden), um eine Löschung der Zellen zu einer sehr negativen Schwelle und ein Störung nachfolgender Lesevorgänge von Daten aus den Zellen zu vermeiden. Nach einem solchen Programmierungszyklus kann es notwendig sein, zu prüfen, ob jedes Bit (jeder gespeicherte Datenwert, der durch eine Zelle angezeigt wird) den korrekten Wert aufweist, (d. h. ob jede Zelle ausriechend programmiert worden ist). Dann wird nach einem Löschzyklus (der selbst einem vorbereitenden Programmierungszyklus folgt), eine weitere Prüfungsoperation ("Neuprüfung") durchgeführt, um festzustellen, ob jede Zelle ausreichend gelöscht worden ist. Schließlich wird nach einem solchen Löschzyklus häufig eine zusätzliche Einstellungsprozedur durchgeführt, um die Verteilung der Speicherelement-Schwellenspannungen einzuengen (z. B. um die Überlöschung irgendeiner Zelle zu korrigieren). Nach der letztgenannten Einstellungsprozedur (die sehr kompliziert sein kann) ist es üblicherweise notwendig, noch eine weitere Prüfungsoperation durchzuführen, um festzustellen, ob noch jedes Bit den korrekten (gelöschten) Wert aufweist. Wie oben erläutert umfassen Speicherzellen-Programmierungsoperation (ebenso wie Löschoperationen) typischerweise Prüfungsschritte.
Jede solche Prüfungs- und Neuprüfungsoperation setzt voraus, daß es Variationen der Eigenschaften der verschieden Zellen gibt. Folglich weist jede Prüfungs- und Neuprüfungsoperation die Schritte des Abfragens jeder Zelle, des Bewertens der Spanne der Zelle nach dem vorhergehenden Prozeß (z. B. Programmierung, Löschung oder Einstellung) und der Entscheidung, ob die Zelle neu programmiert oder weiter gelöscht werden sollte. Es ist wohlbekannt, daß der Schritt des Lesens von Speicherelementen in einem nichtflüchtigen Speicherchip sehr verrauscht und schwierig sein kann, selbst während einer normalen "Lese"- Speicherzugriffsoperation. Jedoch ist es noch schwieriger, solche Speicherelements während der Prüfung und Neuprüfung zu lesen, da (bei der Prüfung und Neuprüfung) der Leseverstärker in einer sehr viel engeren Umgebung arbeiten muß, insoweit es Rauschen und die Spanne betrifft (da die Spannungspegel eine sehr viel niedrigere Spanne als bei einer normalen "Lese"-Operation aufweisen, wie unten erläutert).
Insbesondere ist der Leseverstärker, der beim normalen Lesen als auch bei der Prüfung eingesetzt wird (z. B. der Leseverstärker 19 der Fig. 1) typischerweise ein Differenzverstärker, der zwei Signale aufnimmt: ein Signal von der ausgewählten Zelle (das für die Schwellenspannung Vth der Zelle kennzeichnen ist), und ein Bezugssignal, das äquivalent zu einer Bezugsschwellenspannung Vref ist. Bei einer normalen "Lese"- Operation beträgt die Bezugsspannung Vref typischerweise 4 Volt, und die gemessene Schwellenspannung Vth beträgt typischerweise 3 Volt oder 5,5 Volt (abhängig davon, ob die Zelle ein "1"- oder ein "0"-Bit speichert). Folglich arbeitet der Leseverstärker während einer normalen "Lese"-Operation mit wesentlichen Rauschspannen.
Während Prüfung beträgt die Bezugsspannung Vref jedoch typischerweise 5,5 Volt und eine adäquat programmierte Zelle weist eine gemessene Schwellenspannung Vth auf, die größer als 5,5 Volt ist. Da die beiden Eingaben des Leseverstärkers (eines Differenzverstärkers) in diesem Fall sehr viel näher als in einer "normalen" Leseoperation liegen, ist der Ausgang des Leseverstärkers sehr viel anfälliger auf einen Fehler infolge von Rauschen, und der Leseverstärker wird sehr viel langsamer reagieren. Entsprechend beträgt während einer Neuprüfung (anschließend an einem Löschzyklus) die Bezugsspannung Vref typischerweise 3 Volt, und eine adäquat gelöschte Zelle weist eine gemessene Schwellenspannung Vth von weniger als 3 Volt auf. In diesem letztgenannten Fall sind die beiden Eingaben des Leseverstärkers (Differenzverstärkers) ebenfalls sehr viel ähnlicher als bei einer "normalen" Leseoperation sind und die Ausgabe des Leseverstärkers ist sehr viel anfälliger für Rauschen.
Insbesondere kann ein schweres Problem, das sich häufig aus den Wirkungen von Rauschen auf die Leseverstärkeroperation während einer herkömmlichen Prüfung (oder Neuprüfung) ergibt, durch Betrachtung des folgenden Beispiels verstanden werden. Während einer herkömmlichen Prüfung (oder Neuprüfung) wird die Leseverstärkerausgabe mit einem Prüfungsfreigabesignal "UND- verknüpft". Für das Beispiel in Fig. 1 wird die Ausgabe des Leseverstärkers 19 an einen Eingang des UND-Gliedes 22 geliefert, ein Prüfungsfreigabesignal "PRÜFUNGSFREIGABE" wird an den anderen Eingang des UND-Gliedes 22 geliefert, und das UND-Glied 22 gibt das Signal "ROHPRÜFUNG OK" aus. Die Ausgabe des UND- Gliedes (z. B. das Signal ROHPRÜFUNG OK) wird an eine Zustandsmaschine (z. B. eine Zustandsmaschine in der Steuereinheit 29) ausgegeben, um die Ausführung der nächsten Chipoperation auszulösen. Der Pegel des Signals PRÜFUNGSFREIGABE ist nur während jedes Prüfungs- und Neuprüfungszyklus eine logische "1". Folglich ist, wenn zu irgendeinem Zeitpunkt während einer Prüfungs- oder Neuprüfunsoperation die Leseverstärkerausgabe gültig wird (d. h. eine logische "1"), an einem entsprechenden Zeitpunkt das Signal ROHPRÜFUNG OK eine logische "1" (und dieser augenblickliche Wert von ROHPRÜFUNG OK kann die Zustandsmaschine veranlassen, die Ausführung der geeigneten Chipoperation auszulösen).
Jedoch ist der beschriebene herkömmliche Schaltungskomplex für schwere Fehler anfällig, wenn die Zelle, die abgefragt wird, inadäquat programmiert oder inadäquat gelöscht worden ist. Wenn zum Beispiel die Zelle inadäquat programmiert ist, so daß sie eine gemessene Schwellenspannung Vth von nur 5,3 Volt aufweist, während der Leseverstärker 19 eingestellt ist, eine logische "1" auszugeben, (die eine adäquate Programmierung einer Zelle anzeigt), können, wenn die gemessene Schwellenspannung der Zelle eine Bezugsspannung Vref von 5,5 Volt überschreitet, kleine Rauschbeträge (z. B. Rauschen auf entweder der Eingangsleitung des Leseverstärkers 19 infolge von Fluktuationen auf einer Stromversorgungsleitung) bewirken, daß der Leseverstärkerausgang zwischen dem korrekten logischen Pegel ("0") und dem falschen logischen Pegel ("1") schwingt. Wenn es vorkommt, daß ein kleiner Rauschstoß am Ende des Prüfungszyklus für eine ausgewählte Zelle auftritt, ist die Leseverstärkerausgabe an einem solchen Zeitpunkt fälschlicherweise eine logische "1", das Signal ROHPRÜFUNG OK am Ausgang des UND-Gliedes 22 ist ebenfalls fälschlicherweise eine logische "1" und die Zustandsmaschine löst fälschlicherweise die Ausführung einer ungeeigneten Chipoperation aus (einer Operation, die nur geeignet wären, wenn die Zelle, die abgefragt wird, richtig programmiert wäre, z. B. mit einer gemessenen Schwellenspannung Vth, die die Bezugsspannung Vref = 5,5 Volt überschreitet). Dasselbe unterwünschte Ergebnis (Auslösung einer ungeeigneten Chipoperation) kann während einer Neuprüfung einer Zelle (anschließend an eine Löschzyklus, der dafür bestimmt ist, die Zelle zu löschen) als ein Ergebnis eines fehlerhaften Wertes von ROHPRÜFUNG OK, der fälschlicherweise einen richtigen (gelöschten) Zustand der Zelle an dem Zeitpunkt anzeigt, in dem der Neuprüfungszyklus für die Zelle endet.
Vorher waren Prüfungs- und Neuprüfungsoperationen von nichtflüchtig Speichern (die unten zusammen als "Prüfungs"-Operationen bezeichnet werden) für das beschriebene Problem fehlerhafter Ergebnisse (fehlerhafte Werte des Ausgangssignals ROHPRÜFUNG OK) infolge von Rauseffekten beim Leseverstärkerbetrieb anfällig. Eine Ausführungsform der vorliegenden Erfindung beseitigt dieses Problem, indem die Leseverstärkerausgabe zu jeder Zeit während einer Abtastperiode (vielmehr als nur am letzten Zeitpunkt der Abtastperiode) als ungültig behandelt wird, wenn der Schwellenvergleich eine ungenügende Programmierung oder Löschung einer Zelle anzeigt.
Das Prüfungsverfahren der Erfindung wird durch Anspruch 15 definiert. Es ist ein Verfahren zum Prüfen des Zustandes einer ausgewählten nichtflüchtigen Speicherzelle einer integrierten Speicherschaltung (typischerweise während einer Speicherlöschungs- oder Programmierungsoperation). Eine andere Ausführungsform der Erfindung ist eine integrierte nichtflüchtige Speicherschaltung, die eine Einrichtung zum Durchführen dieses Prüfungsverfahrens aufwest. In bevorzugten Ausführungsformen ist jede Speicherzelle der erfinderischen integrierten Schaltung eine Flash-Speicherzelle.
Die integrierte Schaltung der Erfindung wird durch Anspruch 1 definiert. Sie weist eine Einrichtung zum Ausgeben von Daten einer erfolgreichen Prüfung auf, nur wenn sich eine gemessene Schwellenspannung der Zelle von einer Bezugsspannung während einer Abtastperiode um mindestens eine ausgewählte Spanne unterscheidet. In bevorzugten Ausführungsformen weist die integrierte Schaltung der Erfindung eine Logikeinrichtung zum Ausgeben von Daten einer erfolgreichen Prüfung nur als Reaktion auf eine ununterbrochene Gültigkeit eines Prüfungssignals durch eine solche gesamte Abtastperiode hindurch, wodurch eine falsche Ausgabe von Daten einer erfolgreichen Prüfung vermieden wird. Die Abtastperiode ist vorzugsweise länger als die erwartete Dauer von Fluktuationen (infolge von Rauschen) im Prüfungssignal.
Vorzugsweise ist die Logikeinrichtung als eine einfache Logikschaltung implementiert, die ein Flipflop aufweist. Während der Prüfungsoperation empfängt die Logikschaltung ein Rohprüfungssignal, das für die augenblickliche Beziehung zwischen einer gemessenen Schwellenspannung einer Speicherzelle und einer Bezugsspannung kennzeichnend ist. Das Rohprüfungssignal (das typischerweise die Ausgabe eines Leseverstärkers ist, die durch ein UND-Glied verknüpft wird) ist "gültig", wenn die Schwellenspannung zu einem Zeitpunkt eine gewünschte Beziehung zur Bezugsspannung aufweist (z. B. wenn die Schwellenspannung einer programmierten Zelle die Bezugsspannung zu diesem Zeitpunkt überschreitet). Das Flipflop bleibt in einem ersten Zustand, solange wie das Rohprüfungssignal gültig ist, tritt jedoch als Reaktion darauf, daß das Prüfungssignal "ungültig" wird, in einen zweiten Zustand ein und bleibt für den Rest der Abtastperiode im zweiten Zustand. Ein Ausgangssignal aus der Logikschaltung zeigt den Zustand des Flipflops am Ende der Abtastperiode an. In bevorzugten Ausführungsformen wird ein erster Pegel des Ausgangssignals (der anzeigt, daß das Flipflop sich am Ende der Abtastperiode im ersten Zustand befindet) als "Daten einer erfolgreichen Prüfung" interpretiert, und ein zweiter Pegel des Ausgangssignals (der anzeigt, daß sich das Flipflop am Ende der Abtastperiode im zweiten Zustand befindet) wird als "Daten einer erfolglosen Prüfung" interpretiert.
Vorzugsweise wird eine Prüfungsoperation erfindungsgemäß an jeder von zwei oder mehreren Stufen einer Speicherlöschoperation durchgeführt (z. B. einmal nach einem Programmierungszyklus, und wieder nach einem Löschzyklus), und mindestens einmal (für jede Zelle, die programmiert wird) während einer Speicher-Programmierungsoperation.
Jede Prüfungsoperation weist (für eine ausgewählte Speicherzelle) vorzugsweise drei Abschnitte auf: einen Einstellzyklus (in dem ein Leseverstärker eingeschaltet wird und in einen Modus eintritt, in dem er zum Ausgeben eines gültigen Rohprüfungssignals fähig ist); einen Abtastungszyklus (in dem der Leseverstärker ein Rohprüfungssignal ausgibt, das für die augenblickliche Beziehung zwischen einer gemessenen Schwellenspannung der Zelle und einer Bezugsspannung kennzeichnend ist); und einen Haltezyklus (in dem die Daten "einer erfolgreichen" oder "erfolglosen" Prüfung, die entsprechend der Ausführungsform erzeugt werden, für den nächsten Zyklus einer Zustandsmaschine gültig bleiben, die die gesamte Speicherlöschungs- oder Programmierungsoperation steuert).

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm einer herkömmlichen Speicherschaltung (die als eine integrierte Schaltung implementiert ist), die eine herkömmliche Einrichtung zum Prüfen der Leseverstärkerausgabe aufweist.
Fig. 2 ist eine vereinfachte Prinzipskizze von zwei Spalten von Speicherzellen des Speicherzellenfeldes 16 der Fig. 1.
Fig. 3 ist ein Blockdiagramm eines herkömmlichen Flash-Speichersystems.
Fig. 4A und 4B sind ein Ablaufplan, der eine typische Speicherlöschabfolge für einen herkömmlichen Flash- Speicher zeigt.
Fig. 5 ist ein Blockdiagramm einer Speicherschaltung (die als eine integrierte Schaltung implementiert ist), die die vorliegende Erfindung ausführt.
Fig. 6 ist eine Prinzipskizze einer bevorzugten Ausführungsform der Logikeinrichtung 24 der Fig. 5.
Fig. 7 ist ein Zeitdiagramm von Signalen, die beim Betrieb der erfindungsgemäßen Schaltung der Fig. 5 erzeugt werden.
Fig. 8 ist ein Ablaufplan einer erfindungsgemäßen Datenlöschoperation, die durch die Schaltung der Fig. 5 durchgeführt werden kann.

Detaillierte Beschreibung der Erfindung

Eine erste Ausführungsform der Erfindung wird unter Bezugnahme auf die Fig. 5-7 beschrieben. Diese Ausführungsform ist ein Speicherchip (der durch Bezugsziffer 31 identifiziert wird), der ein nichtflüchtiges Speicherfeld 16 und eine Einrichtung (die die Logikeinrichtung 24 umfaßt) zum Durchführen des erfinderischen Verfahrens zur Prüfung des Zustandes von ausgewählten Speicherzellen des Feldes 16 während einer Speicherlöschoperation aufweist.
Der Speicherchip 31 der Fig. 5 ist mit dem herkömmlichen Speicherchip 3 der Fig. 1 identisch, mit der Ausnahme der folgenden beiden Aspekte: der Chip 3' weist eine Logikeinrichtung 24 auf (zur Erzeugung eines Ausgangssignals "PRÜFUNG OK", das bei der Ausführung des erfinderischen Prüfungsverfahrens verwendet wird; und die Steuereinheit 29 des Chip 3' ist programmiert, um den Chip 3' zu veranlassen, die erfinderische Prüfungsoperation auszuführen (vielmehr, als die herkömmliche Prüfungsoperation). Nur die Logikeinrichtung 24 (und die durch den Chip 3' durchgeführte Prüfungsoperation) wird unten beschrieben, da die vorhergehende Beschreibung jener Elemente des Chips 3 (der Fig. 1) anders als der Logikeinrichtung 24 und der Operation des Chips 3 (anders als die erfinderische Prüfungsoperation) genauso gut auf Chip 3' zutrifft, und es nicht zweckdienlich wäre, sie unten zu wiederholen. Es wird erwogen, daß in bevorzugten Ausführungsformen der Erfindung jede nichtflüchtige Speicherzelle in jedem Speicherfeld des Chips (z. B. jede Zelle des nichtflüchtigen Feldes 16) eine Flash-Speicherzelle ist.
Die Logikeinrichtung 24 des Chip 3' empfängt Eingangssignale "ROHPRÜFUNG OK" "ABTASTUNG" und "PRÜFUNGSFREIGABE" und erzeugt als Reaktion das Ausgangssignal "PRÜFUNG OK".
Um das Prüfungssignal "ROHPRÜFUNG OK" zu erzeugen, empfängt das UND-Glied 22 sowohl die Ausgabe des Leseverstärkers 19 als auch das Signal "PRÜFUNGSFREIGABE". Das Signal PRÜFUNGSFREIGABE wird von der Steuereinheit 29 an einen Eingang des UND-Gliedes 22 und an die Logikeinrichtung 24 geliefert. Der Pegel des Signals PRÜFUNGSFREIGABE ist nur während einer Prüfungsoperation eine logische "1" (die typischerweise als eine Stufe einer Speicherlösch- oder Programmierungsprozedur durchgeführt wird). Wenn die Leseverstärkerausgang zu einem Zeitpunkt während einer Prüfungsoperation gültig wird (d. h. eine logische "1" angezeigt), ist das Signal ROHPRÜFUNG OK zu einem entsprechenden Zeitpunkt eine logische "1".
Die Ausgabe des Leseverstärkers 19 ist für die Beziehung zwischen einer gemessenen Schwellenspannung einer ausgewählten Speicherzelle des Feldes 16 und einer Bezugsspannung kennzeichnend (der Wert der Bezugsspannung, die an den Leseverstärker 19 geliefert wird, wird durch die Steuereinheit 29 bestimmt). Das Signal ROHPRÜFUNG OK ist folglich ein "Prüfungs"-Signal, das für die augenblickliche Beziehung zwischen der gemessenen Schwellenspannung und der Bezugsspannung während einer Prüfungsoperation kennzeichnend ist. Das Prüfungssignal ROHPRÜ-FUNG OK ist "gültig", wenn die Schwellenspannung eine gewünschte Beziehung zur Bezugsspannung (z. B. wenn die ausgewählte Zelle während eines Programmierungszyklus der Speicherlöschprozedur oder während einer Speicherprogrammierungsprozedur programmiert worden ist, und die Schwellenspannung der programmierten Zelle die Bezugsspannung überschreitet) zu einem Zeitpunkt während einer Prüfungsoperation aufweist.
Das Ausgangssignal "PRÜFUNG OK" der Einrichtung 24 ist für Daten einer erfolgreichen Prüfung nur als Reaktion auf eine ununterbrochene Gültigkeit eines Prüfungssignals ROHPRÜFUNG OK während einer "Abtastperiode" kennzeichnend, die durch das Signal ABTASTUNG bestimmt wird. Jede Abtastperiode ist eine (verhältnismäßig kurzer) Abschnitt einer Prüfungsoperation. ABTASTUNG weist nur während einer Abtastperiode einen ersten Logikpegel (d. h. eine logische "1") auf. Jede Abtastperiode ist vorzugsweise sehr viel länger als die erwartete Dauer von Fluktuationen (infolge von Rauschen) im Prüfungssignal ROHPRÜFUNG OK. Das Konzept der Abtastperiode, und die Beziehung der Abtastperiode zur gesamten Prüfungsoperation wird unten detaillierte unter Bezugnahme auf das Zeitdiagramm der Fig. 7 beschrieben.
Das PRÜFUNGSFREIGABE-Signal wird an die Logikeinrichtung 24 geliefert, um die Schaltung 24 vor jeder Prüfungsoperation zurückzusetzen. In der bevorzugten Ausführungsform der Einrichtung 24, die unter Bezugnahme auf Fig. 6 beschrieben werden soll, setzt das PRÜFUNGSFREIGABE-Signal ein Flipflop in der Einrichtung 24 zurück.
Obwohl die Logikeinrichtung 24 auf eine Vielfalt von Arten implementiert werden kann (einschließlich Software oder Firmware), wird sie vorzugsweise als Hardware als eine einfache Logikschaltung implementiert, so wie jene, die in Fig. 6 gezeigt wird. Die Ausführungsform der Fig. 6 der Logikeinrichtung 24 weist einen Inverter N4 (dessen Eingang das Signal ROHPRÜFUNG OK empfängt), ein NAND-Glied N3 (dessen Eingänge die Ausgabe des Inverter N4 und das Signal ABTASTUNG empfangen), die Flipflop-Schaltung 60' (die aus NAND-Gliedern N1 und N2 besteht, die wie gezeigt verbunden sind), ein NAND-Glied N5 (dessen Eingänge die Ausgabe des Flipflops und das Signal PRÜFUNGSFREIGABE empfangen) und einen Inverter N6 auf (dessen Eingang die Ausgabe von N5 empfängt und dessen Ausgang das Signal PRÜ-FUNG OK ausgibt).
Unter Bezugnahme auf Fig. 7, beschreiben wir als nächstes die Weise, in der die Ausführungsform der Fig. 6 der Logikeinrichtung 24 (wie sie im Chip 3' enthalten ist) eine erfindungsgemäße Prüfungsoperation ausführt. Eine solche Prüfungsoperation prüft (während einer Löschoperation) typischerweise aufeinanderfolgen den Zustand aller (oder einer ausgewählten Untergruppe der) Speicherzellen des Feldes 16. Da eine Programmierungsoperation typischerweise nur eine Speicherzelle (oder einen kleinen Block von Zellen) des Feldes 16 aufeinmal programmiert, prüft jede Prüfungsoperation während einer Programmierungsoperation typischerweise den Zustand einer solchen Zelle (oder kleinen Blocks von Zellen). Zur Einfachheit wird die folgende Beschreibung auf jenen Abschnitt der gesamten Prüfungsoperation beschränkt, die den Zustand einer einzelnen der Zellen des Feldes 16 prüft. Es sollte verstanden werden, daß wo mehrere Zellen geprüft werden sollen, der Chip 3 einfach die Prüfungsprozedur, die beschrieben werden soll für jede zu prüfende Zelle wiederholt. Es sollte auch verstanden werden, daß der Chip 3' typischerweise eine gesamte Prüfungsoperation (aufeinanderfolgende Prüfung des Zustandes aller oder vieler Zellen des Feldes 16) mindestens zweimal während einer einzelnen Speicherlöschoperation durchführen wird (in einer Weise, die später unter Bezugnahme auf Fig. 8 beschrieben werden soll).
Um eine Prüfungsoperation für eine einzelne Zelle des Feldes 16 zu implementieren, erzeugt die Steuereinheit 29 des Chips 3' Steuersignale, um diese Prüfungsoperation in drei Stufen zu unterteilen: einen Prüfungseinstellzyklus (der von der Zeit t1 bis zur Zeit t2 durchgeführt wird, wie in Fig. 7 gezeigt); einen Abtastungszyklus (der von der Zeit t2 bis zur Zeit t4 durchgeführt wird, wie in Fig. 7 gezeigt, während das Signal ABTASTUNG den Logikpegel "2" aufweist); und einen Prüfungshaltezyklus (der von der Zeit t4 bis zur Zeit t5 durchgeführt wird, wie in Fig. 7 gezeigt).
Während des Einstellzyklus, bewirkt der Chip 3', daß der Leseverstärker 19 eingeschaltet wird und in einen Modus eintritt, in dem er zum Ausgeben eines gültigen Prüfungssignals fähig ist. Der Einstellzyklus sollte lang genug sein, so daß er einen Abschnitt umfaßt, der die Beruhigungszeit des Leseverstärkers 19 bezüglich einer typischen Zelle zuläßt, die mit einer geeigneten Spanne gelöscht oder programmiert wird.
Während des Abtastungszyklus, gibt der Leseverstärker 19 (an das UND-Glied 22) ein Ausgangssignal aus, das für die Beziehung zwischen einer gemessenen Schwellenspannung der Zelle und einer Bezugsspannung kennzeichnend ist, und das Signal PRÜ-FUNG OK, das von der Logikeinrichtung 24 (als Reaktion auf die Ausgabe ROHPRÜFUNG OK vom UND-Glied 22) ausgegeben wird, ist für Daten einer "erfolgreichen" oder "erfolglosen" Prüfung kennzeichnend. Während des Haltezyklus bleibt das Signal PRÜ-FUNG OK am Ausgang der Logikeinrichtung 24 für eine Zeit gültig, die ausreichend lang ist, um es zu ermöglichen, daß es durch die Steuereinheit 29 verarbeitet wird (z. B. so daß die Zustandsmaschine in der Steuereinheit 29', die eine Löschoperation steuert, die durch Chip 3' durchgeführt wird, ausreichend Zeit hat, auf das Signal PRÜFUNG OK zu reagieren).
Der Pegel des Signals PRÜFUNGSFREIGABE ist während einer gesamten Prüfungsoperation eine logische "1" (einschließlich all ihrer Einstellungs-, Abtastungs- und Haltezyklen).
Unter Bezugnahme auf die Fig. 6 und 7, befindet sich das PRÜFUNGSFREIGABE-Signal vor der Zeit t0 auf einem Tiefpegelzustand, und geht dann am Beginn (Zeit t1) einer Prüfungsoperation auf einen Hochpegelzustand. Als Reaktion auf seinen tiefen Pegel vor der Zeit t0 wird der Ausgang des Flipflops 60' zurückgesetzt, daß er einen "Hochpegelzustands"-Wert aufweist. Dies findet statt, da ein tiefer Wert von PRÜFUNGSFREIGABE bewirkt, daß der Ausgang von N2 auf einen Hochpegelzustand geht (zu einer Zeit vor dem Beginn der Prüfungsoperation, so daß ABTASTUNG sich auf einem Tiefpegelzustand befindet und der Ausgang von N3 sich auf einem Hochpegelzustand und der Ausgang von N1 sich auf einem Tiefpegelzustand befindet). Dann, wenn PRÜ-FUNGSFREIGABE auf einem Hochpegelzustand geht (am Beginn der Prüfungsperiode), bleibt der Ausgang von N2 auf einem Hochpegelzustand, und der Ausgang von N1 bleibt auf einem Tiefpegelzustand.
Der Zustand des Flipflops 60' wird, wenn der Ausgang von N2 sich auf einem Hochpegelzustand befindet, hierin als der "erste" Zustand bezeichnet. Vor der Zeit t1, wobei sich die PRÜFUNGSFREIGABE auf einem Tiefpegelzustand befindet, befindet sich PRÜFUNG OK auf einem Tiefpegelzustand. Wenn PRÜFUNGSFREIGABE in einen Hochpegelzustand geht, und wenn sich das Flipflop 60' in seinem ersten Zustand befindet, befindet sich das Signal PRÜFUNG OK am Ausgang von N6 auf einem "Hochpegelzustand". Folglich befindet sich durch eine gesamte Prüfungsoperation hindurch (während derer PRÜFUNGSFREIGABE auf einem Hochpegelzustand bleibt), das Signal PRÜFUNG OK auf einem "Hochpegelzustand", während das Flipflop 60' im ersten Zustand bleibt (da sich die beiden Eingänge zu N5 auf einem Hochpegelzustand, der Ausgang von N5 auf einem Tiefpegelzustand und das Signal PRÜ-FUNG OK, das von N6 ausgegeben wird, auf einem Hochpegelzustand befinden).
Nachdem das Flipflop 60' rückgesetzt worden ist, beginnt eine Prüfungsoperation (zur Zeit t1). Danach beginnt der Abtastungszyklus der Prüfungsoperation (zur Zeit t2, wenn die Steuereinheit 29 bewirkt, daß ABTASTUNG einen Tief-zu-Hochpegel- Übergang durchmacht). Während des Abtastungszyklus (während ABTASTUNG im Hochpegelzustand bleibt), bleibt das Flipflop 60' solange in seinem ersten Zustand, wie das Signal ROHPRÜFUNG OK im "Hochpegelzustand" bleibt (d. h. solange, wie ROHPRÜFUNG OK "gültig" ist, was anzeigt, daß die gemessene Schwellenspannung der Zelle, die die Prüfung durchmacht, eine gewünschte Beziehung zur Bezugsspannung aufweist, die an den Leseverstärker 19 ausgegeben wird). Unter diesen Umständen bleibt PRÜFUNG OK in einem Hochpegelzustand. Die findet statt, weil wenn ROHPRÜFUNG OK sich im Hochpegelzustand befindet (wobei sich ABTASTUNG im Hochpegelzustand befindet), sich die Ausgabe von N4 im Tiefpegelzustand und die Ausgabe von N3 im Hochpegelzustand befindet, so daß die Ausgabe von N2 sich nicht vom "Hochpegelzustands"- Wert ändern wird, auf den es rückgesetzt worden ist (so daß die Ausgabe von N5 im Tiefpegelzustand bleibt und PRÜFUNG OK im Hochpegelzustand bleibt). Zum Beispiel wird die Schaltung der Fig. 6 über den gesamten Abtastungszyklus hinweg in diesem Zustand bleiben, wenn die Zelle, die die Prüfung durchmacht, während eines Programmierungszyklus adäquat programmiert worden ist, so daß die Schwellenspannung des programmiert Zelle die Bezugsspannung des Leseverstärkers 19 um eine ausreichende Spanne überschreitet, so daß ROHPRÜFUNG OK (trotz typischer kleiner Fluktuationen in den Signalpegeln, die in den relevanten Schaltungen verarbeitet werden, infolge von Rauschen oder dergleichen) dauernd im Hochpegelzustand bleibt.
Wenn die Zelle, die die Prüfung durchmacht, inadäquat programmiert (oder inadäquat gelöscht) worden ist, werden solche Fluktuationen zu einem tiefen Pegel oder einer Schwingung des Pegels von ROHPRÜFUNG OK führen, wie in Fig. 7 gezeigt.
Wenn zu irgendeiner Zeit während des Abtastungszyklus ROHPRÜFUNG OK (für eine Zelle, die inadäquat programmiert oder inadäquat gelöscht worden ist) "ungültig" wird, indem es auch den korrekten logischen Pegel ("Tiefpegelzustand") fällt, wird das Flipflop 60' in seien "zweiten" Zustand wechseln (in dem die Ausgabe von N2 sich im Tiefpegelzustand befindet) und für den Rest des Abtastungszyklus (und danach, bis es zurückgesetzt wird) im zweiten Zustand bleiben. Insbesondere tritt das Flipflop 60' unter diesen Umständen in den zweiten Zustand ein, da die Ausgabe von N4 auf den Hochpegelzustand geht und folglich die Ausgabe von N3 in den Tiefpegelzustand geht, die Ausgabe von N1 in den Hochpegelzustand geht und die Ausgabe von N2 folglich in den Tiefpegelzustand geht (und N2 trotz anschließender Pegelübergänge von ROHPRÜFUNG OK im Tiefpegelzustand bleibt, bis das Flipflop 60' durch einen tiefen Wert auf der PRÜFUNGSFREIGABE-Leitung rückgesetzt wird). Unter diesen Umständen (wenn das Flipflop 60' in seinen "zweiten" Zustand eintritt), geht das Ausgangssignal PRÜFUNG OK in einen Tiefpegelzustand (wie zur Zeit t3 in Fig. 7 angezeigt) und bleibt für den Rest des Abtastungszyklus (und des anschließenden Haltezyklus von t4 bis t5) im Tiefpegelzustand. Der Chip 3' (z. B. die Steuereinheit 29) interpretiert diesen tiefen Pegel von PRÜFUNG OK (der am Ende des Abtastungszyklus und durch den ganzen anschließenden Haltezyklus auftritt) als "Daten einer erfolglosen Prüfung", die anzeigen, daß die Zelle, die geprüft wird, nicht adäquat programmiert worden ist (zum Beispiel im Fall, daß die Prüfungsoperation dem vorbereitenden Programmierungszyklus einer Löschoperation folgt) oder nicht adäquat gelöscht worden ist (im Fall, daß die Prüfungsoperation dem Löschzyklus einer Löschoperation folgt).
Unter Bezugnahme auf Fig. 8, beschreiben wir als nächstes eine Speicherlöschoperation, die die Erfindung ausführt, Dieses Verfahren wird durch den Chip 3' der Fig. 5 (in einer Ausführungsform, in der jede Zelle des Feldes 16 eine Flash-Speichervorrichtung ist) unter Steuerung der Steuereinheit 29 implementiert. Die Löschoperation der Fig. 8 umfaßt einen vorbereitenden Programmierungszyklus (Schritte 51-61), einen Löschzyklus (Schritte 63-71) und einen abschließenden Verteilungseinstellungszyklus (Schritte 73-79).
Während des Programmierungszyklus werden die zu löschenden Zellen "programmiert" (d. h. es wird eine geeignete Ladung im Gate-Anschluß jeder Zelle gespeichert), hauptsächlich, um die Gefahr einer anschließenden Überlöschung der Zellen zu beseitigen (das Löschen der Zellen zu einer sehr negativen Schwelle). Während Schritt 51 wird der Schaltungskomplex zum anlegen der geeigneten Spannung (einer hohen Spannung) an eine der Zellen freigegeben. Dann wird während Schritt 53 die Zelle "programmiert", indem die geeignete Spannung an ihren Gate-Anschluß und Drain-Anschluß angelegt wird.
Als nächstes wird eine erfindungsgemäße Prüfungsoperation durchgeführt, um den Zustand der Zelle (während der Schritte 55 und 57) zu prüfen. Schritt 55 ist der Einstellzyklus der Prüfungsoperation (der Zyklus von der Zeit t1 bis zur Zeit t2 in Fig. 7), und der Schritt 57 umfaßt die Abtastungs- und Haltezyklen der Prüfungsoperation (die Zyklen von der Zeit t2 zur Zeit t5 in Fig. 7).
Wenn der Schritt 57 der Prüfungsoperation feststellt, daß die Zelle nicht zufriedenstellend programmiert ist, werden die Schritte 51, 53, 55 und 57 hintereinander wiederholt (um die Zelle neun zu programmieren und zu prüfen, ob die Zelle nach einer solchen Neuprogrammierung zufriedenstellend programmiert ist).
Wenn der Schritt 57 der Prüfungsoperation feststellt, daß die Zelle zufriedenstellend programmiert ist, wird der Programmreinigungsschritt 59 durchgeführt (um den Chip 3' zur Löschung oder Programmierung einer weiteren Zelle vorzubereiten). Nach dem Schritt 59 wird der Zellenadressen-Erhöhungsschritt 61 durchgeführt (um die Adresse der nächsten zu programmierenden Zelle auszuwählen). Wenn der Schritt 61 feststellt, daß alle Zellen programmiert worden sind, dann wird Schritt 63 ausgeführt. Andernfalls wählt der Schritt 61 die nächste zu programmierende Zelle aus und die Schritte 51, 53, 55 und 57 werden für diese neue Zelle wiederholt.
Am Beginn des Löschzyklus (nach der letzten Iteration des Schrittes 61), sind alle Zellen programmiert worden. Eine Erhöhung der Adresse an dieser Stufe setzt den Adreßzähler zurück, um auf den Anfang des Blockes zu zeigen. Während des ersten Schrittes des Löschzyklus (Schritt 63), wird der Schaltungskomplex freigegeben, um die geeignete Spannung (eine hohe Spannung) an alle Zellen anzulegen. Dann wird während Schritt 65 jede Zelle "gelöscht", indem die geeignete Spannung an ihren Source-Anschluß und Gate-Anschluß angelegt wird.
Als nächstes wird eine erfindungsgemäße Prüfungsoperation durchgeführt, um den Zustand der Zelle zu prüfen, auf die der Adreßzähler zeigt (während der Schritte 67 und 69). Schritt 67 ist der Einstellzyklus der Prüfungsoperation (der Zyklus von der Zeit t1 bis zur Zeit t2 in Fig. 7), und der Schritt 69 umfaßt die Abtastungs- und Haltezyklen der Prüfungsoperation (die Zyklen von der Zeit t2 bis zur Zeit t5 in Fig. 7).
Wenn Schritt 69 der Prüfungsoperation feststellt, daß die Zelle nicht zufriedenstellend gelöscht ist, werden die Schritte 63, 65, 67 und 69 hintereinander wiederholt (um den Zyklus mit hoher Spannung erneut auszulösen, wodurch alle Zellen erneut gelöscht werden, und um zu prüfen, ob die Zelle, auf die der Adreßzähler zeigt, nach einer solchen erneuten Löschung zufriedenstellend gelöscht ist).
Wenn Schritt 69 der Prüfungsoperation feststellt, daß die Zelle, auf die der Adreßzähler zeigt, zufriedenstellend gelöscht ist, wird der Zellenadressen-Erhöhungsschritt 71 durchgeführt (um die Adresse der nächsten zu prüfenden Zelle auszuwählen). Wenn Schritt 71 feststellt, daß alle Zellen gelöscht worden sind, dann wird Schritt 73 ausgeführt. Andernfalls wählt Schritt 71 die Adresse der nächsten zu prüfenden Zelle aus, und die Schritte 67 und 69 werden für diese neue Zelle wiederholt.
Nach der letzten Iteration des Schrittes 71, führt der Chip den Verteilungseinstellungszyklus durch (Schritte 73-79). Der Zweck dieses Zyklus ist es, die Verteilung der Speicherzellen- Schwellenspannungen einzuengen (z. B. um die Überlöschung irgendeiner Zelle während der Löschzyklus zu korrigieren). Während Schritt 73 wird der Schaltungskomplex zum Anlegen der geeigneten Spannung (einer hohen Spannung) an alle Zellen freigegeben. Dann werden während Schritt 75 die Zellen gleichzeitig (oder im wesentlichen gleichzeitig) eingestellt, indem die geeignete Spannung an ihre Gate-Anschlüsse angelegt wird. Dann wird noch eine weitere erfindungsgemäße Prüfungsoperation durchgeführt, um den Zustand aller Zellen (während der Schritte 77 und 79) zu prüfen, um festzustellen, ob jede Zelle immer noch zufriedenstellend gelöscht ist. Der Schritt 77 ist der Einstellzyklus der Prüfungsoperation (der Zyklus von der Zeit t1 bis zur Zeit t2 in Fig. 7), und der Schritt 79 umfaßt die Abtast- und Haltezyklen der Prüfungsoperation (die Zyklen von der Zeit t2 bis zur Zeit t5 in Fig. 7, die mit einer ausreichenden Anzahl von Iterationen durchgeführt werden, um den Zustand aller Zellen zu prüfen).
Nach Schritt 79, gibt der Chip (z. B. die Steuereinheit 29 des Chip) Daten aus, die das Ergebnis der abschließenden Prüfungsoperation anzeigen (z. B. an eine Ausgangs-PAD-Einrichtung, wie die PAD-Einrichtung 30, auf die durch eine äußere Vorrichtung zugegriffen werden), und gibt ein Steuersignal ("Löschung ausgeführt") aus, das anzeigt, daß die gesamte Löschoperation beendet worden ist.
Es sind bevorzugte Ausführungsformen der Erfindung unter Bezugnahme auf die Fig. 5-8 beschrieben worden. Obwohl diese Ausführungsformen ziemlich detailliert beschrieben worden sind, wird es erwogen, daß aus diesen Ausführungsformen heraus Änderung vorgenommen werden können, ohne den Rahmen der Erfindung zu verlassen, wie er in den beigefügten Ansprüchen definiert wird.

Claims

1. Integrierte nichtflüchtige Speicherschaltung, die aufweist:

ein Feld (16) nichtflüchtiger Speicherzellen;

eine Auswahleinrichtung (14) zur Verbindung einer ausgewählten der Zellen mit einem ersten Knoten;

eine erste Einrichtung (19, 20), die mit dem ersten Knoten verbunden ist, zur Erzeugung eines Rohprüfungssignals, das für eine augenblickliche Beziehung zwischen einer gemessenen Schwellenspannung der ausgewählten der Speicherzellen und einer Bezugsspannung kennzeichnend ist, wobei das Rohprüfungssignal gültig ist, wenn die Schwellenspannung zu einem Zeitpunkt eine gewünschte Beziehung zur Bezugsspannung aufweist;

gekennzeichnet durch eine zweite Einrichtung (24) zur Verarbeitung des Rohprüfungssignals, um ein Prüfungssignal zu erzeugen, das kennzeichnend dafür ist, ob sich die Schwellenspannung von der Bezugsspannung während einer Abtastperiode um mindestens eine ausgewählte Spanne unterscheidet.

2. Speicherschaltung nach Anspruch 1, wobei das Prüfungssignal dafür kennzeichnend ist, ob das Rohprüfungssignal ununterbrochen während der Abtastperiode gültig bleibt.

3. Speicherschaltung nach Anspruch 2, wobei die Abtastperiode länger als eine erwartete Dauer von Fluktuationen infolge von Rauschen im Rohprüfungssignal ist.

4. Speicherschaltung nach einem der Ansprüche 2 und 3, wobei die erste Einrichtung aufweist:

einen Leseverstärker (19) mit einem Eingangsanschluß, der mit dem ersten Knoten verbunden ist, und einem Ausgangsanschluß, der das Rohprüfungssignal ausgibt.

5. Speicherschaltung nach Anspruch 4, die auch aufweist:

eine Logikeinrichtung (22) zum Empfangen des Rohprüfungssignals vom Leseverstärker und Ausgeben des Rohprüfungssignals an die zweite Einrichtung während einer Prüfungsoperation, die die Abtastperiode einschließt.

6. Speicherschaltung nach Anspruch 2, wobei die zweite Einrichtung aufweist:

eine Flipflop-Schaltung, die als Reaktion auf das Rohprüfungssignal, das während der Abtastperiode ungültig wird, einen Übergang von einem ersten Zustand zu einem zweiten Zustand durchmacht, wobei das Prüfungssignal kennzeichnend dafür ist, ob sich die Flipflop-Schaltung am Ende der Abtastperiode im ersten Zustand oder im zweiten Zustand befindet;

eine Logikeinrichtung zum Empfangen des Rohprüfungssignals und Ausgeben des Rohprüfungssignals an das Flipflop nur während der Abtastperiode; und

eine Einrichtung zum Setzen des Flipflops in den ersten Zustand vor der Abtastperiode.

7. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die nichtflüchtigen Speicherzellen Flash-Speicherzellen sind.

8. Integrierte nichtflüchtige Speicherschaltung, die zum Ausführen einer Prüfungsoperation fähig ist, die eine Einstellungsperiode, eine Abtastperiode, die der Einstellungsperiode folgt, und eine Halteperiode umfaßt, die der Abtastperiode folgt, wobei die Speicherschaltung aufweist:

ein Feld nichtflüchtiger Speicherzellen;

eine Auswahleinrichtung zur Verbindung einer ausgewählten der Zellen mit einem ersten Knoten;

eine erste Einrichtung, die mit dem ersten Knoten verbunden ist, zur Erzeugung eines Rohprüfungssignals, das für eine augenblickliche Beziehung zwischen einer gemessenen Schwellenspannung der ausgewählten der Speicherzellen und einer Bezugsspannung kennzeichnend ist, wobei das Rohprüfungssignal gültig ist, wenn die Schwellenspannung eine an einem Zeitpunkt gewünschte Beziehung zur Bezugsspannung aufweist;

eine zweite Einrichtung zur Verarbeitung des Rohprüfungssignals, um ein Prüfungssignal zu erzeugen, das dafür kennzeichnend ist, ob sich die Schwellenspannung während der Abtastperiode von der Bezugsspannung um mindestens eine ausgewählte Spanne unterscheidet; und

eine Steuereinrichtung (29) zur Steuerung der Prüfungsoperation.

9. Speicherschaltung nach Anspruch 8, wobei das Prüfungssignal dafür kennzeichnend ist, ob das Rohprüfungssignal während der Abtastperiode ununterbrochen gültig ist.

10. Speicherschaltung nach Anspruch 9, wobei die Abtastperiode länger als einen erwartete Dauer von Fluktuationen infolge von Rauschen im Rohprüfungssignal ist.

11. Speicherschaltung nach einem der Ansprüche 9 und 10, wobei die erste Einrichtung aufweist:

einen Leseverstärker mit einem Eingangsanschluß, der mit dem ersten Knoten verbunden ist, und einem Ausgangsanschluß, der das Rohprüfungssignal ausgibt.

12. Speicherschaltung nach Anspruch 9, wobei die zweite Einrichtung aufweist:

eine Logikeinrichtung zum Empfangen des Rohprüfungssignals und Ausgeben des Rohprüfungssignals an das Flipflop während der Abtastperiode; und

13. Speicherschaltung nach Anspruch 8, wobei die Steuereinrichtung eine Einrichtung zum Freigeben der ersten Einrichtung während der Einstellungsperiode und eine Einrichtung zum Empfangen und Verarbeiten des Prüfungssignals während der Halteperiode aufweist.

14. Speicherschaltung nach einem der Ansprüche 8 bis 13, wobei die nichtflüchtigen Speicherzellen Flash-Speicherzellen sind.

15. Prüfungsverfahren zum Prüfen des Zustandes einer ausgewählten Speicherzelle einer integrierten nichtflüchtigen Speicherschaltung, das die Schritte aufweist:

(a) Empfangen eines Rohprüfungssignals, das für eine augenblickliche Beziehung zwischen einer gemessenen Schwellenspannung der Speicherzelle und einer Bezugsspannung kennzeichnend ist, wobei das Rohprüfungssignal gültig ist, wenn die Schwellenspannung an einem Zeitpunkt eine gewünschte Beziehung zur Bezugsspannung aufweist; und

(b) Verarbeiten des Rohprüfungssignals, um ein Prüfungssignal zu erzeugen, das kennzeichnend dafür ist, ob sich die Schwellenspannung von der Bezugsspannung während einer Abtastperiode um mindestens eine ausgewählte Spanne unterscheidet.

16. Verfahren nach Anspruch 15, wobei das Prüfungssignal darfür kennzeichnend ist, ob das Rohprüfungssignal während der Abtastperiode ununterbrochen gültig bleibt.

17. Verfahren nach Anspruch 16, wobei die Abtastperiode länger als eine erwartete Dauer von Fluktuationen infolge von Rauschen im Rohprüfungssignal ist.

18. Verfahren nach Anspruch 16, wobei der Schritt (a) den Schritt der Verarbeitung eines ersten Signals, das für die gemessene Schwellenspannung der Speicherzelle kennzeichnend ist, und eines zweiten Signals, das für die Bezugsspannung in einem Leseverstärker kennzeichnend ist, aufweist, um das Rohprüfungssignal zu erzeugen.

19. Verfahren nach Anspruch 18, das auch die Schritte aufweist:

(c) Ausführen vor Schritt (a) einer Prüfungseinstellungsoperation, in der der Leseverstärker freigegeben wird; und

(d) Ausführen nach Schritt (b) einer Prüfungshalteoperation, in der das Prüfungssignal mindestens während eines Zyklus einer Zustandsmaschine gehalten wird, die eine gesamte Speicheroperation steuert.

20. Verfahren nach Anspruch 19, wobei die Prüfungseinstellungsoperation eine ausreichende Dauer aufweist, so daß sie einen Abschnitt aufweist, die eine Beruhigungszeit des Leseverstärkers bezüglich der Speicherzelle zuläßt, deren Zustand geprüft wird.

21. Verfahren nach Anspruch 16, wobei Schritt (b) die Schritte aufweist:

Setzen eines Flipflops vor der Abtastperiode in einen ersten Zustand;

Ausgeben des Rohprüfungssignals an das Flipflop während der Abtastperiode, um das Flipflop zu veranlassen, in einen zweiten Zustand einzutreten und als Reaktion auf das Rohprüfungssignal, das während der Abtastperiode ungültig wird, im zweiten Zustand zu bleiben, wobei das Prüfungssignal dafür kennzeichnend ist, ob sich das Flipflop am Ende der Abtastperiode im ersten Zustand oder im zweiten Zustand befindet.

22. Verfahren zur Löschung mindestens einiger Speicherzellen einer integrierten nichtflüchtigen Speicherschaltung, das die Schritt aufweist:

(a) Programmierung der Speicherzellen auf eine erste gewünschte Schwellenspannung;

(b) Prüfen nach Schritt (a) des Status der Speicherzellen;

(c) Löschen nach Schritt (b) der Speicherzellen auf eine zweite gewünschte Schwellenspannung; und

(d) Prüfen nach Schritt (c) des Status der Speicherzellen, wobei jeder der Schritte (b) und (d) die Schritte aufweist:

(e) Empfangen eines Rohprüfungssignals, das für eine augenblickliche Beziehung zwischen einer gemessenen Schwellenspannung einer der Speicherzellen und einer Bezugsspannung kennzeichnend ist, wobei das Rohprüfungssignal gültig ist, wenn die Schwellenspannung zu einem Zeitpunkt eine gewünschte Beziehung zur Bezugsspannung aufweist; und

(f) Verarbeiten des Rohprüfungssignals, um ein Prüfungssignal zu erzeugen, das dafür kennzeichnend ist, ob sich die Schwellenspannung von der Bezugsspannung während einer Abtastperiode um eine ausreichende Spanne unterscheidet.

23. Verfahren nach Anspruch 22, wobei das Prüfungssignal dafür kennzeichnend ist, ob das Rohprüfungssignal ununterbrochen während der Abtastperiode gültig bleibt.

24. Verfahren nach Anspruch 23, wobei die Abtastperiode länger als eine erwartete Dauer von Fluktuationen infolge von Rauschen im Rohprüfungssignal ist.

25. Verfahren nach Anspruch 23, wobei der Schritt (e) den Schritt der Verarbeitung eines ersten Signals, das für die gemessene Schwellenspannung der Speicherzelle kennzeichnend ist, und eines zweiten Signals, das für die Bezugsspannung in einem Leseverstärker kennzeichnend ist, aufweist, um das Rohprüfungssignal zu erzeugen.

26. Verfahren nach Anspruch 23, wobei der Schritt (b) die Schritte aufweist:

(g) Ausführen nach Schritt (f) einer Halteoperation, in der das Prüfungssignal in einer Steuereinrichtung empfangen und verarbeitet wird; und

(h) Wiederholen des Schrittes (a), wenn die Steuereinrichtung als ein Ergebnis des Schrittes (g) feststellt, daß mindestens eine der Speicherzellen inadäquat programmiert ist.

27. Verfahren nach Anspruch 23, wobei der Schritt (d) die Schritte aufweist:

(h) Wiederholen des Schrittes (c), wenn die Steuereinrichtung als ein Ergebnis des Schrittes (g) feststellt, daß mindestens eine der Speicherzellen inadäquat gelöscht ist.

28. Verfahren zur Programmierung mindestens einer Speicherzelle einer integrierten nichtflüchtigen Speicherschaltung, das die Schritt aufweist:

(a) Programmierung der Speicherzelle auf eine erste gewünschte Schwellenspannung; und

(b) Prüfen nach Schritt (a) des Status der Speicherzelle, wobei Schritt (b) die Schritte aufweist:

(c) Empfangen eines Rohprüfungssignals, das für eine augenblickliche Beziehung zwischen einer gemessenen Schwellenspannung der Speicherzelle und einer Bezugsspannung kennzeichnend ist, wobei das Rohprüfungssignal gültig ist, wenn die Schwellenspannung zu einem Zeitpunkt eine gewünschte Beziehung zur Bezugsspannung aufweist; und

(d) Verarbeiten des Rohprüfungssignals, um ein Prüfungssignal zu erzeugen, das dafür kennzeichnend ist, ob sich die Schwellenspannung von der Bezugsspannung während einer Abtastperiode um eine ausreichende Spanne unterscheidet.

29. Verfahren nach Anspruch 28, wobei die Abtastperiode länger als eine erwartete Dauer von Fluktuationen infolge von Rauschen im Rohprüfungssignal ist.