DE4433098C2 - Halbleiter-Permanentspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter- Speichervorrichtung mit den Merkmalen des Oberbegriffs des Patentanspruchs 1.

Eine solche Vorrichtung ist beispielsweise aus US-5,134,583 bekannt.

Jüngst wurden NAND-Zell-Typ-EEPROMs als eine Art von EEPROM vorgeschlagen. Die Speicherzelle des EEPROM hat eine N- Kanal FET MOS-Struktur, in welcher ein schwebendes Gate, welches als Ladungsspeicherschicht dient, und ein Steuergate in dieser Reihenfolge geschichtet sind. Der EEPROM ist zusammengesetzt aus einer Vielzahl von Speicherzellen, welche so in Reihe geschaltet sind, daß der Source und Drain jeder Zelle einer nach dem anderen mit benachbarten Zellen geteilt wird und welche als mit einer Bitleitung verbundene Einheit behandelt werden. Die Drain- Seite der NAND-Zelle ist über ein erstes Auswahl-Gate mit einer Bitleitung verbunden und die Source-Seite ist über ein zweites Auswahl-Gate mit einer Source-Leitung verbunden. Das Steuer-Gate und die ersten und zweiten Auswahl-Gates der Speicherzelle sind nacheinander in Richtung einer Reihe angeordnet.

Der Schreibvorgang bei dem NAND-Zell-Typ-EEPROM vollzieht sich wie folgt. Erstens macht ein Löschvorgang den Schwellwert aller Speicherzellen in der NAND-Zelle negativ. Danach werden Daten gleichzeitig in eine Vielzahl von Speicherzellen geschrieben, welche das Steuergate gemeinsam haben, wobei sequentiell mit jener, die am weitesten vom Bitleitungsanschluß entfernt liegt, begonnen wird. Eine hohe Spannung Vpp (bis zu beinahe 20 V) wird an das Steuer- Gate der ausgewählten Speicherzelle angelegt, eine mittelstarke Spannung Vm10 (bis zu beinahe 10 V) wird an die Steuer-Gates der nicht ausgewählten Speicherzellen angelegt und eine mittelstarke Spannung Vm8 (bis zu beinahe 8 V) wird entsprechend der Daten an die Bitleitung angelegt. Zu diesem Zeitpunkt wird das erste Auswahl-Gate eingeschaltet und das zweite Auswahl-Gate abgeschaltet. Wenn der Bitleitung 0 V zugeführt werden, wird die Spannung an das Drain der ausgewählten Speicherzelle weitergegeben, welches Elektronen in das schwebende Gate injiziert. Daraus resultiert, daß die Schwellspannung der ausgewählten Speicherzelle positiv wird. Dieser Zustand wird z. B. als "0" bestimmt. Wenn der Bitleitung Vm8 zugeführt wird, findet keine Elektroneninjektion statt. Folglich bleibt der schwellwert unverändert und bleibt negativ. Dieser Zustand wird als "1" bestimmt. Da Daten auf diese Art gleichzeitig in eine Vielzahl von Speicherzellen geschrieben werden, werden Datenschaltungen vorgesehen zur Speicherung der zu schreibenden Daten. Die Datenschaltungen werden ebenfalls dazu benutzt, vorübergehend die Auslesedaten zu speichern. Um die Datenladezeit zu verkürzen, werden in die Datenschaltungen der Speicherzellen, in die nicht geschrieben werden muß, keine Daten geladen. Daher werden vor dem Datenladen Lesedaten von "1" gesammelt in den Datenschaltungen gesetzt.

Die Daten werden gleichzeitig aus einer Vielzahl von Speicherzellen, die das Steuer-Gate gemeinsam haben, gelesen durch Setzen des Steuer-Gates der gewählten Speicherzelle auf 0 V und Setzen der Steuer-Gates der verbleibenden Speicherzellen auf eine Versorgungsspannung Vcc (z. B. 3 V), und anschließender Abtastung, ob durch die ausgewählte Speicherzelle ein Strom fließt. Die Auslesedaten werden in den Datenschaltungen gespeichert und dann ausgegeben.

Um den NAND-Zell-Typ EEPROM mit einer einzigen Spannungsversorgung zu betreiben, werden die Spannungen Vpp, Vm10 und Vm8, die in einem Schreibvorgang benutzt werden, durch Erhöhung der Versorgungsspannung Vcc mittels einer internen Schaltung erzeugt. Befindet sich eine Leckstromquelle an der zu erhöhenden Schaltung, kann die Spannungs-Erhöhungs-Schaltung ein Ausgabespannungspotential nicht auf ein gewünschtes Spannungspotentialniveau heben, da sie im allgemeinen nur ein kleines Stromversorgungsvermögen hat. Dies ist zutreffend in einem Fall, wo die defekte Spalte durch eine redundante Spalte in einer redundanten Schaltung ersetzt wird. Da Daten gleichzeitig in eine Vielzahl von Speicherzellen geschrieben werden, die das Steuer-Gate gemeinsam haben, verhindert die Leckspannungsquelle auf der Bitleitung der defekten Spalte, daß die Spannung Vm8 das gewünschte Spannungsniveau anhebt, was einen fehlerhaften Schreibvorgang verursacht. Andererseits ist folgende andere Methode vorgesehen. In den Datenschaltungen zur Speicherung der Schreibdaten, welche in eine Vielzahl von Speicherzellen geschrieben werden sollen, wenn Daten, die einer Bitleitung entsprechen, die eine Leckstromquelle hat, geladen werden, werden Schreibdaten "1" in den Datenschaltungen gesetzt bevor die Daten geladen werden, und anschließend werden Schreibdaten "0" zurückgesetzt in der Datenschaltung bevor die Schreibdaten in die Datenschaltungen geladen werden.

Diese Arten von Verfahren erfordern jedoch Zeit, um die Bitleitungen mit einer Leckstromquelle zu prüfen, während der Zeit, zwischen der der Schreibmodus eingeschaltet wird bis die Daten geladen werden oder bevor der Schreibmodus eingeschaltet wird. Ferner, da der Überprüfungsvorgang nicht automatisch ausgeführt werden kann, muß er unter der Steuerung der CPU ausgeführt werden. Daraus resultiert, daß die Steuerung des NAND-Zell-Typ EEPROMs kompliziert gemacht wird. Wie oben beschrieben, erfordern NAND-Zell-Typ EEPROMs Zeit, um Bitleitungen, die eine Leckstromquelle haben, zu überprüfen während der Zeit zwischen der Einschaltung des Schreibmodus bis die Daten geladen werden oder bevor der Schreibmodus eingeschaltet wird. Diese Nachteile machten es schwer, sie zu benutzen.

Es ist eine Aufgabe der vorliegenden Erfindung, NAND-Zell- Typ EEPROMs zu schaffen, welche das Laden von Daten ermöglichen, während einer kurzen Zeit nachdem der Schreibmodus eingeschaltet wurde, ohne der Überprüfung einer Bitleitung, die eine Leckstromquelle hat, während der Zeit zwischen der Einschaltung des Schreibmodus, bis die Daten geladen werden, oder bevor der Schreibmodus eingeschaltet wird, und welche daher leicht zu verwenden ist und eine hohe Entlastungseffizienz der defekten Bitleitungen hat.

Gelöst wird diese Aufgabe durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1. Bevorzugte Ausführungen finden sich in den Unteransprüchen.

In der vorliegenden Erfindung wird eine Bitleitung mit einer Leckstromquelle automatisch geprüft nachdem die Daten geladen wurden, worauf ein Schreibvorgang unmittelbar folgt ohne Überprüfung einer Bitleitung mit einer Leckstromquelle während der Zeit zwischen der Einschaltung des Schreibmodus bis die Daten geladen sind oder bevor der Schreibmodus eingeschaltet ist, im Gegensatz zum konventionellen NAND- Zell-Typ EEPROM. Da ins der vorliegenden Erfindung die Spannung in der Bitleitung mit der Leckstromquelle geändert wird, wenn die Bitleitungsspannung entsprechend der Schreibdaten in den Datenschaltungen, nachdem die Daten geladen wurden, gesteuert werden, können die Daten, die durch Abtastung der Bitleitungsspannung gewonnen wurden, in den Datenschaltungen als Schreibdaten zurückgesetzt werden, nachdem die Leckstromzeit abgelaufen ist. Unter Verwendung des gleichen Beispiels wie im Stand der Technik beschrieben, wird nun eine Erklärung gegeben. Wenn die Schreibdaten in den Datenschaltungen "0" sind nach dem Laden der Daten, wird die Bitleitung in einen niedrigen schwebenden Zustand gebracht. Während, wenn die Schreibdaten in den Datenschaltungen "1" sind, wird die Bitleitung in einen hohen schwebenden Zustand gezwungen. Da der hohe schwebende Zustand der Bitleitung mit der Leckstromquelle in ein niedriges Niveau umgewandelt wird, werden die Daten, die durch Abtastung der Bitleitungsspannung gewonnen werden, in den Datenschaltungen als Schreibdatenelemente gesetzt, nachdem die Leckstromzeit abgelaufen ist. Auf diese Weise kann das Laden der Daten kurze Zeit nach der Einschaltung des Schreibmodus vollzogen werden, da die Bitleitung mit der Leckstromquelle automatisch überprüft wird nach dem Datenladen und der Schreibvorgang sich unmittelbar anschließt. Daher ist es möglich, einen leicht zu benutzenden NAND-Zell-Typ EEPROM zu realisieren, der eine hohe Entlastungseffizienz der defekten Bitleitungen hat. Zusätzliche Ziele und Vorteile der Erfindung werden in der folgenden Beschreibung dargelegt, und werden teilweise aus der Beschreibung offensichtlich oder lassen sich erschließen durch Umsetzung der Erfindung. Die Ziele und Vorteile der Erfindung können verwirklicht und erhalten werden durch instrumentellen Mittel und Kombinationen, auf die in den beiliegenden Ansprüchen besonders hingewiesen wird.

Die beiliegenden Zeichnungen, welche in die Spezifikation eingeschlossen sind und einen Bestandteil davon bilden, veranschaulichen eine gegenwärtig bevorzugte Ausführung der Erfindung und dienen zusammen mit der allgemeinen Beschreibung, die oben gegeben wurde, und der detaillierten Beschreibung der bevorzugten Ausführungen weiter unten zusammen dazu, die Prinzipien der Erfindung zur erklären.

Fig. 1 ist ein schematisches Blockdiagramm eines NAND-Zell-Typ EEPROMs gemäß einer Ausführung der vorliegenden Erfindung;

Fig. 2 ist ein Ersatzschaltbilddiagramm eines Speicherzellarrays gemäß einer Ausführung der vorliegenden Erfindung;

Fig. 3A ist ein konkretes Schaltbild eines Speicherzellarrays, einer Hilfsbitleitungssteuerschaltung, und einer Bitleitungsentlastsicherung gemäß einer Ausführung der vorliegenden Erfindung;

Fig. 3B ist ein konkretes Schaltbild einer Hauptbitleitungssteuerschaltung gemäß einer Ausführung der vorliegenden Erfindung;

Fig. 3C ist ein konkretes Schaltbild eines Speicherzellarrays, einer Hilfsbitleitungssteuerschaltung, und einer Bitleitungsentlastsicherung gemäß einer Ausführung der vorliegenden Erfindung;

Fig. 4A-4C sind konkrete Schaltbilder der L/S-Schaltung in einer Hauptbitleitungssteuerschaltung gemäß einer Ausführung der vorliegenden Erfindung;

Fig. 5 ist ein Zeitdiagramm des Lesevorganges in einer Ausführung der vorliegenden Erfindung;

Fig. 6 ist ein Zeitdiagramm für den Vorgang des gesammelten Datensetzens in der Hauptbitleitungssteuerschaltung in einer Ausführung der vorliegenden Erfindung;

Fig. 7 ist ein Zeitdiagramm des Vorganges des einstimmigen Datensetzens in der Hauptbitleitungssteuerschaltung in einer Ausführung der vorliegenden Erfindung;

Fig. 8 ist ein Zeitdiagramm für den Vorgang der Datenverschiebung zur Hauptbitleitungssteuerschaltung in einer Ausführung der vorliegenden Erfindung;

Fig. 9 ist ein Zeitdiagramm für den Vorgang der Abtastung eines Leckstroms aus einer defekten Bitleitung in einer Ausführung der vorliegenden Erfindung;

Fig. 10 ist ein Zeitdiagramm für den Schreibvorgang in einer Ausführung der vorliegenden Erfindung;

Fig. 11 ist ein Zeitdiagramm für den Schreibbestätigungsvorgang in einer Ausführung der vorliegenden Erfindung;

Fig. 12 ist ein Zeitdiagramm für den Vorgang des Abtastens übermäßigen Schreibens in einer Ausführung der vorliegenden Erfindung;

Fig. 13 ist ein Zeitdiagramm für den Vorgang der Entlastung übermäßigen Schreibens in einer Ausführung der vorliegenden Erfindung;

Fig. 14 ist ein Zeitdiagramm für den Datenkopier- Lese-Vorgang in einer Ausführung der vorliegenden Erfindung;

Fig. 15 ist ein Zeitdiagramm für den Vorgang des Datenumkehrens in einer Ausführung der vorliegenden Erfindung und

Fig. 16 ist ein Zeitdiagramm für den Löschbestätigungsvorgang in einer Ausführung der vorliegenden Erfindung.

Eine Ausführung der vorliegenden Erfindung wird im folgenden anhand der beiliegenden Zeichnungen erläutert.

Fig. 1 ist ein schematisches Blockdiagramm eines NAND-Zell- Typ EEPROMs gemäß einer Ausführungsform der vorliegenden Erfindung. Speicherzellarray 1a, 1b, die in einen Teil A und einen Teil B aufgeteilt sind, sind vorgesehen, mit einer Hauptbitleitungssteuerschaltung 2 für das Schreiben, Lesen, Wiederschreiben und Bestätigungslesen von Daten. Die Hauptbitleitungssteuerschaltung 2 ist mit einem Dateneingabe/-ausgabepuffer 9 verbunden und empfängt ein Adreßsignal von einem Adreßpuffer 10. Hilfsbitleitungssteuerschaltungen 3a, 3b zur Ladung/Entladung der Bitleitungen wie gewünscht in einem Schreib- oder Lesevorgang und der Abtastung eines Leseende/übermäßiges Schreiben/ein Löschende von dem Potential der Bitleitung sind für den Speicherzellarray 1a, 1b jeweils vorgesehen. Die Hilfsbitleitungssteuerungsschaltungen 3a, 3b sind über Bitleitungssicherungen 4a, 4b jeweils an eine Schreibende- Abtastschaltung 6 angeschlossen, an eine Übermäßiges- Schreiben-Abtastschaltung 7 und an eine Löschende- Abtastschaltung 8. Die Speicherzellarrays 1a, 1b sind mit Reihenentschlüsslern 5a, 5b zur Steuerung der Steuer-Gates und Auswahl-Gates jeweils ausgestattet. Die Reihenentschlüssler 5a und 5b empfangen Adreßsignale von einem Adreßpuffer 10. Ein Spannungserhöhungsschalter und eine Verteilungsschaltung 11 liefern den Ausgang einer Spannungserhöhungsschaltung 12 zur Erzeugung einer Hochspannung, die notwendig ist zur Wiederbeschreibung der Hauptbitleitungssteuerschaltung 2, der Hilfsbitleitungssteuerschaltung 3a, 3b und der Reihenentschlüssler 5a, 5b. Eine Hochspannung, die notwendig ist für die Datenwiederbeschreibung wird den Hilfsbitleitungssteuerschaltungen 3a, 3b jeweils über Bitleitungssicherungen 4a und 4b zugeführt.

Fig. 2 zeigt ein Ersatzschaltbild eines Speicherzellarrays 1 bestehend aus NAND-Zellen, die matrixförmig angeordnet sind. Die Erklärung wird anhand einer einzigen NAND-Zelle wiedergegeben. In dieser Ausführung sind 8 Speicherzellen M1 bis M8 in Reihe geschaltet, wobei die Drain-Seite der NAND-Zellen mit einer Bitleitung BL0 über einen Auswahltransistor S1 verbunden sind und ihre Source-Seiten mit einer Source-Leitung Vs über einen Auswahltransistor S2 verbunden sind. Die Steuer-Gates und Auswahl-Gates der NAND-Zellen, die in einer Reihe angeordnet sind, sind durch Steuer-Gate-Leitungen CG1 bis CG8 und Auswahl-Gate- Leitungen SG1 und SG2, die diese Zellen gemeinsam haben, verdrahtet. In dieser Ausführung sind Speicherzellen und Auswahltransistoren N-Kanal MOS-Transistoren.

Fig. 3A bis 3C sind Schaltbilder, die konkrete Strukturen der Hauptbitleitungssteuerschaltung 2, der Hilfsbitleitungssteuerschaltungen 3a, 3b und der Bitleitungssicherungen 4a und 4b aus Fig. 1 zeigen. Die Fig. 3A bis 3C zeigen eine durchgehende Schaltung, wenn man sie zusammen betrachtet. Die Fig. 3A und 3C zeigen den Speicherzellenarray 1a, 1b, Hilfsbitleitungssteuerschaltungen 3a, 3b, und jeweils Bitleitungssicherungen 4a, 4b. Fig. 3B zeigt die Hauptbitleitungssteuerschaltung 2. Zur Vereinfachung der Erklärung der Schaltungskonfiguration werden nur Teile, die sich auf Dateneingabe-/-ausgabeleitungen IOA7 und IOB7 (Fig. 3B), d. h. der untere Teil in Fig. 3A bis 3C, in der Hauptbitleitungssteuerschaltung 2 und Hilfsbitleitungssteuerschaltungen 3a und 3b beziehen, beschrieben. Die Lese-/Schreibschaltung (im folgenden als L/S-Schaltung abgekürzt) in der Hauptbitleitungssteuerschaltung 2 ist in Fig. 3B abgebildet. Wie in Fig. 3B gezeigt, stellen E (enhancement = Anreicherung) Typ N-Kanal MOS-Transistoren Qn8, Qn9 und Qn10, Qn11 eine Spannung auf der Bitleitung BL ein entsprechend der in der L/S-Schaltung eingeklinkten Daten. E-Typ N-Kanal MOS-Transistoren Qn12, Qn14, Qn15 und E-Typ N-Kanal MOS-Transistoren Qn13, Qn16, Qn17 verbinden die L/S-Schaltung selektiv mit Bitleitungen BLa1, BLa2 und Bitleitungen BLb1, BLb2. E-Typ N-Kanal MOS-Transistoren Qn18, Qn19 und E-Typ N-Kanal MOS-Transistoren Qn20, Qn21 in der Hilfsbitleitungssteuerschaltung 3a, 3b in Fig. 3A und 3C verbinden die Bitleitungen BLa1, BLa2, BLb1, BLb2 mit der Masse. Ferner laden E-Typ N-Kanal MOS-Transistoren Qn22, Qn23, Qn28 und E-Typ N-Kanal MOS-Transistoren Qn24, Qn25, Qn29 selektiv die Bitleitungen BLa1, BLa2 und BLb1, BLb2. E-Typ N-Kanal MOS-Transistoren Qn26 und Qn27 sind vorgesehen, um ein Schreibende, übermäßiges Schreiben oder ein Löschende aus dem Potential auf der Bitleitung BL abzutasten. Die Bitleitungssicherungen 4a, 4b bestehen aus 4 Sicherungen Fai, Fdai, Fbi, Fdbi für eine Bitleitung, welche gewählt ist von einem Spaltenauswahlsignal CSLi, und beheben einen fehlerhaften Vorgang, der auf eine defekte Bitleitung zurückzuführen ist. Die Sicherungen Fai und Fbi verhindern, daß Ladespannungen VA und VB fallen aufgrund einer defekten Bitleitung. Die Sicherungen Vdai und Vdbi verhindern, daß ein Schreibende, übermäßiges Schreiben oder Löschende fälschlicherweise abgetastet werden aufgrund einer defekten Bitleitung oder einer defekten Speicherzelle. Zum Beispiel wenn die Bitleitung, die von dem Spaltenauswahlsignal CSLi in dem Speicherzellenarray 1a ausgewählt ist oder die Speicherzelle, die mit der Bitleitung verbunden ist, defekt ist, werden die Sicherungen Fai, Fdai, Fbi abgeschnitten. Fig. 4A ist ein Schaltbild, welches konkret die L/S-Schaltung aus Fig. 4B (Fig. 3B) zeigt. Wie in Fig. 4A gezeigt, umfaßt die L/S-Schaltung in der Hauptbitleitungssteuerschaltung 2 einen Flip-Flop bestehend aus E-Typ N-Kanal MOS-Transistoren Qn1, Qn2, Qn3 und E-Typ P-Kanal MOS-Transistoren Qp1, Qp2, Qp3, eine Ausgleichsschaltung bestehend aus E-Typ N-Kanal MOS- Transistoren Qn4, Qn5 und ein Spaltenauswahltor bestehend aus E-Typ N-Kanal MOS-Transistoren Qn6, Qn7. Das Spaltenauswahltor bestehend aus E-Typ N-Kanal MOS- Transistoren Qn6, Qn7 empfängt das Ausgabespaltenauswahlsignal SCLi und verbindet den Flip- Flop selektiv mit Dateneingabe-/-ausgabeleitungen IOA und IOB. Wie in Fig. 4C gezeigt, besteht der Spaltenentschlüsseler aus einer NAND-Schaltung G1, welcher ein Adreßsignal und ein Spaltenauswahlaktivierungssignal CENB zugeführt wird und aus einer Inverterschaltung I1.

Unter Bezugnahme auf das Zeitdiagramm in Fig. 5 wird ein Lesevorgang des so aufgebauten EEPROMs beschrieben. Es wird angenommen, daß die Bitleitung BLa1 in dem Speicherzellenarray 1a ausgewählt wurde. In diesem Fall wird die Bitleitung BLb1 in dem Speicherzellenarray 1b als Blindbitleitung verwendet. Ferner wird angenommen, daß das Steuer-Gate CG2 gewählt wurde. Bitleitungszurücksetzsignale RSTA1, RSTB1 werden niedrig, Hilfsbitleitungsvorladungssignale PRA1, PRB1 und Hilfsbitleitungsauswahlsignale SS1 werden hoch, und Hauptbitleitungsvorladungssignale PREA, PREB werden hoch, wodurch die Bitleitung BLa1 auf die Spannung VA und die Bitleitung BLb1 auf die Spannung VB geladen werden. Die Spannung VA wird höher eingestellt als die Spannung VB. In diesem Beispiel ist die Spannung VA gleich 1,8 V, die Spannung VB gleich 1,5 V. Das ausgewählte Steuer-Gate CG2 wird auf 0 V gesetzt und die nicht ausgewählten Steuer- Gates CG1, CG3 bis CG8 und die gewählten Gates SG1, SG2 werden auf die Versorgungsspannung Vcc gesetzt. Ist der Schwellwert der gewählten Speicherzelle negativ, dann wird das Potential der gewählten Bitleitung BLa1 unterhalb der Spannung VB der Blindbitleitung fallen (Lesedaten "1"). Während, wenn die Schwellspannung der gewählten Speicherzelle positiv ist, das Potential auf der Bitleitung BLa1 unverändert bleibt (Lesedaten "0"). Flip-Flop Aktivierungssignale ΦN, ΦP gehen respektive hoch und tief, und dann geht das Ausgleichssignal ΦE hoch, wodurch die L/S-Schaltung zurückgesetzt wird. Die Hauptbitleitungsauswahlsignale SA, SB gehen hoch, wodurch die L/S-Schaltung mit der Auswahlbitleitung BLa1 und Blindbitleitung BLb1 verbunden wird. Das Flip-Flop aktivierende Signal ΦN wird hoch, und danach ΦP tief, wodurch es möglich wird, das Potential der ausgewählten Bitleitung BLa1 abzutasten. Das abgetastete Potential wird direkt in die L/S-Schaltung eingeklinkt. Das Spaltenauswahlsignal CSLi wird hoch, wodurch die in der L/S-Schaltung eingeklinkten Daten nach außen ausgegeben werden über die Eingabe-/Ausgabeleitung IO. In Fig. 5 werden die folgenden Bedingungen erfüllt: RSTA2 = Vcc, RSTB2 = Vcc, PRA2 = 0 V, PRB2 = 0 V, VRFYA = 0 V, VRFYB = 0 V, ΦNW = Vcc, SS2 = 0 V, VRA = Vcc, VRB = Vcc, ΦDTCA = 0 V, ΦDTCB = 0 V, BLa2 (nichtgewählt, nichtblind) = 0 V, BLb2 (nichtgewählt, nichtblind) = 0 V.

Als nächstes wird der Vorgang des Schreibens von Daten in der Ausführung gemäß der vorliegenden Erfindung beschrieben. Es wird angenommen, daß die Bitleitung BLa1 und das Steuergase CG2 in dem Speicherzellarray 1a ausgewählt wurden.

Als erstes wird unter Bezugnahme auf Fig. 6, 7 und 8 eine Ladeoperation von Schreibdaten erläutert. Die Schreibdaten werden nur an die L/S-Schaltung übertragen, welche der Spaltenadresse entspricht, die es wiederzubeschreiben gilt. Damit die Daten in den Speicherzellen nicht wiedergeschrieben werden können, werden Schreibdaten "1" automatisch in die L/S-Schaltungen gesetzt für jene Spaltenadressen, an welche keine Daten übertragen wurden. Wie in Fig. 6 gezeigt, werden Schreibdaten "1" in allen Spaltenadressen gesetzt, einschließlich redundanter Spalten vor der Datenübertragung. Dateneingabe/-ausgabeleitungen IOA, IOB werden respektive hoch und tief. Ferner werden Flip-Flop-aktivierende Signale ΦN, ΦP respektive tief und hoch, wodurch der Flip-Flop inaktiv gemacht wird. Alle Spaltenadreß-Signale und Spaltenauswahlaktivierungssignale CENB werden hoch und ΦN, ΦP werden respektive hoch und tief, wodurch die Lesedaten "1" in allen Spaltenadressen gesetzt werden. Wenn die Auswahlbitleitung BLb1 ist, werden Dateneingabe-/-ausgabeleitungen IOA, IOB respektive tief und hoch, wie in Fig. 7 gezeigt. Nachdem die Schreibdaten "1" automatisch gesetzt werden, wird die Datenübertragung durchgeführt gemäß des Spaltenadreß-Signals, wie in Fig. 8 gezeigt.

Als nächstes unter Bezugnahme auf das Zeitdiagramm in Fig. 9 wird der Vorgang der Leckerfassung des oben aufgebauten EEPROMS erklärt. In dem NAND-Zelltyp EEPROM werden beinahe 8 V an die Bitleitung während eines "1" Schreibvorganges angelegt, wie später erklärt wird. Weil die Spannung durch eine Spannungserhöhungsschaltung angehoben wird, verhindert ein Leckstrom an der Erhöhungs-Schaltung, daß die Spannung auf das gewünschte Niveau angehoben werden kann. Um dieses Problem zu umgehen, wie bereits beschrieben, wird, nachdem die Daten übertragen worden sind, die Bitleitung mit dem Stromleck abgetastet vor dem Schreibvorgang und die Daten, welche in die den Bitleitungen entsprechenden L-S- Schaltungen geschrieben werden sollen, "0" gemacht. Dieser Vorgang ist in Fig. 9 abgebildet. Der Leckerfassungsvorgang ähnelt dem Lesevorgang, außer, daß weder das Steuergate CG noch das Auswahlgate SG ausgewählt sind. Die ausgewählte Bitleitung BLa1 wird selektiv vorgeladen durch die Hochwerdung des Signales VRFYA, entsprechend der Schreibdaten, welche in die L/S-Schaltung geschrieben werden sollen. Wenn die Schreibdaten, die in die L/S- Schaltung geschrieben werden sollen "1" sind, wird die ausgewählte Bit-Leitung BLa1 vorgeladen. Im Gegensatz dazu, wenn die Schreibdaten "0" sind, wird sie nicht vorgeladen. Im Falle der Bitleitung BLa1 mit einem Stromleck, wird ihr Potential abfallen, aufgrund des Leckes auch wenn die Vorladung durchgeführt wird. Daher, wenn die Bitleitung BLa1 abgetastet wird, werden die Schreibdaten wieder ohne Änderung in die L/S-Schaltungen, die in Bitleitungen ohne Stromleck entsprechen, eingeklinkt. In der L/S-Schaltung, die der Bitleitung mit dem Stromleck entspricht, wird das Schreibdatum "1" geändert, und das Schreibdatum "0" eingeklinkt. Selbstverständlich, wenn das Ausgangsdatum in der L/S-Schaltung das Schreibdatum "0" ist, wird es nicht verändert. Zusammengefaßt, wenn die Schreibdaten in den Datenschaltungen "0" sind, nachdem die Daten geladen sind, wird die Bitleitung in einen niedrig schwebenden Zustand gebracht. Während wenn die Schreibdaten in den Datenschaltungen "1" sind, wird die Bitleitung in einen hohen schwebenden Zustand gezwungen. Da der hohe schwebende Zustand der Bitleitung mit der Stromleckquelle in ein niedriges Niveau geändert wird, sind die Daten, die durch Abtastung der Bitleitungsspannung gewonnen werden, in den Datenschaltungen als Schreibdatenelement gesetzt, nachdem die Leckstromzeit abgelaufen ist. Auf diese Art werden die Schreibdaten geändert, wenn die Stromlecks festgestellt werden, da die Bitleitung mit der Stromleckquelle automatisch überprüft wird, nachdem die Daten geladen wurden, und ein Schreib-Vorgang schließt sich unmittelbar an. In Fig. 9 werden die folgenden Bedingungen erfüllt: VA - 0 V, ΦDTCA = 0 V, ΦDTCB = 0 V, PREA = 0 V, PRA2 = 0 V, PRB2 = 0 V, RSTA2 = Vcc, RSTB2 = Vcc, S2 = 0 V, VRFYB = 0 V, VBB = Vcc, ΦNW = Vcc, CSLi = 0 V, BLa2 (nicht gewählt, nicht blind) = 0 V, BLb2 (nicht gewählt, nicht blind) = 0 V, CG = 0 V, SG1 = 0 V, SG2 = 0 V.

Ein gewöhnlicher Schreibvorgang der vorliegenden Ausführung wird wie im Zeitdiagramm in Fig. 10 durchgeführt. Wenn Bitleitungsrückstellsignale RSTA1, RSTA2 niedrig werden, Hilfsbitleitungsauswahlsignale S1 hoch werden und das Signal VRFYA hoch wird, wird die Bitleitung BLa1 vorgeladen, gemäß der Daten in der L/S-Schaltung. Dann wird das Hauptbitleitungsauswahlsignal SA hoch, was dazu führt, daß die Bitleitung BLa1 mit der L/S-Schaltung verbunden wird. Zusätzlich werden das Hilfsbitleitungsvorladesignal PRA2 und das Hauptbitleitungsvorladesignal PREA hoch, welches erlaubt, daß die Bitleitung BLa2 vorgeladen wird. Wenn die Signale SS1, SA, PRA2, PREA auf die Spannung Vm10 bis zu 10 V erhöht werden und die Spannung VA und die Versorgung ΦNW für die L/S-Schaltung auf die Spannung Vm8 (bis zu 8 V) erhöht werden, geht die Bitleitung BLa1 auf die Spannung Vm8 während eines "1" Schreibvorganges und auf 0 V während eines "0" Schreibvorganges. Die nicht-gewählte Bitleitung BLa2 wird auf die Spannung Vm8 gezwungen, so daß die Speicherzelle nicht beschrieben werden kann. Das ausgewählte Steuergate CG2 wird auf die Versorgungsspannung Vpp (bis zu 20 V) gezwungen. In diesem Fall, wenn die Bitleitung auf 0 V liegt, verschiebt sich der Schwellwert der Speicherzelle ins positive.

Wie oben beschrieben, wird während des Schreibvorganges durch Setzen der Bitleitungssicherung und der Schreibdaten in die L/S-Schaltung, die der Bitleitung entspricht mit einem Stromleck auf "0", die Erhöhungsspannung der Spannung Vm8 daran gehindert zu fallen, aufgrund der Bitleitung mit einem Stromleck. In Fig. 10 werden die folgenden Bedingungen erfüllt: ΦDTCA = 0 V, ΦDTCB = 0 V, VB = 0 V, PREB = 0 V, PRA1 = 0 V, PRB1 = 0 V, PRB2 = 0 V, RSTB1 = Vcc, RSTB2 = Vcc, SS2 = 0 V, SB = 0 V, VRFYB = 0 V, VRA = Vcc, VRB = Vcc, ΦN = Vcc, ΦB = 0 V, ΦE = 0 V, VHL = 0 V, CSLi = 0 V, SG2 = 0 V.

Nun wird unter Bezugnahme auf das Zeitdiagramm in Fig. 11 ein Bestätigungslesevorgang nach dem Schreibvorgang in der Ausführung erklärt. Der Bestätigungslesevorgang ist ähnlich wie der Lesevorgang, nur daß das gewählte Steuergate CG2 auf eine Bestätigungsspannung (z. B. 0,5 V) gesetzt wird, und daß VREFYA hoch wird, bevor Flip-Flop-aktivierende Signale ΦN, ΦP respektive tief und hoch gehen. Dies führt dazu, daß die Wiederschreibdaten wie unten gezeigt umgewandelt werden. Dann wird ein zusätzliches Schreiben durchgeführt, nur für eine Speicherzelle, in welche Daten unzureichend geschrieben wurden.

In diesem Fall werden die Wiederschreibdaten in der L/S- Schaltung, die der Bitleitung, die ein Stromleck hat, entspricht, auch "0", wodurch die Erhöhungsspannung der Spannung Vm8 daran gehindert wird, sogar während eines Wiederschreibvorganges zu fallen. Nach dem Bestätigungslesevorgang wird die Abtastsignalleitung ΦDTCB aktiviert, so daß, wenn die Spannungen auf allen blinden Bitleitungen 0 V sind, diese auf einen hohen Wert gezwungen werden können, um abzutasten, daß der Schreibvorgang abgeschlossen ist. In der defekten Spalte verhindert die Bitleitungssicherung fehlerhaftes Abtasten, wie bereits beschrieben. In Fig. 11 werden die folgenden Bedingungen erfüllt: RSTA2 = Vcc, RSTB2 = Vcc, PRA2 = 0 V, PRB2 = 0 V, VRFYB = 0 V, ΦNW = Vcc, SS2 = 0 V, VRA = Vcc, VRB = Vcc, ΦDTCA = 0 V, CSLi = 0 V, BLa2 (nicht gewählt, nicht blind) = 0 V, BLb2 (nicht gewählt, nicht blind) = 0 V.

Fig. 12 ist ein Zeitdiagramm, welches einen übermäßigen Schreib-, Abtast- und Lesevorgang, nachdem ein Schreibende abgetastet wurde, zeigt. Der übermäßige Schreib-, Abtast- und Lesevorgang ist ähnlich wie der Lesevorgang nur, daß das ausgewählte Steuergate CG2 auf eine übermäßige Schreiben-Abtastspannung, zum Beispiel 2.4 V, gesetzt wird. Dies ermöglicht es, die Speicherzelle festzustellen, in welche Daten übermäßig beschrieben wurden und dessen Schwellwert 2,4 V oder mehr ist. Wenn die Abtastsignalleitungen ΦDTCA niedrig wird, beginnt ein übermäßiges Schreiben-Erhohlvorgang. In diesem Fall wird für die übermäßigen Schreiben-Erhohldaten in der L/S- Schaltung, welche einer Bitleitung entsprechen mit einem Stromleck, die Erhöhungsspannung der Spannung Vm8 ebenfalls daran gehindert, zu fallen während des übermäßigen Schreib- Erhohlungsvorganges. In Fig. 12 sind die folgenden Bedingungen erfüllt: RSTA2 = Vcc, RSTB2 = Vcc, PRA2 = 0 V, PRB2 = 0 V, VRFYA = 0 V, VRFYB = 0 V, ΦNW = Vcc, VRA = Vcc, VRB = Vcc, ΦDTCB = 0 V, CSLi = 0 V, SS2 = 0 V, BLA2 (nicht gewählt, nicht blind) = 0 V, BLb2 (nicht gewählt, nicht blind) = 0 V.

Fig. 13 ist ein Zeitdiagramm, welches einen übermäßigen Schreiben-Erhohlvorgang zeigt. Der übermäßige Schreiben- Erhohlvorgang ist ähnlich wie der Schreibvorgang, nur daß das ausgewählte Steuergate CG2 auf 0 V gesetzt wird. Dies führt dazu, daß der Schwellwert der Speicherzelle, in welche übermäßig Daten geschrieben wurden, ins negative geschoben wird, um auf einen bestimmten Wert zurückzukehren. Hier wird die Bitleitung der Speicherzelle, in welche Daten übermäßig hineingeschrieben wurden, auf die Spannung Vm8 gesetzt und die Bitleitung der Speicherzelle, in welche nicht übermäßig Daten geschrieben werden, ist auf 0 V gezwungen. Wenn die Bitleitung der nicht übermäßig beschriebenen Speicherzelle auf einen mittleren Wert zwischen der Spannung des gewählten Steuergates CG2, d. h. 0 V in diesem Fall und der Spannung auf der Bitleitung, d. h. Vm8, in diesem Fall, der übermäßig beschriebenen Speicherzelle, führt dies zu besseren Ergebnissen. In Fig. 13 sind die folgenden Bedingungen erfüllt: ΦDTCA = 0 V, ΦDTCB = 0 V, VB = 0 V, PREB = 0 V, PRA1 = 0 V, PRB1 = 0 V, PRB2 = 0 V, RSTB1 = Vcc, RSTB2 = Vcc, SS2 = 0 V, SB = 0 V, VRFYB = 0 V, VRA = Vcc, VRB = Vcc, ΦN = Vcc, ΦP = 0 V, ΦE = 0 V, VHL = 0 V, CSLi = 0 V, SC2 = 0 V.

Die Fig. 14 und 15 sind Zeitdiagramme, die einen Schreibdatensetzvorgang zeigen, der für einen Seitenkopiervorgang benutzt wird. Die Schreibdaten werden nicht nur von der Eingabe-Ausgabeleitung IO verschoben vor der Schreiboperation, sondern werden auch benutzt in einer Kopierfunktion, wenn eine Seite von Daten in den Speicherzellen, die ein Steuergate gemeinsam haben, in die Speicherzellen einer anderen Seite kopiert werden. Dieser Kopiervorgang zu dieser Zeit wird anhand der Fig. 14 und 15 beschrieben. In Fig. 14 werden die folgenden Bedingungen erfüllt: RSTA2 = Vcc, RSTB2 = Vcc, PRA2 = 0 V, PRB2 = 0 V, VRFYA = 0 V, VRFYB = 0 V, ΦNW = Vcc, CSLi = 0 V, SS2 = 0 V, VRA = Vcc, VRB = Vcc, ΦDTCA = 0 V, ΦDTCB = 0 V, BLa2 (nicht gewählt, nicht blind) = 0 V, BLb2 (nicht gewählt, nicht blind) = 0 V. In Fig. 15 werden die folgenden Bedingungen erfüllt: RSTA2 = Vcc, RSTB2 = Vcc, PRA2 = 0 V, PRB2 = 0 V, VRFYB = 0 V, ΦNW = Vcc, SS2 = 0 V, VRB = Vcc, ΦDTCA = 0 V, ΦDTCB = 0 V, CLS1 = 0 V. BLa2 (nicht gewählt, nicht blind) = 0 V, BLb2 (nicht gewählt, nicht blind) = 0 V, CG = 0 V, SG1 = 0 V, SG2 = 0 V.

Erst wird der Lesevorgang der Daten ausgeführt, wie in dem Zeitdiagramm in Fig. 14 gezeigt. Zum Beispiel wenn eine Seite des Speicherzellarrays 1a kopiert wird in eine Seite des Speicherzellarrays 1b, wird das Schreiben vollzogen gemäß der Daten, die in der L/S-Schaltung nach dem Lesen eingeklinkt sind. Zum Beispiel wenn eine Seite des Speicherzellarrays 1a in eine Seite des gleichen Speicherzellarrays kopiert wird, führt der Schreibvorgang der auf den Daten, die in der L/S-Schaltung eingeklinkt sind, zu einer Inversion der Daten. Um dieses Problem zu lösen, wird ein Dateninversionsvorgang, wie in Fig. 15 gezeigt, ausgeführt. Der Dateninversionsvorgang ist ähnlich wie der Bestätigungs-Lese-Vorgang, außer daß, wenn weder das Steuergate, noch das Auswahlgate ausgewählt sind und das Signal VRFYA einen hohen Wert annimmt, die Spannung VRA auf 0 V gesetzt wird. Dies führt dazu, daß die Daten, die in der L/S-Schaltung eingeklinkt sind, invertiert werden, welches erlaubt, daß nur die Schreibdaten in der L/S- Schaltung, die der Bitleitung mit einem Stromleck entsprechen, "0" sind.

Fig. 16 ist ein Zeitdiagramm, welches einen Lösch- Bestätigungsvorgang der vorliegenden Ausführung zeigt. Die Datenlöschung wird durchgeführt durch Anlegen der Spannung Vpp auf das P-Substrat oder die P-Wanne und Zwingen der Steuergates CG1 bis CG8 in dem ausgewählten Block auf 0 V. Der Lösch-Bestätigungsvorgang nach dem Löschvorgang wird in Fig. 16 gezeigt. Dieser Lösch-Bestätigungsvorgang ist ähnlich wie der Lesevorgang, außer daß die Steuergates CG1 bis CG8 alle auf die Spannung 0 V gesetzt werden. Wenn keine der 8 Speicherzellen, welche in Reihe geschaltet sind und eine NAND-Zelle bilden, gelöscht werden, wird die niedrige Spannung auf die Abtastsignalleitung ΦDTCA gelegt und dann der Löschvorgang wieder vollzogen. In Fig. 16 sind die folgenden Bedingungen erfüllt: RSTA2 = Vcc, RSTB2 = Vcc, PRA2 = 0 V, PRB2 = 0 V, VRFYB = 0 V, ΦNW = Vcc, SS2 = 0 V, VRA = Vcc, VRB = Vcc, ΦDTCA = 0 V, ΦDTCB = 0 V, CLSi = 0 V, BLa2 (nichtgewählt, nichtblind) = 0 V, BLb2 (nichtgewählt, nichtblind) = 0 V.

Mit der vorliegenden Ausführung wird die Bitleitung mit einem Stromleck abgetastet, wobei die Schreibdaten in der L/S-Schaltung eingeklinkt sind und die Daten in der L/S- Schaltung, die der Bitleitung entsprechen, werden automatisch auf die Bitleitung gesetzt, so daß die Ausgabe der Schaltung mit einem niedrigen Stromversorgungsvermögen, wie der Spannungserhöhungsschaltung nicht auf die Bitleitungen angewendet werden dürfen. Zusätzlich werden Sicherung verwendet. All dies wirkt zusammen, um ein EEPROM zu schaffen, mit einer hohen Bitleitungsentlastungseffizienz. Insbesondere, weil die Bitleitung mit einem Stromleck automatisch geprüft wird, nachdem die Daten geladen sind und sich der Schreibvorgang unmittelbar anschließt, ist es möglich, im Schreibmodus die CPU zu entlasten. Das Laden von Daten kann kurze Zeit nach Einschaltung des Schreibmodus vollzogen werden. Daher ist es möglich, einen leicht zu benutzenden NAND-Zelle-Typ EEPROM zu schaffen mit einer hohen Entlastungseffizienz für defekte Bitleitungen.

Während in der Ausführung ein Stromleck verhindert wird durch Gleichsetzung des Potentials auf einer Bitleitung mit einem Stromleck, auf das Potential am Ziel des Leckstromes während des Schreibvorgangs, kann das elektrische Potential auf der Bitleitung mit dem Stromleck während des Schreibvorganges eine Versorgungsspannung oder eine Versorgungsschaltung sein mit einem Stromversorgungsvermögen hoch genug, um das Stromleck zu überwinden, solange die Schreibvorgangsspannung für die guten Bitleitungen nicht von dem korrekten Wert abweicht. Wie oben detailliert beschrieben, wird mit der vorliegenden Erfindung eine Bitleitung mit einem Stromleck automatisch geprüft nach dem Datenladen, woran sich unmittelbar ein Schreibvorgang anschließt, ohne Prüfung einer Bitleitung mit einem Stromleck, bevor der Schreibmodus eingeschaltet wird, oder während der Zeit zwischen der Einschaltung des Schreibmodus bis zum Laden der Daten. Dies erlaubt das Laden der Daten kurze Zeit nachdem der Schreibmodus eingeschaltet wurde. Daher ist es möglich, einen leicht zu benutzenden NAND-Zell-Typ EEPROM zu verwirklichen mit einer hohen Entlastungseffizienz defekter Bitleitungen. Zusätzliche Vorteile und Abwandlungen werden dem Fachmann leicht auffallen. Daher ist die Erfindung in ihren weiteren Aspekten nicht auf die spezifischen Details und repräsentativen Vorrichtungen, die hierin gezeigt und beschrieben wurden, beschränkt. Entsprechend können verschiedene Abwandlungen gemacht werden, ohne vom Geist oder Umfang des allgemeinen erfinderischen Konzeptes abzuweichen, wie es durch die beiliegenden Ansprüche und ihren Entsprechungen bestimmt ist.

Claims (10)

1. Halbleiter-Permanentspeichervorrichtung, umfassend:
ein Speicherzellen-Array, in welchem elektrisch löschbare programmierbare Speicherzellen matrixförmig angeordnet sind;
eine Vielzahl von Datenschaltungen zur Speicherung von Daten, um einen Zustand eines Schreibvorganges der Speicherzellen in dem Speicherzellen-Array zu steuern;
eine Vorrichtung zur Durchführung eines Schreibvorganges durch Steuerung des Bitleitungspotentials für jede Speicherzelle in dem Speicherzellen-Array gemäß des Inhalts der entsprechenden Datenschaltung,
dadurch gekennzeichnet, daß
eine Vorrichtung vorgesehen ist zur Feststellung mindestens einer defekten Bitleitung mit einem Stromleckdefekt, nachdem Daten in die Datenschaltungen geladen wurden; und
eine Vorrichtung vorgesehen ist zur Zurücksetzung der Schreibdaten, die nur der defekten Bitleitung entsprechen unter den Schreibdaten in den Datenschaltungen.

2. Halbleiter-Permanentspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
nachdem die Schreibdaten geladen wurden, die Bitleitung des Speicherzellen-Arrays in einen niedrigen schwebenden Zustand gebracht wird, wenn die Schreibdaten in den Datenschaltungen "0" sind, und die Bitleitung in einen hohen schwebenden Zustand gezwungen wird, wenn die Schreibdaten in den Datenschaltungen "1" sind;
die Vorrichtung zur Feststellung feststellt, ob die Bitleitung die Leckstromquelle hat, durch Prüfen, daß der hohe schwebende Zustand der Bitleitung mit der Leckstromquelle in ein niedriges Niveau verwandelt wird;
die Vorrichtung zur Rücksetzung der Daten die Daten, die erhalten wurden durch Prüfen der Bitleitungsspannung, in den Datenschaltungen zurücksetzt als Schreibdaten nachdem eine Stromleckzeit abgelaufen ist.

3. Halbleiter-Permanentspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung zur Feststellung die defekte Bitleitung mit dem Stromleckdefekt feststellt durch einen der folgenden Leckfeststellungsvorgänge: einem Bestätigungs- Lesen-Vorgang, einem übermäßigen Schreib-Abtast- Lesevorgang, einem Datenkopierlesevorgang, einem Dateninversionsvorgang, und einem Löschbestätigungsvorgang.

4. Halbleiter-Permanentspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
in der Vorrichtung zur Datenrückstellung eine Bitleitungsspannungssetzschaltung vorgesehen ist zur Setzung einer Bitleitung auf eine erste und zweite Bitleitungslesespannung;
jede der Datenschaltungen aus einem CMOS-Flip-Flop besteht, wovon ein Anschluß mit der Bitleitung über einen schaltenden MOS-Transistor verbunden ist;
die Bit-Leitungsspannungs-Setzschaltung verbunden ist mit der Bitleitung und den Ausgangswert des CMOS Flip- Flop, der als Datenschaltung dient, empfängt;
der CMOS Flip-Flop eine Schreib-Bitleitungsspannung ausgibt auf der Bitleitung über den schaltenden MOS- Transistor, und der CMOS Transistor die Bit- Leitungsspannung abtastet, nachdem die Bitleitungsspannungssetzschaltung betätigt wurde, der Flip-Flop die abgetastete Spannung speichert und die Datenrücksetzung bewirkt.

5. Halbleiter-Permanentspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Ausgangsanschluß des CMOS-Flip-Flop zur Ausgabe einer Schreib-Bitleitungs-Spannung auch als Eingabeanschluß für den CMOS-Flip-Flop dient zur Abtastung der Bitleitungsspannung.

6. Halbleiter-Permanentspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzelle aus einer Ladungsspeicherschicht und einem Steuergate, welche in dieser Reihenfolge auf einem Halbleitersubstrat geschichtet sind, besteht, und die Speicherzellen dieses Typs in Reihe geschaltet sind in Spalten, um eine NAND-Zellenstruktur zu bilden.

7. Halbleiter-Permanentspeichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß
eine Vielzahl von Bitleitungen vorgesehen ist, die an die Speicherzellen gekoppelt sind;
die Datenschaltungen zur Speicherung von Daten auch Daten zum Setzen einer ausgewählten Bitleitung aus der Vielzahl von Bitleitungen auf eine erste Schreib- Bitleitungsspannung oder eine zweite Schreib- Bitleitungsspannung während eines Schreibvorgangs speichert;
die Vorrichtung zur Zurücksetzung von Schreibdaten, die nur den defekten Bitleitungen entsprechen unter den Schreibdaten in den Datenschaltungen, die Daten auf solche Daten zurücksetzt, um eine Bitleitung auf eine erste Schreib-Bitleitungsspannung oder eine zweite Bitleitungsspannung zu setzen, während eines Schreibvorgangs.

8. Halbleiter-Permanentspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die erste Lese-Bitleitungsspannung gleich der Spannung an der Zielschaltung des Leckstroms von der defekten Bitleitung mit dem Leckstrom ist, oder gleich der Ausgangsspannung einer Versorgung oder einer Versorgungsschaltung mit einem Stromversorgungsvermögen hoch genug, um mit dem Leckstrom der defekten Bitleitung mit dem Stromleck umzugehen.

9. Halbleiter-Permanentspeichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß
die Vielzahl von Datenschaltungen zur Speicherung von Daten auch zur Abtastung der Spannungen auf Bitleitungen des Speicherzellen-Arrays und zur erneuten Speicherung der abgetasteten Spannungen vorgesehen ist; und
die Vorrichtung zur Zurücksetzung der Schreibdaten die Inhalte der Datenschaltungen ersetzt, die nur den defekten Bitleitungen mit einem Stromleck entsprechen, mit einem solchen Datenelement, welches dazu führt, daß die Vorrichtung zur Ausführung eines Schreibvorganges die Bitleitung auf eine erste Schreibbitleitungsspannung setzt während eines Schreibvorganges, und nicht den Inhalt der Datenschaltungen verändert, die den Bitleitungen ohne Stromleck entsprechen, wenn die Datenschaltungen die Spannungen abtasten auf den Bitleitungen und die abgetasteten Spannungen erneut speichern.

10. Halbleiter-Permanentspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß
die Vorrichtung zur Datenrückstellung ausgestattet ist mit einer Bitleitungsspannungssetzschaltung zum Setzen einer Bitleitung auf eine erste oder zweite Bitleitungslesespannung;
die ersten und zweiten Bitleitungslesespannungen so gesetzt sind, daß eine defekte Bitleitung mit einem Stromleck gezwungen werden kann auf eine zweite Bitleitungslesespannung unabhängig vom Inhalt der Datenschaltung; und
die Vorrichtung zur Durchführung eines Schreibvorganges die Bitleitung auf eine erste Bitleitungsspannung setzt, während eines Schreibvorganges, wenn die Datenschaltung die zweite Bitleitungslesespannung auf einer Bitleitung abtastet und diese abgetastete Spannung erneut speichert.