KR100273179B1 - 비휘발성 메모리 회로의 메모리 셀 검증 수행 방법 및 장치 - Google Patents

비휘발성 메모리 회로의 메모리 셀 검증 수행 방법 및 장치 Download PDF

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Abstract

메모리 셀 검증 수행 방법 및 집적 비휘발성 메모리 회로는 메모리 삭제 또는 프로그래밍 동작 중과 같이, 선택된 비휘발성 메모리 셀의 상태를 검증하는 회로를 포함한다. 바람직한 본 발명은 샘플링 주기동안 계속 유효한 검증 신호 (RAW VERIFY OK) 에만 응답하여 성공적인 검증 데이타를 출력하기 위하여, 플립플롭 (60') 을 포함하는 간단한 논리 회로 (24) 를 사용함으로써 성공적인 검증 데이타가 잘못 출력되는 것을 방지할 수 있다. 논리 회로 (24) 의 출력 신호 (VERIFY OK) 는 샘플링 주기 종료시의 플립플롭 (60') 의 상태를 나타낸다. 샘플링 주기의 종료시에 플립플롭 (60') 의 상태가 제1 상태라는 것을 나타내는 출력신호 (VERIFY OK)의 레벨은 성공적인 검증 데이타로 해석된다.

Description

비휘발성 메모리 회로의 메모리 셀 검증 수행 방법 및 장치
본 발명은 한 번 이상의 메모리 삭제 또는 프로그래밍 동작의 각 단계 동안에 선택된 메모리 셀의 상태를 검증하는 검증 동작을 수행하는 집적 비휘발성 메모리 회로 (바람직하게는 집적 플래쉬 메모리 회로) 와, 이러한 검증 동작을 수행하는 방법에 관한 것이다. 본 발명의 비휘발성 메모리 장치는 충분한 지속 시간의 샘플링 주기 동안에 검증 신호의 계속적인 정확성에만 응답하여 성공적인 검증 데이타를 출력할 수 있는 논리 수단을 포함하기 때문에 성공적인 검증 데이타가 잘못 출력되는 것을 방지할 수 있다.
명세서와 청구범위 전반에 있어서, 용어 "연결된" (전자 구성 요소가 다른 전자 구성요소와 "연결된" 것을 의미하였음)의 의미는 넓은 의미로 구성요소들이 전자적으로 또는 전자기적으로 그 주위 환경하에서 충분한 힘으로 결합되어있다는 것을 뜻한다. 즉, 전기적으로 도전성을 가진 소자가 물리적으로 2 개의 구성요소 사이에 연결되어 있는 좁은 의미를 뜻하지 않는다.
비휘발성 메모리 칩 (집적 회로) 는 상업적으로 점점 중요해지고 있다. 일반적인 비휘발성 메모리 칩은 비휘발성 메모리 셀 어레이를 포함하며, 각 셀은 반영구적인 전하 저장 능력이 있는 플로우팅 게이트를 갖는 트랜지스터를 구비한다. 각 셀에 의하여 인출되는 전류는 그에 대응하는 플로우팅 게이트에 저장된 전하의 양에 의하여 결정된다. 따라서, 각 플로우팅 게이트에 저장된 전하는 그 대응 셀내에 "반영구적으로" 저장된 데이터 값을 결정한다.
특히, 비휘발성 메모리 칩 중에서 유용한 형태중의 하나는 각각의 셀이 플래쉬 메모리 장치 (트랜지스터) 로 이루어지는 플래쉬 메모리 셀 어레이이다. 각 플래쉬 메모리 장치의 플로우팅 게이트에 저장된 전하 (즉, 각 셀에 저장된 데이터 값) 는 공지된 방식으로 게이트와 소오스에 인가되는 전압을 적당히 변화시킴으로써 삭제할 수 있다.
도 1 은 종래의 비휘발성 메모리 칩의 개략적인 블록도이다. 도 1 의 집적 회로 (3) 는 하나 이상의 I/O 패드 (30) 와, I/O 패드 (30) 용 입출력 버퍼 회로 (10) 와, 외부 장치로부터 메모리 어드레스 비트를 수신하는 어드레스 버퍼 (A0 내지 Ap) 와, 로우 디코더 회로 (X 어드레스 디코더) (12) 와, 컬럼 멀티플레서 회로 (Y 멀티플렉서) (14) 와, 컬럼 (16A) 과 같은 비휘발성 메모리 셀들의 컬럼을 구비하는 메모리 어레이 (16) 를 구비한다. 각 어드레스 버퍼 (A0 내지 Ap) 는 어드레스 비트 신호 (X0 내지 Xn 및 Y0 내지 Yn) 중에서 상이한 하나를 (외부 장치로부터 수신하는) 어드레스 비트 패드를 포함한다.
I/O 버퍼 회로 (10) 는 "라이트" 브랜치와 "리드" 브랜치를 포함한다. 라이트 브랜치는 입력 버퍼 (18) 를 구비한다. 리드 브랜치는 감지 증폭기 (19) 와 출력 버퍼 (20) 를 구비한다. 칩 (3) 은 I/O 패드 (30) 에서 외부 장치로부터 (메모리 어레이 (16) 에 라이트되는) 데이타를 수신하고, 라이트 브랜치에서 데이타를 버퍼링한 후, 이 데이타를 소정의 메모리 셀로 라이트 시켜 라이트 동작을 수행한다. 칩 (3) 은 리드 브랜치에서 데이타를 증폭하고 버퍼링한 후 이 데이타를 I/O 패드 (30) 로 인가하는 리드 동작을 수행하도록 제어되기도 한다.
비록 한 개의 I/O 패드 (패드 (30)) 만 도 1 에 도시되어 있지만, 도 1 의 일반적인 구성은 복수개의 I/O 패드를 포함하며, 각 I/O 패드는 회로 (10) 와 유사하거나 동일한 I/O 버퍼 회로에 의하여 버퍼링된다. 예를들면, 도 1 회로의 일 구성은 8 개의 I/O 패드와, 회로 (10) 와 동일한 8 개의 버퍼 회로와, 각 버퍼 회로의 출력 버퍼 (20) 의 출력단과 I/O 패드중의 한 패드 사이에 연결된 한개의 라인 (따라서, 8 개의 데이타 비트가 병렬로 버퍼 (20) 로부터 패드로 리드됨) 과, 각 버퍼 회로의 입력 버퍼 (18) 의 입력단과 I/O 패드중의 한 패드 사이에 연결된 한개의 라인 (따라서, 8 개의 데이타 비트가 병렬로 패드로부터 버퍼 (18) 로 라이트됨) 을 포함한다. 각 I/O 패드는 출력 버퍼가 인에이블 되어 있지 않을 경우에는 통상적으로 고 임피던스 상태이다.
메모리 어레이 회로 (16)의 각 셀 (저장 장소) 은 로우 인덱스 (디코더 회로 (12) 에 의하여 결정된 X 인덱스) 와 컬럼 인덱스 (디코더 회로 (14) 에 의하여 결정된 Y 인덱스) 로 표시된다. 도 2는 메모리 어레이 (16) 셀의 2 개 컬럼에 대한 개략적인 구조도이다 (예를들어, 우측 컬럼은 도 1 의 컬럼 (16A) 에 대응한다). 도 2의 좌측 컬럼은 "n" 개의 메모리 셀을 구비하며, 각 셀은 플로우팅 게이트 N 채널 트랜지스터 (N1, N3, ..., Nn) 중의 하나로 이루어진다. 각 트랜지스터 (N1 - Nn)의 드레인은 비트라인 (13) 에 연결되며, 각각의 게이트는 서로 다른 워드라인 (워드라인 (0) 내지 워드라인 (n) 중의 하나)과 연결된다. 도 2 의 우측 컬럼도 "n" 개의 메모리 셀을 구비하며, 각 셀은 플로우팅 게이트 N 채널 트랜지스터 (N2, N4, ..., Nm) 중의 하나로 이루어진다. 각 트랜지스터 (N2 - Nm) 의 드레인은 비트라인(15)에 연결되며, 각각의 게이트는 서로 다른 워드라인 (워드라인 (0) 내지 워드라인 (n) 중의 하나)과 연결된다. 트랜지스터 (N1, N3, ..., Nn) 및 트랜지스터(N2, N4, ..., Nm)의 각 소오스는 소오스 전위 (일반적으로 리드 또는 프로그램 동작중인 칩에서는 접지 전위임)를 유지한다.
각 메모리 셀이 비휘발성 메모리 셀인 경우에, 트랜지스터 (N1, N3, ..., Nn, N2, N4, ..., Nm) 각각은 반영구적인 전하 저장 능력있는 플로우팅 게이트를 가진다. 각 셀 (즉, 트랜지스터 (N1, N3, ..., Nn, N2, N4, ..., Nm)에 의하여 인출되는 전류는 그 대응하는 플로우팅 게이트에 저장된 전하의 양에 의하여 결정된다. 따라서, 각 플로우팅 게이트에 저장된 전하는 그 대응 셀어 "반영구적으로" 저장된 데이타 값을 결정한다. 트랜지스터 (N1, N3, ..., Nn, N2, N4, ..., Nm) 각각이 플래쉬 메모리 장치인 경우에 (각 트랜지스터 (N1, N3, ..., Nn, N2, N4, ..., Nm) 를 표시하기 위하여 사용된 심볼로써 도 2 에 표시된 것처럼), 각 플로우팅 게이트에 저장된 전하는 공지된 방식으로 게이트와 소오스에 인가되는 전압을 적당히 변화시킴으로써 삭제할 수 있다 (따라서, 각 셀에 저장된 데이타를 삭제할 수 있다).
어드레스 비트 (Y0 - Ym) 에 응답하여, 도 1 의 회로 (14) 는 메모리 셀 어레이 (16) 컬럼중의 하나를 선택하는 컬럼 어드레스를 결정하며 (선택된 컬럼의 비트라인을 도 1 의 노드 1 에 연결시킴), 어드레스 비트 (X0 - Xn) 에 응답하여, 도 1 의 회로 (12) 는 선택된 컬럼내의 한 셀을 선택하는 로우 어드레스를 결정한다. 컬럼 어드레스가 도 2 의 우측 컬럼 (비트라인 (15) 을 포함하는 컬럼)을 선택하고, 로우 어드레스가 워드라인 (0) 을 따라서 연결된 셀 (트랜지스터 (N2)를 구비하는 셀)을 선택하는 일예를 고려하기로 한다. 선택된 셀내에 저장된 데이타 값을 리드하기 위하여, 이러한 값을 나타내는 신호 (전류 신호)가 셀의 드레인 (예를들면, 트랜지스터 (N2) 의 드레인)으로부터 비트라인 (15) 및 회로 (14) 를 통하여 도 1 의 노드 1 으로 전달된다. 선택된 셀에 데이타를 라이트하기 위하여, 이러한 값을 나타내는 신호가 셀의 게이트와 드레인 (예를들면, 트랜지스터 (N2) 의 게이트와 드레인)에 전달된다.
특히, 도 1 의 회로는 다음과같이 라이트 동작을 수행한다. 어드레스 버퍼 (A0 내지 An) 각각은 비트 (X0 - Xn) 중의 하나를 디코더 회로 (12) 에 인가하고, 어드레스 버퍼 (An+1 내지 Ap) 각각은 비트 (Y0 - Ym) 중의 하나를 멀티플렉서 회로 (14) 에 인가한다. 이들 어드레스 비트에 응답하여, 회로 (14) 는 컬럼 (16A) 과 같은 메모리 셀 어레이 (16) 컬럼중의 하나를 선택하는 컬럼 어드레스를 결정하고, 회로 (12) 는 선택된 컬럼내의 셀 하나를 선택하는 로우 어드레스를 결정한다. 제어기 (29) 또는 후술된 여타의 회로로부터 공급될 수 있는 라이트 커맨드에 응답하여, 입력 버퍼 (18) 의 출력단에 존재하는 신호 (데이타를 의미함)가 회로 (14) 를 통하여 로우 및 컬럼 어드레스에 의하여 결정된 어레이 (16) 의 셀 (즉, 이러한 셀의 드레인)에 인가된다. 이러한 라이트 동작 동안에, 출력 버퍼 (20) 는 디스에이블 상태이다. 데이타 래치 (무도시) 는 I/O 패드 (30) 로부터 수신된 데이타 (메모리 셀에 라이트되는 데이타)를 저장하기 위하여 일반적으로 입력 버퍼 (18) 와 I/O 패드 (30) 사이에 위치한다. 래치된 데이타가 입력 버퍼 (18) 로 보내지면, 입력 버퍼 (18) 는 선택된 메모리 셀에 인가되는 전압을 노드 1 에 발생시킨다. 입력 버퍼 (18) 는 일반적으로 리드 동작중에는 고 임피던스 모드 (디스에이블 상태)에 있을 수 있는 출력을 갖는 3 상 상태 구동기로 구성된다. 또 다른 구성에 있어서는, 래치와 입력 버퍼 (18) 의 기능을 단일 장치로 구현한다.
도 1 의 회로는 다음과같이 리드 동작을 수행한다. 어드레스 버퍼 (A0 내지 An) 각각은 비트 (X0 - Xn) 중의 하나를 어드레스 디코더 회로 (12) 에 인가하고, 어드레스 버퍼 (An+1 내지 Ap) 각각은 비트 (Y0 - Ym) 중의 하나를 어드레스 디코더 회로 (14) 에 인가한다. 이들 어드레스 비트에 응답하여, 회로 (14) 는 컬럼 (16A) 과 같은 메모리 셀 어레이 (16) 컬럼중의 하나를 선택하는 컬럼 어드레스를 메모리 어레이 (16) 에 인가하고, 회로 (12) 는 선택된 컬럼내의 셀 하나를 선택하는 로우 어드레스를 메모리 어레이 (16) 에 인가한다. 제어기 (29) 또는 후술된 여타의 회로로부터 공급되는 리드 커맨드에 응답하여, 로우 및 컬럼 어드레스에 의하여 결정된 어레이 (16) 의 셀내에 저장된 데이타 값을 나타내는 전류 신호 (데이타 신호) 가 선택된 셀의 드레인으로부터 선택된 셀의 비트라인을 통하여 감지 증폭기 (19) 로 공급된다. 이 데이타 신혼는 후술된 방식으로 증폭기 (19) 내에서 처리되며, 증폭기 (19) 의 출력은 출력 버퍼 (20) 에서 버퍼링되어 최종적으로 I/O 패드 (30) 에 인가된다.
선택된 어레이 셀에 대한 리드 동작시에, 만약 이 셀이 삭제된 상태라면, 이 셀은 감지 증폭기 (19) 에서 제1 전압으로 변환될 제1 전류를 도통시킬 것이다. 만약 이 셀이 프로그램된 상태이면, 이 셀은 감지 증폭기 (19) 에서 제2 전압으로 변환될 제2 전류를 도통시킬 것이다. 감지 증폭기 (19) 는 셀의 상태 (즉, 이진값 1 또는 0 에 대응하는 프로그램 또는 삭제 상태의 셀 상태)를 나타내는 전압과 기준 전압을 비교하여 셀의 상태를 결정한다. 이 비교에 의한 출력은 감지 증폭기 (19) 가 출력 버퍼 (20) 로 보내는 하이 또는 로우 중의 하나 (디지탈 값의 1 또는 0 에 대응)이며, 이 출력버퍼는 대응하는 데이타 신호를 순서대로 I/O 패드 (30) 에 인가시킨다.
도 1 의 비휘발성 메모리 칩 (3) 은 일련의 하나 이상의 커맨드 (즉, "Erase Setup" 커맨드 그 후 "Erase Confirm" 커맨드) 에 의하여, 각 셀의 플로우팅 게이트에 저장된 전하의 양을 방전시킴으로써, 메모리 어레이 (16) 의 모든 셀 또는 선택된 셀을 삭제시키는 삭제 동작도 수행할 수 있다. 일반적으로, 어레이 (16) 의 모든 셀 또는 이런 셀들의 큰 블럭은 삭제 동작 동안에 동시 또는 사실상 동시에 삭제된다. 각 삭제 동작은 한번 이상의 삭제 동작시에 셀들이 소정의 스레쉬홀드 전압을 갖는다는 것을 검증하는 "검증" 단계를 포함하는 일련의 단계를 구비한다. 또한, 셀이 소정의 스레쉬홀드 전압을 갖도록 프로그래밍되었는 가를 결정하기 위하여, 일반적으로 셀 프로그래밍 동작 동안에도 검증 단계를 수행한다(삭제된 셀의 스레쉬홀드 전압과는 다른 스레쉬홀드 전압을 갖도록 셀이 프로그래밍됨).
특히, 도 1 의 메모리 어레이 (16) 의 셀이 삭제될 예정이면, "Erase Setup" 커맨드와 그 다음의 "Erase Confirm" 커맨드가 외부 장치로부터 I/O 패드 (30) 로 보내진다. 이때, 이들 각 커맨드는 병렬 비트를 구비하며, 이 상이한 비트는 병렬로 I/O 패드 (30) 및 I/O 패드 (30) 와 동일한 부가 I/O 패드로 전달된다. 이 커맨드는 I/O 패드 (30) (또는 I/O 패드 (30) 및 부가 I/O 패드)로부터 입력 버퍼 (18) (또는 입력 버퍼 (18) 및 다른 I/O 패드에 연결된 입력버퍼)로 전달되고 그 후에 제어기 (29) 로 전달된다. 일반적으로 커맨드 수행 논리 및 상태 머신을 포함하는 제어기 (29) 는 각 커맨드를 처리하여 지시 데이타를 발생시키고, 이 지시 데이타를 회로 (14) 와 감지 증폭기 (19) (및 도 1 의 메모리 칩(3) 의 여타 구성요소) 에 공급하여, 선택된 메모리 셀을 삭제하는 데 필요한 일련의 단계를 칩 (3) 이 수행할 수 있도록한다. 이들 단계는 하나 이상의 삭제 동작의 각 단계에서 셀이 소정의 스레쉬홀드 전압을 갖는가를 검증하는 검증 단계 (즉, 도 7 과 관련하여 후술된 검증 단계)를 포함한다.
각 검증 단계 동안에, 검증 데이타 (도 1 에서 "RAW VERIFY OK" 로 표시됨) 가 감지 증폭기 (19) 의 출력에 응답하여 AND 게이트 (22) 로부터 출력된다. 이 검증 데이타는 제어기 (29) 에 피드백 될 수 있다. 일반적으로, 외부 장치는 칩 (3) 의 출력 패드를 폴링하여 삭제 동작이 완료되었는지의 여부와 삭제 동작이 성공적이었는 지의 여부를 결정한다.
종래의 메모리 삭제 동작은 도 3 을 참조하여 보다 상세히 기술한다. 도 3 은 도 1 의 메모리 칩 (3) 의 변형인 종래의 플래쉬 메모리 시스템 (103) 의 블록도이며, 사실상 칩 (3) 과 거의 동일한 기능을 수행한다. 도 1 의 메모리 칩 (3) 의 구성요소에 대응하는 플래쉬 메모리 시스템 (103) 의 구성요소는 도 1 의 번호와 동일하다. 시스템 (103) 의 메모리 어레이 (16) 는 로우 및 컬럼으로 배열된 플래쉬 메모리 셀을 구비하며, 전체 256 K 의 8 비트 워드 어레이로 배열되어있다. 각 셀 (무표시) 은 18 개의 어드레스 비트 (A0 - A17) 에 의하여 어드레싱되며, 이중에서 9 개의 비트는 X 디코더 회로 (12) 에 의하여 사용되어 목표 셀이 위치한 로우 어레이를 선택하며, 나머지 9 개의 비트는 Y 디코더 회로 (14A) (Y 멀티플렉서에 대응) 에 의하여 사용되어 소정의 컬럼 어레이를 선택한다.
메모리 시스템 (103) 의 내부 상태 머신 (120) 은, 프로그래밍, 리딩 및 삭제 동작을 수행하는 데 필요한 개개의 다양한 단계 등과같이, 시스템 (103) 의 세밀한 동작을 제어한다. 따라서, 상태 머신 (120) 은 시스템 (103) 과 관련하여 일반적으로 사용되는 외부 프로세서 (무표시) 의 필요로인한 제반경비를 줄이는 기능을 한다.
메모리 어레이 (16) 를 삭제시키는 경우에는(일반적으로, 모든 셀 또는 셀들의 블록이 동시에 삭제됨) , 프로세서는 출력 인에이블 (/OE) 핀을 인액티브 (하이) 로, 칩 인에이블 (/CE) 과 라이트 인에이블 (/WE) 핀을 액티브 (로우) 상태로 만든다. 다음에, 프로세서는 데이타 I/O 핀 (DQ0 - DQ7) 에 통상 삭제 셋업 커맨드라고 칭해지는 8 비트 커맨드 20H (0010 0000) 를 인가시킨다 (I/O 핀 (DQ0 - DQ7) 중의 하나는 도 1 의 I/O 패드 (30) 에 대응한다). 이 커맨드 다음에는 통상 삭제 확인 커맨드라고 칭해지는 두번째 8 비트 커맨드 D0H (1101 0000) 가 인가된다. 2 개의 분리된 커맨드를 사용함으로써 부주의로 인한 삭제 동작의 가능성을 감소시킬 수 있다.
이들 커맨드는 데이타 입력 버퍼 (122) (도 1 의 입력 버퍼 (18) 는 각 커맨드의 한 비트를 수신하는 버퍼 (122) 의 구성요소에 대응함)로 전달된 후 커맨드 수행 논리기 (124) 에 전달된다. 그러면, 논리기 (124) 는 어레이 (16) 를 삭제시키는 모든 다양한 공지의 단계를 수행하도록 상태 머신 (120) 에게 지시한다. 일단 삭제 시퀀스가 완료되면, 상태 머신 (120) 은 8 비트 상태 레지스터 (126) 를 업데이트시키며, 그 내용은 메모리 시스템의 데이타 I/O 핀 (DQ0 - DQ7) 에 연결된 데이타 출력 버퍼 (128) 로 전달된다 (도 1 의 출력 버퍼 (18) 는 레지스터 (126) 로부터 한 비트를 수신하는 버퍼 (128) 의 구성요소에 대응한다). 프로세서는 주기적으로 데이타 I/O 핀과 폴링하여 상태 레지스터 (126) 의 내용을 리딩함으로써 삭제 시퀀스가 완료되었는지의 여부와 삭제 동작이 성공저기었는 지의 여부를 결정할 수 있다.
도 4A 와 4B 는 상태 머신 (120) 에 의하여 수행되어지는 일반적인 삭제 시퀀스를 도시한 흐름도이다. 삭제 동작중에는 하나 이상의 어레이 셀이 소위 "과삭제"
되는 가능성이 있다는 것을 인지하고 있어야한다. 삭제 시퀀스의 목적은 어레이의 모든 셀을 삭제시켜 스레쉬홀드 전압이 전부 소정 전압 범위내에 있도록하는 것이다. 이 범위는 일반적으로 +1.5 내지 +3.0 과같이 적은 값의 양전압 범위이다. 만약 삭제된 셀이 이 범위내에 속하면, 리드 동작시에 리드되는 셀은 셀 전류의 흐름을 발생시킨다. 셀 전류 흐름의 존재는 셀이 프로그램된 상태 (논리 0) 라기 보다는 삭제된 상태 (논리 1) 에 있다는 것을 나타낸다. 셀 전류는 삭제된 셀에서 발생되는 데, 그 이유는 X 디코더 (12) 에 연결된 어레이로부터 워드 라인을 경유하여 셀의 제어 게이트에 인가된 전압은 삭제된 셀의 스레쉬홀드 전압보다 상당량 초과하게 되기 때문이다. 또한, 리드되지 않은 셀 (비선택된 셀)은, 만약 로우 스레쉬홀드 전압 상태로 삭제되었다면, 셀 전류를 발생시키지 않는다. 일예로, 선택된 셀로써 동일 로우에 위치하는 셀에 대해서는, 정의에 의하여, 선택된 셀로써 동일한 워드 라인이 할당된다. 그러나, 비선택된 셀의 드레인은 플로우팅되어 셀 전류가 발생되는 것을 방지한다. 동일 컬럼중에서 비선택된 셀에는 셀 전류가 흐르지 않게 되는 데, 그 이유는 이들 비선택된 셀의 워드라인이 일반적으로 접지되어있기 때문이다. 따라서, 이들 셀의 게이트-소오스간 전압은 비록 이들이 삭제된 상태에 있다하더라도 이들 비선택된 셀을 턴온시키기에 충분하지 않을 것이다.
일단 어레이 (16)가 삭제되면, 매우 많은 양의 셀들은 소정의 삭제된 스레쉬홀드 전압을 가질 것이다. 그러나, 셀들중의 몇개는 (심지어는 한 개) 삭제 시퀀스 과정에서 조금 다르게 응답할 수가 있는 데, 이러한 셀은 과삭제된 것이다. 셀이 과삭제되면, 플로우팅 게이트의 총전하는 포지티브가 된다. 그 결과, 스레쉬홀드 전압은 다소 네거티브로 된다. 따라서, 이렇게 과삭제된 비선택 셀에 연결된 워드라인이 접지가 되면, 비선택 셀은 그럼에도 불구하고 전류를 도통시킬 것이다. 이 전류는 선택된 셀의 리딩 동작에 간섭하여 소정의 메모리 동작을 방해한다. 도 4A 및 4B 의 삭제 시퀀스의 주요 목적은 과삭제 상태의 발생을 방지하는 것이다.
도 4A 및 4B 의 흐름도에 있어서, 삭제 시퀀스는 전술한 2 개의 삭제 커맨드의 발생에 의하여 개시된다 (단계 28). 일단 커맨드가 커맨드 실행 로직부 (124) (도 3 에 도시) 로부터 수신되면, 상태 머신 (120) 은 먼저 어레이 (16) 의 모든 셀을 프로그램 시킬 것이다. 이러한 프로그래밍에 의하여 셀들이 순차적으로 삭제될 때 모든 셀은 사실상 동일한 조건하에 놓이게 된다. 이렇게 함으로써, 하나 이상의 셀이 과삭제되는 경우를 감소시킬 수 있다. 왜냐하면, 동일한 방식으로 계속되는 삭제 시퀀스에 응답하는 경향이 전체 셀에 있어서 증가하게 되기 때문이다. 다음에, 블록 (30) 으로 표시한 것처럼, 어드레스 카운터 ( 도 3 의 구성요소 (118)) 는 메모리의 제1 어드레스를 초기화한다. 그 다음, 블록 (32) 으로 표시한 것처럼, 프로그래밍용으로 사용된 전압이 소정의 레벨로 설정된다 (+12V 와같은 고전압 (Vpp) 을 도 3 의 Vpp 스위치 (121) 로부터 상태 레지스터 (126), X 및 Y 디코더 (12, 14A), 및 도 3 의 기타 구성요소에 인가하는 것을 포함함).
일단 전압이 설정되면, 내부 프로그램 펄스 카운터 (무표시) 가 도 4A 의 블록 (34) 에 도시한 것처럼 초기화된다. 이 카운터는 프로그래밍되는 워드 (바이트) 의 셀에 인가된 프로그래밍 펄스의 갯수를 추적한다. 그 다음, 블록 (36) 으로 표시한 것처럼, 프로그래밍 펄스는 메모리의 제1 어드레스에 위치한 워드의 셀에 인가된다. 그 다음, 펄스 카운터가 증가되고 (블록 (38)) 소정의 최대 펄스 갯수가 셀에 인가되었는 가를 결정하게 된다 (블록 (40)). 만약 최대 펄스 갯수가 인가되었다면, 셀을 리딩하여 셀이 사실상 프로그래밍되었는 가를 결정한다 (검증 동작(42)). 이러한 동작은 도 3 의 블록 (100) 으로 표시한 감지 증폭기 및 관련 구성요소를 사용하여 이루어진다.
이 시점에서 셀들이 여전히 프로그램되어 있지 않다면, 최대 프로그래밍 펄스의 갯수를 초과하기 때문에 불량이 있다는 것을 의미한다. 메모리의 종류에 따라서 상기 시퀀스가 종결되거나, 불량 워드의 기록이 만들어지고 시퀀스는 계속 진행된다. 그 다음, 이 정보는 상태 레지스터 (126) (도 3) 로 전달되어 프로세서에 의하여 리딩된다. 이러한 불량의 내재적 원인 중의 하나는 메모리의 내구력을 초과하였기 때문이다. 즉, 메모리를 너무 많이 사이클링시켜 사용하였기 때문이다.
최대 카운트를 초과하지 않았다고 가정하면, 바이트는 동작 (44) 으로 표시된 것처럼 검증된다. 만약 바이트가 프로그램 되어있지 않다면, 추가적인 프로그래밍 펄스가 인가되고 (블록 (36)) 카운터는 증가된다 (블록 (38)). 최대 카운트가 여전히 초과하지 않았다고 가정하면, 바이트는 재검증된다 (동작 (44)). 이 시퀀스는 최종적으로 바이트가 검증 테스트를 통과할 때까지 또는 펄스 카운터가 최대가 될때까지 계속 수행된다.
제1 바이트가 결국 성공적으로 프로그램되었다고 가정하면, 어레이 (16) 의 마지막 어드레스가 프로그램 되었는 가를 결정하게 된다 (단계 (46)). 만약 프로그램 되어 있지 않으면, 어드레스 카운터 (118) (도 3 ) 는 제2 어드레스 (블록 (48)) 로 증가되고 내부 펄스 카운터를 리세트 시킨다 (블록 (34)). 제1 프로그래밍 펄스가 제2 어드레스의 바이트에 인가되고 (블록 (36)) 시퀀스는 계속된다. 이 과정은 어레이 (16) 의 모든 셀이 프로그램되거나 프로그래밍 불량이 있다고 결정이 될 때까지 계속된다.
모든 셀이 성공적으로 프로그램되고 검증되었다고 가정하면, 상태 머신 (120) 은, 어드레스 카운터 (118) 의 초기화 (블록 (49)) 등을 포함하는 삭제용으로 사용되는 소정 전압을 설정 및 전압 Vpp (블록 (50)) 등을 포함하는 삭제용의 소정 전압을 셋업하여, 삭제 시퀀스를 계속할 것이다.
그 다음, 내부 삭제 펄스 카운터를 리세트시키고 (블록 (52)) 단일 삭제 펄스를 어레이 (16) 의 모든 셀 (또는 성능이 허용되는 경우에는 삭제되는 어레이의 블록) 에 인가한다. 그 다음 어레이 (16) 의 셀은 순차적으로 리딩되어 (삭제 검증 단계 (58)) 모든 셀이 성공적으로 삭제되었는 가를 결정한다. 단계 (58) 전에, 삭제 검증에 필요한 조건, 즉 셀 리딩에 필요한 조건이 셋업 (블록 (56)) 되고 어레이 (16) 의 제1 셀이 리딩된다.
단일 삭제 펄스는 삭제를 완성하는 데 결코 충분하지 않기 때문에 테스트시에는 거의 항상 불량이 있다 (단계 (58)). 그 다음, 삭제 펄스 카운터의 상태를 심사하고 (단계 (60)) 최대 카운트가 초과되지 않았다는 것이 결정된다. 따라서, 제2 삭제 펄스가 전체 어레이 (16) 에 인가되고 (단계 54) 제1 바이트가 재테스트된다 (단계 (58)).
일단 바이트가 충분한 갯수의 삭제 펄스를 수신하면 검증 테스트를 통과하게되고 (단계 (58)), 어드레스는 증가되고 (단계 (64)) 제2 바이트를 테스트하여 (단계 (56, 58)) 제2 바이트가 성공적으로 삭제되었는 가를 결정한다. 셀들은 항상 균일하지 않기 때문에, 동일한 갯수의 삭제 펄스를 수신하더라도 제2 바이트가 삭제되지 않는 경우가 있다. 이 경우에는, 추가적인 삭제 펄스를 전체 어레이 (16) 에 인가하고 제2 바이트를 소정의 삭제를 위하여 재테스트한다. 주의할 점은 이 어드레스는 이 시점에서 리세트되어 있지 않다는 것이다. 왜냐하면, 이미 삭제된 이들 바이트를 재테스트할 필요가 없기 때문이다. 그러나, 후술된 바와같이, 사전에 삭제된 이들 바이트가 과삭제될 가능성은 있다.
일단 제2 바이트가 제대로 삭제되었다고 하면, 어레이 (16) 의 마지막 어드레스가 검증되었는 가를 결정하게 된다 (단계 (62)). 만약 검증되지 않았다면, 어드레스 카운터 (118) 는 증가되고 (단계 (64)) 제3 바이트가 테스트된다. 필요하다면, 추가적인 삭제 펄스가 인가된다. 내부 삭제 펄스 카운터 (단계 (60)) 는 삭제 시퀀스시에 인가된 삭제 펄스의 전체 갯수를 측정한다. 최대 갯수를 초과하게 되면, 시퀀스는 종결되고 상태 레지스터 (126) 비트중의 하나가 세팅되어 삭제 에러가 초래되었다는 것을 나타낸다.
셀의 제2 바이트가 제대로 삭제되었다고 가정하면, 나머지 바이트가 검증되고 필요한 추가적인 삭제 펄스가 인가된다. 일단 마지막 어드레스가 검증되면, 삭제 시퀀스는 종결되고 상태 레지스터 (126) 는 삭제 시퀀스가 성공적으로 완료되었다는 것을 나타내기 위하여 업데이트된다.
고집적을 달성하기 위하여, 비휘발성 메모리 칩 제조업자들은 이들 칩의 소자 사이즈 (즉, 각 칩내에 구성된 메모리 어레이의 각 셀 사이즈)를 줄이고 있다. 서브마이크론 사이즈를 갖는 메모리 어레이 셀에 있어서, 제조중에 다른 메모리 셀에 대한 하나의 메모리 셀의 미세한 처리공정 변화는 다른 셀과 관련하여 셀의 동작에 큰 차이를 초래하게 된다.
EPROM 메모리 셀의 어레이를 포함하는 비휘발성 메모리 칩에 대한 플래쉬 메모리 셀의 어레이를 구비하는 비휘발성 메모리 칩의 중요한 장점은 시스템 프로그램 능력이다. EEPROM 메모리 셀의 어레이를 포함하는 비휘발성 메모리 칩에 대한 플래쉬 메모리 셀의 어레이를 구비하는 비휘발성 메모리 칩의 중요한 장점은 낮은 가격이다. 그러나, 플래쉬 메모리 셀 어레이를 구비하는 비휘발성 메모리 칩 (특히 맹우 작은 소자 사이즈로 제조된 칩) 은 각 플래쉬 메모리 셀의 동작시에 셀들간의 변형 (회로 제조시에 발생) 으로 인하여 문제 ("과삭제" 와 "와일드 비트" 등)를 초래한다. 후술되는 설명에서 알 수 있듯이, 동일한 게이트 (또는 드레인) 전압에 대한 인접한 셀들의 응답에 많은 변형을 초래할 수 있는 이들 문제는 특히 삭제 동작과 프로그래밍 동작중에 심각하다.
비휘발성 메모리 어레이를 삭제되기 전에, 어레이의 셀을 프로그래밍하여 (즉, 데이타를 소정 방식으로 셀에 라이트 하여야 함) 셀이 과도한 네거티브 스레쉬홀드로 삭제되는 것과 셀로부터의 순차적인 데이타 리딩이 혼란되는 것을 방지하여야 한다. 이러한 프로그래밍 사이클 후에, 각각의 비트 (셀에 의하여 표시된 각 저장 데이타 값)가 정확한 값을 가지는 가를 검증할 필요가 있다 (즉, 각 셀이 충분히 프로그램 되었는 지의 여부). 그 다음, 삭제 사이클 후에 (그 다음에는 예비 프로그래밍 사이클), 다른 검증 동작 (재검증)을 수행하여 각 셀이 충분히 삭제되었는 가를 결정한다. 최종적으로, 이러한 삭제 사이클 후에, 부가적인 조정 절차를 종종 실행하여 메모리 소자 스레쉬홀드 전압의 분포를 일정하게한다 (즉, 소정 셀의 과삭제를 수정하기 위하여). 상기 후자의 조정 절차 (이는 매우 복잡할 수 있음)후에, 각 비트의 값이 여전히 정확한 가의 여부를 알기 위하여 통상 또 다른 검증 동작을 수행할 필요가 있다. 전술한 것처럼, 메모리 셀 프로그래밍 동작 (삭제 동작도 포함)은 통상 검증 단계를 포함한다.
이러한 각각의 검증 및 재검증 동작은 다양한 셀의 특성이 변화한다는 것을 가정하기 때문이다. 따라서, 각 검증 및 재검증 동작은 각 셀을 심문하는 단계와, 선행 공정 (즉, 프로그래밍, 삭제, 또는 조정)후의 셀의 마진을 평가하는 단계와, 셀에 대한 재프로그램 또는 추가 삭제 여부를 결정하는 단계를 포함한다. 비휘발성 메모리 칩내의 메모리 소자를 리딩하는 단계는, 정상적인 "리드" 메모리 억세스 동작중인 경우에도, 매우 성가시고 어려울 수 있다는 것은 공지의 사실이다. 그러나, 이러한 메모리 소자를 검증 및 재검증 동안에 리딩한다는 것은 훨씬 더 어렵다. 왜냐하면, (검증 및 재검증시에) 감지 증폭기는 노이즈와 마진이 고려하여 더욱 엄격한 환경하에서 동작을 수행하여야 하기 때문이다 (왜냐하면, 후술된 것처럼, 상기 전압 레벨은 정상적인 "리드" 동작에서보다 더 적은 마진을 갖기 때문이다).
특히, 검증 동작은 물론이고 정상적인 리딩 동작시에 사용된 감지 증폭기 (즉, 도 1 의 감지 증폭기 (19)) 는 일반적으로 선택된 셀로부터의 신호 (셀의 스레쉬홀드 전압 (Vth) 을 나타냄)및 기준 스레쉬홀드 신호 (Vref)와 동일한 기준 신호의 2 개 신호를 수신하는 차동 증폭기이다. 정상적인 "리드" 동작시에는, 기준 전압 (Vref) 은 통상 4V 이고, 측정된 스레쉬홀드 전압 (Vth)은 통상 3V 또는 5.5V 이다(셀의 저장값 "1" 또는 "0" 에 따라서 결정됨). 따라서, 감지 증폭기는 정상적인 "리드" 동작중에 상당한 노이즈 마진 상태에서 동작한다.
그러나, 검증 동안에, 기준 전압 (Vref) 은 통상 5.5V 이고 적당히 프로그램된 셀의 측정 스레쉬홀드 전압 (Vth) 은 5.5V 이상이다. 이 경우에 감지 증폭기 (차동 증폭기) 의 2 개 입력은 정상적인 리드 동작의 경우보다 상호 매우 근접하기 때문에, 감지 증폭기의 출력은 노이즈로 인하여 에러가 발생될 가능성이 더 많고 감지 증폭기는 훨씬 느리게 응답할 것이다. 이와 유사하게, 재검증 (그 후 삭제 사이클)동안에는, 기준 전압은 (Vref) 통상 3V 이고 충분히 삭제된 셀의 측정 스레쉬홀드 전압 (Vth) 은 3V 미만이다. 후자의 경우에 있어서, 감지 증폭기 (차동 증폭기)의 2 입력은 정상적인 리드 동작의 경우보다 훨씬 더 유사하며 감지 증폭기의 출력은 노이즈의 영향을 더 받는다.
특히, 종래의 검증 (또는 재검증) 동안에 감지 증폭기에 대한 노이즈의 영향으로부터 초래되는 심각한 문제는 다음의 일예로부터 이해할 수 있다. 검증 (또는 재검증) 동안에 감지 증폭기 출력은 검증 인에이블 신호와 "AND" 연산된다. 도 1 에서 예를들면, 감지 증폭기 (19) 의 출력은 AND 게이트 (22) 의 한 입력단에 공급되고, 검증 인에이블 신호 "VERIFY ENABLE" 은 AND 게이트 (22) 의 다른 입력단에 공급되며, AND 게이트 (22) 는 신호 "RAW VERIFT OK" 를 출력한다. AND 게이트 (22) 의 출력(예를들어, 신호 RAW VERIFT OK) 은 상태 머신 (예를들어, 제어기 (29) 내의 상태 머신) 에 인가되어 후속되는 칩 동작의 실행을 촉발시킨다. 신호 VERIFY ENABLE 의 레벨은 각각의 검증 및 재검증 사이클 동안에만 논리 "1" 이다. 따라서, 검증 또는 재검증 동안의 어느 순간에 감지 증폭기 출력이 유효하면 (즉, 논리 "1") , 그에 대응하는 순간의 신호 RAW VERIFY OK 의 논리 값은 "1" 이다(그리고 신호 RAW VERIFY OK 의 순간치에 의하여 상태 머신은 소정의 칩 동작 실행을 촉발시킬 수 있다).
그러나, 기술된 종래의 회로는 심문된 셀이 부적절하게 프로그램되거나 부적절하게 삭제되게 되면 심각한 에러를 겪는다. 예를들면, 만약 셀이 부적절하게 프로그램되어 측정 스레쉬홀드 전압이 단지 5.3V 이고, 반면에 셀의 측정 스레쉬홀드 전압이 5.5V 의 기준 전압 (Vth) 을 초과할때 감지 증폭기 (19) 가 논리 "1" (셀이 충분히 프로그램된 것을 나타냄)을 출력하도록 설정되어 있다면, 적은 양의 노이즈 (즉, 전원 공급라인의 유동으로 인한 감지 증폭기 (19) 의 양쪽 입력 라인상에서의 노이즈)로 인하여 감지 증폭기의 출력은 정확한 로직 레벨 ("0") 과 부정확한 로직 레벨 ("1") 사이에서 발진한다. 만약 선택된 셀에 대한 검증 사이클의 마지막 순간에 약간의 노이즈 버스트가 발생되면, 이런 순간의 감지 증폭기 출력은 에러가 초래되어 논리 "1" 이되고, AND 게이트 (22) 의 출력단에서의 신호 RAW VERIFY OK 도 에러가 초래되어 논리 "1" 이되고, 상태 머신은 에러로 인하여 칩 동작을 부정확하게 실행하게 된다 (심문된 셀이 제대로, 예를들어 기준 전압 (Vref)= 5.5V 을 초과하는 측정 스레쉬홀드 전압 (Vth) 으로, 프로그램되었다면 동작은 정확하다). 이와같은 비바람직한 결과 (부정확한 칩 동작의 촉발)는, 셀에 대한 재검증 사이클이 종료되는 순간에 셀의 바람직한 (삭제된) 상태를 잘못 나타내는 RAW VERIFY OK 의 에러 값으로 인하여 셀의 재검증 (그 후 셀을 삭제하는 삭제 사이클 시행)동안에 발생할 수 있다.
본 발명전에는, 비휘발성 메모리 셀 검증 및 재검증 동작 (이하에서는 총체적으로 검증 동작이라고 칭함)은 감지 증폭기 동작시의 노이즈 영향으로 인하여 전술한 문제점의 에러 (출력 신호 RAW VERIFY OK 의 에러 값)가 초래되었다. 본 발명은 ,만약 (단순히 샘플링 주기의 최종 순간이라기 보다는) 샘플링 주기동안의 어느 순간에, 스레쉬홀드 비교치에 의하여 셀이 불충분하게 프로그래밍 또는 삭제되었다는 것을 알 수 있을 때에는, 감지 증폭기 출력을 비유효하다고 취급하여 이러한 문제점을 제거한다.
도 1 은 감지 증폭기 출력을 검증하기 위한 종래의 수단을 포함하는 종래 메모리 회로 (집적 회로로 구성)의 블록도.
도 2 는 도 1 의 메모리 셀 어레이 (16) 의 메모리 셀의 2 컬럼의 개략적인 구조도.
도 3 은 종래의 플래쉬 메모리 시스템의 블록도.
도 4A 및 4B는 종래 플래쉬 메모리에 대한 일반적인 메모리 삭제 시퀀스를 도시하는 흐름도.
도 5 는 본 발명을 구현하는 메모리 회로 (집적 회로로 구성)의 블록도.
도 6 은 도 5 에 도시된 논리 수단 (24) 의 바람직한 실시예의 구조도.
도 7 은 본 발명에 의하여 도 5 회로의 동작시에 발생된 신호의 타이밍도.
도 8 은 도 5 회로에 의하여 수행될 수 있는, 본 발명에 의한 데이타 삭제 동작의 흐름도.
본 발명의 검증 방법은 집적 메모리 회로중에서 선택된 비휘발성 메모리 셀의 상태를 검증 (일반적으로 메모리 삭제 또는 프로그래밍 동작 동안 검증)하는 방법이다. 본 발명의 다른 실시예는 상기 검증 방법을 수행하는 수단을 포함하는 집적 비휘발성 메모리이다. 바람직한 실시예에 있어서, 본 발명 집적 회로의 각 메모리 셀은 플래쉬 메모리 셀이다.
본 발명의 집적 회로는, 셀의 측정 스레쉬홀드 전압이 샘플링 주기동안 적어도 소정 마진 만큼 기준 전압과 차이가 있을 경우에, 성공적인 검증 데이타를 출력하는 수단을 포함한다. 바람직한 실시예에 있어서, 본 발명의 집적 회로는 단지 이러한 샘플링 기간 동안 계속 유효한 검증 신호에 응답하여 성공적인 검증 데이타를 출력하는 논리 수단을 포함하여, 성공적인 검증 데이타가 잘 못 출력되는 것을 방지할 수 있다. 샘플링 주기는 (노이즈로 인한) 검증 신호의 예측 유동기간보다 긴 것이 바람직하다.
바람직하게는, 논리 수단은 플립플롭을 구비하는 간단한 논리 회로로 구성된다. 검증 동작 동안에, 논리 회로는 메모리 셀의 측정 스레쉬홀드 전압 및 기준 전압간의 순시 관계를 나타내는 원천 검증 신호를 수신한다. 만약 스레쉬홀드 전압이 어느 순간의 기준 전압과 바람직한 관계를 가지면 (예를들어, 프로그램된 셀의 스레쉬홀드 전압이 어느 순간의 기준 전압을 초과하면), 원천 검증 신호 (통상 AND 게이트에 게이트 결합된 감지 증폭기의 출력 신호임)는 유효하다. 원천 검증 신호가 유효한 동안에는 플립플롭은 제1 상태를 유지하지만, 검증 신호가 비유효한 상태로 되면 제2 상태로 진입하며, 나머지 샘플링 주기동안 제2 상태를 유지한다. 논리 회로의 출력신호는 샘플링 주기의 종료시점에서의 플립플롭 상태를 나타낸다. 바람직한 실시예에서, 제1 레벨의 출력신호 (샘플링 주기의 종료시점에서 플립플롭이 제1 상태인 것을 의미)는 "성공적인 검증 데이타" 로 해석되고 제2 레벨의 출력신호 (샘플링 주기의 종료시점에서 플립플롭이 제2 상태인 것을 의미)는 "비성공적인 검증 데이타" 로 해석된다.
바람직하게는, 본 발명에 의한 검증 동작은 2 단계 이상의 메모리 삭제 동작의 각 단계에서 (예를들어, 프로그래밍 사이클 후에 한 번, 그 후에 재차 삭제 사이클), 그리고 메모리 프로그래밍 동작중에 (프로그램되는 각 셀에 대하여) 적어도 한 번 수행된다. 선택된 메모리 셀에 대한 바람직한 각 검증 동작은 셋업 사이클 (감지 증폭기의 전력이 상승되고 유효한 원천 검증 신호를 출력할 수 있는 모드로 진입함)과, 샘플링 사이클 (감지 증폭기는 셀의 측정 스레쉬홀드 전압 및 기준 전압간의 순시 관계를 나타내는 원천 검증 데이타를 출력함)과, 홀드 사이클 (본 발명에 의하여 발생된 "성공적인" 또는 "비성공적인" 검증 데이타는 전체 메모리의 삭제 또는 프로그래밍 동작을 제어하는 상태 머신의 다음 사이클 동안 유효한 상태를 유지함)의 3 영역으로 되어있다.
본 발명의 제1 실시예를 도 5-7 을 참조하여 기술한다. 본 실시예는 비휘발성 메모리 어레이 (16) 와, 메모리 삭제 동작동안에 어레이(16) 중에서 선택된 메모리 셀의 상태를 검증하는 본 발명의 방법을 수행하는 수단 (논리 수단 (24) 을 포함)을 포함하는 메모리 칩 (번호 3' 으로 표시) 이다.
도 5 의 메모리 칩 (3') 은 후술된 두가지 점을 제외하고는 도 1 에 도시된 종래의 메모리 칩 (3) 과 동일하다. 첫째, 칩 (3') 은 본 발명의 검증 방법을 수행하는 데 사용된 출력 신호 VERIFY OK 를 발생시키기 위하여 논리 수단 (24) 을 포함한다. 둘째, 칩 (3') 의 제어기 (29) 는 칩 (3') 이 (종래의 검증 동작 보다는) 본 발명의 검증 동작을 수행할 수 있도록 프로그램된다. 논리 수단 (24) 및 칩 (3) 의 동작이외에 전술한 칩 (3) (도 1) 의 소자들은 칩 (3') 과 동일하게 대응하기 때문에 이하에서는 반복하여 언급하지 않겠으며, 논리 수단 (24) (및 칩 (3') 에 의하여 수행된 검증 동작) 만을 후술하겠다. 본 발명의 바람직한 실시예에 있어서 칩의 각 메모리 어레이내의 비휘발성 메모리 셀 (예를들면, 비휘발성 어레이 (16) 의 각 셀) 은 플래쉬 메모리 셀이라는 것을 인지하고 있어야한다.
칩 (3') 의 논리 수단 (24) 입력 신호 "RAW VERIFY OK", "SAMPLE", "VERIFY ENABLE" 를 수신하여 출력 신호 "VERIFT OK"를 발생시킨다.
검증 신호 "RAW VERIFY OK" 를 발생시키기 위하여, AND 게이트 (22) 는 감지 증폭기 (19)의 출력과 신호 "VERIFY OK" 를 수신한다. 신호 VERIFY ENABLE 는 제어기 (29) 로부터 AND 게이트 (22) 의 입력단과 논리 수단 (24) 에 공급된다. 신호 VERIFY ENABLE 의 레벨은 검증 동작 (일반적으로 메모리 삭제 또는 프로그래밍 절차의 단계로서 수행됨 )동안에는 논리 "1" 이다. 검증 동작중의 어느 순간에 감지 증폭기 출력이 유효하면 (즉, 논리 "1"), 그에 대응하는 순간의 신호 RAW VERIFY OK 의 논리치는 "1" 이다.
감지 증폭기 (19) 의 출력은 어레이 (16) 중에서 선택된 메모리 셀의 측정 스레쉬홀드 전압 및 기준 전압 (감지 증폭기 (19) 에 인가되는 기준 전압의 값은 제어기 (29) 에 의하여 결정된다)간의 관계를 나타낸다. 따라서, 신호 RAW VERIFY OK 는 측정 스레쉬홀드 전압 및 검증 동작 동안의 기준 전압간의 순시 관계를 나타내는 "검증" 신호이다. 만약 스레쉬홀드 전압이, 검증 동작중의 어느 순간에, 기준 전압과 바람직한 관계에 있다면 (예를들면, 만약 선택된 셀이 메모리 삭제 절차의 프로그래밍 사이클 동안에 또는 메모리 프로그래밍 절차 동안에 프로그램되고, 프로그램된 셀의 스레쉬홀드 전압이 기준 전압을 초과하게되면), 검증 신호 RAW VERIFY OK 는 유효 상태이다.
신호 SAMPLE 에 의하여 결정된 "샘플링 주기" 동안 검증 신호 RAW VERIFY OK 가 계속 유효 상태일 경우에만, 수단 (24) 의 출력 신호 "VERIFY OK" 는 검증 데이타가 성공적이라는 것을 나타낸다. 각 샘플링 주기는 (상대적으로 짧은)검증 동작의 일부분이다. SAMPLE 은 샘플링 주기동안에만 제1 논리 레벨 (즉, 논리 "1") 을 가진다. 각 샘플링 주기는 (노이즈로 인한) 검증 신호 RAW VERIFY OK 의 예측 유동 지속시간보다 긴 것이 바람직하다. 샘플링 주기의 개념과 전체 검증 동작에 대한 샘플링 주기의 관계는 도 7 의 탕이밍도를 참조하여 보다 상세히 후술한다.
VERIFY ENABLE 신호는 논리 수단 (24) 에 공급되어 각 검증 동작전에 회로 (24) 를 리세트시킨다. 도 6 을 참조하여 기술되는 수단 (24) 의 바람직한 실시예에 있어서, VERIFY ENABLE 신호는 수단 (24) 내의 플립플롭을 리세트시킨다.
비록 논리 수단 (24) 은 다양한 방식 (소프트웨어 또는 펌웨어를 포함 )으로 구성가능하지만, 도 6 에 도시된 것처럼 간단한 논리 회로의 하드웨어로 구성하는 것이 바람직하다. 도 6 에 도시된 논리 수단 (24) 의 실시예는 인버터 (N4) (그 입력단은 신호 RAW VERIFY OK 를 수신함)와, NAND 게이트 (N3) (그 입력단은 인버터 (N4) 의 출력과 신호 SAMPLE 을 수신함)와, 플립플롭 회로 (60') (도시된 바와같이 연결된 NAND 게이트 (N1, N2) 를 구비함)와, NAND 게이트 (N5) (그 입력단은 플립플롭의 출력과 신호 VERIFY ENABLE 를 수신함)와, 인버터 (N6) (그 입력단은 NAND 게이트 (N5) 의 출력을 수신하고 그 출력단은 신호 VERIFY OK을 출력함)를 포함한다.
도 7 을 참조하여, 본 발명에 의하여 도 6 에 도시된 논리 수단 (24) (칩 (3') 내에 포함됨)의 실시예가 검증 동작을 수행하는 방식을 기술한다. 이러한 검증 동작 (삭제 동작 동안) 은 통상 순차적으로 어레이 (16) 의 전체 메모리 셀 (또는 선택된 일군) 의 상태를 검증한다. 프로그래밍 동작은 소정 시간에 통상 어레이 (16) 의 메모리 셀 하나 (또는 작은 셀 블록)만을 프로그램 하기때문에, 프로그래밍 동작 동안의 각 검증 동작은 통상 이러한 하나의 셀 (또는 작은 셀 블록)의 상태를 검증한다. 간단히 설명하기 위하여, 다음에 기술된 내용은 어레이 (16) 의 셀중의 하나의 상태를 검증하는 전체 검증 동작의 일부분에 국한되었다. 소정의 셀이 검증되는 경우에, 칩 (3') 은 검증되는 각 셀에 대하여 기술되는 검증 절차를 단순히 반복한다는 것을 이해하고 있어야한다. 또한, 칩 (3') 은 통상 한번의 메모리 삭제 동작 동안에 2 번 이상 전체 검증 동작 (어레이 (16) 의 전체 메모리 셀 또는 다수의 메모리 셀의 상태를 순차적으로 검증함)을 수행한다는 것을 이해하고 있어야한다(도 8 을 참조하여 후술됨).
어레이 (16) 의 단일 셀에 대한 검증 동작을 수행하기 위하여, 칩 (3') 의 제어기 (29) 는 제어 신호를 발생시켜 이 검증 동작을, 검증 셋업 사이클 단계 (도 7 에 도시된 것처럼 시간 t1 내지 시간 t2 사이에서 수행됨)와, 샘플 사이클 단계 (신호 SAMPLE 가 논리 레벨 "1" 을 갖는 동안에, 도 7 에 도시된 것처럼 시간 t2 내지 t4 사이에서 수행됨)와, 검증 홀드 사이클 단계 (도 7 에 도시된 것처럼 시간 t4 내지 t5 사이에서 수행됨)의 3 단계로 나눈다.
셋업 사이클 동안에, 칩 (3') 에 의하여 감지 증폭기 (19) 의 전력은 상승되고 유효 검증 신호를 인가할 수 있는 모드로 진입한다. 소정의 마진으로 삭제 또는 프로그램되는 일반적인 셀에 대한 감지 증폭기 (19) 의 안정화 시간을 허용하는 소정의 시간을 포함할 수 있도록, 셋업 사이클은 충분히 길어야한다.
샘플링 사이클 동안에, 감지 증폭기 (19) 는 (AND 게이트 (22) 에) 셀의 측정 스레쉬홀드 전압과 기준 전압간의 관계를 나타내는 출력신호를 인가하며, (AND 게이트 (22) 로부터의 출력인 RAW VERIFY OK 에 응답하여) 논리 수단 (24) 으로부터의 출력 신호 VERIFY OK 는 검증 데이타가 "성공적인가" 또는 "비성공적인가"를 나타낸다. 홀드 사이클 동안에, 논리 수단 (24) 의 출력 신호 VERIFY OK 는 제어기 (29) 에 의하여 처리될 수 있을 만큼의 충분한 시간 동안 (예를들면, 칩 (3') 에 의하여 수행되는 삭제 동작을 제어하는 제어기 (29) 내의 상태 머신이 신호 VERIFY OK 에 응답할 충분할 시간을 갖도록) 유효 상태를 유지한다.
신호 VERIFY ENABLE 의 레벨은 전체 검증 동작 (셋업, 샘플링 및 홀드 사이클의 모두를 포함함) 동안에 논리 "1" 이다.
도 6 및 7 에 있어서, VERIFY ENABLE 신호는 시간 t0 이전에는 로우 레벨이고, 검증 동작이 시작되면서 (시간 t1) 하이 레벨로 천이된다. 시간 t0 이전의 상기 신호의 로우 레벨에 응답하여, 플립플롭 (60') 의 출력은 "하이" 값을 갖도록 리세트된다. 이렇게 되는 이유는 로우 값인 VERIFY ENABLE 신호에 의하여 N2 의 출력이 하이가 되기 때문이다 (검증 동작이 시작되기 전에 하이가 되기 때문에 SAMPLE 은 로우이고, N3 의 출력은 하이이고, N1 의 출력은 로우이다). 그 다음, VERIFY ENABLE 신호가 하이로 천이되면 (검증 동작 시작), N2 의 출력은 하이를 유지하고 N1 의 출력은 로우를 유지한다.
N2 의 출력이 하이일때 플립플롭 (60') 의 상태를 이하에서는 제1 상태라고 표시한다. VERIFICATION ENABLE 신호가 로우인 시간 t0 전에, VERIFY OK 는 로우이다. VERIFY ENABLE 신호가 하이로 천이하고 플립플롭 (60') 이 제1 상태에 있으면, N6 의 출력 신호 VERIFY OK 는 하이이다. 따라서, 전체 검증 동작에 있어서 (VERIFY ENABLE 은 하이를 유지), 플립플롭 (60') 이 제1 상태를 유지하는 동안에는 신호 VERIFY OK 는 하이이다 (왜냐하면, N5 의 2 입력은 하이이고, N5 의 출력은 로우이고, N6 의 출력 신호 VERIFY OK 는 하이이기 때문이다).
플립플롭 (60') 이 리세트된 후에, 검증 동작이 시작된다 (시간 t1). 그 후에, 검증 동작의 샘플 사이클이 시작된다 (시간 t2 에서 제어기 (29) 에 의하여 SAMPLE 이 로우 레벨에서 하이 레벨로 천이). 샘플 사이클 동안 (SAMPLE 신호가 하이를 유지한는 동안), 플립플롭 (60') 은 신호 RAW VERIFY OK 의 레벨이 하이를 유지하는 동안에는 (즉, RAW VERIFY OK 신호가, 검증되고있는 셀의 측정 스레쉬홀드 전압이 감지 증폭기 (19) 에 인가되는 기준 전압과 소정의 관계를 가진다는 것을 의미하는, "유효" 인 동안에는) 제1 상태를 유지한다. 이러한 조건하에서, VERIFY OK 신호는 하이를 유지한다. 왜냐하면, RAW VERIFY OK 신호가 하이일때 (SAMPLE 신호도 하이), N4 의 출력은 로우이고 N3 의 출력은 하이이기 때문에, N2 의 출력은 하이 값으로부터 N2 가 리세트일때의 값으로 변화하지 않는다 (따라서, N5 의 출력은 로우를 유지하고 VERIFY OK 를 유지한다). 예를들어, 만약 검증되는 셀이 프로그래밍 사이클 동안에 제대로 프로그래밍 되었다면, 도 6 회로는 전체 샘플 사이클 과정 동안에 상기 상태를 유지하게되며, 따라서, 프로그램된 셀의 스레쉬홀드 전압은 감지 증폭기 (19)의 기준 전압을 충분한 마진 만큼 초과하며, 이 때문에 RAW VERIFY OK 신호는 계속적으로 하이를 유지한다 (노이즈 등으로 인하여 연관된 회로내에서 처리된 신호 레벨의 미소한 유동에도 불구하고 하이를 유지함).
검증되는 셀이 부적절하게 프로그램되었다면 (또는 부적절하게 삭제되었다면), 위에서 언급한 유동으로 인하여 도 7 에 도시된 것처럼 RAW VERIFY OK 의 레벨은 로우 레벨로 또는 발진된다.
샘플링 사이클 동안의 어느 순간에 (부적절하게 프로그램된 또는 부적절하게 삭제된 셀에 대한) RAW VERIFY OK 신호가 정확한 논리 레벨 ("로우") 로 전이되어 비유효하게 되면, 플립플롭 (60') 은 제2 상태 (이때 N2 의 출력은 로우) 로 변하고 나머지 샘플링 사이클 동안 제2 상태를 유지한다 (그 후, 리세트될때까지 제2 상태를 유지). 특히, 이러한 조건하에서 N4 의 출력이 하이이고 N3 의 출력은 로우이고 N1 의 출력은 하이로되고 따라서 N2 의 출력은 로우로 되기 때문에 플립플롭 (60') 은 제2 상태로 진입한다. (VERIFY ENABLE 라인상의 로우 값에 의하여 플립플롭 (60') 이 리세트될때까지 RAW VERIFY OK 의 계속적인 레벨 천이에 무관하게 N2 는 로우를 유지한다). 이러한 조건하에서 (플립플롭 (60') 이 제2 상태로 진입할때), 출력신호 VERIFY OK 는 (도 7 의 시간 t3 에 표시된 것처럼) 로우로되고, 나머지 샘플링 사이클 (및 후속되는 시간 t4 내지 t5 까지의 홀드 사이클) 동안 로우를 유지한다. 칩 (3') (예를들면, 제어기 (29)) 은 상기 로우 레벨의 VERIFY OK 신호 (샘플링 사이클의 종료시 및 차후의 홀드 사이클 동안에 발생) 를, 검증된 셀이 적절하게 프로그램되지 않았다는 것 (예를들면, 검증 동작 후에 삭제 동작중의 예비 프로그래밍 사이클이 수행되는 경우) 또는 적절하게 삭제되지 않았다는 것 (검증 동작 후에 삭제 동작중의 삭제 사이클이 수행되는 경우)을 나타내는, "비성공적인 검증 데이타" 로 인식한다.
도 8 을 참조하여 본 발명을 구현하는 메모리 삭제 동작에 대하여 기술한다. 본 방법은 제어기 (29) 의 제어하에서 도 5 (어레이 (16) 의 각 셀은 플래쉬 메모리 장치임 )의 칩 (3') 에 의하여 구현된다. 도 8 의 삭제 동작은 예비 프로그래밍 사이클 (단계 51-61) 과, 삭제 사이클 (단계 63-71) 과, 최종 분배 조정 사이클 (단계 73-79) 을 구비한다.
프로그래밍 사이클 동안, 셀에 대한 추가적 과삭제의 위험 (큰 네거티브 전압으로 셀을 삭제시키는 것)을 줄이기위하여 삭제될 셀을 프로그램 (즉, 소정의 전하를 각 셀의 게이트에 저장시킴) 시킨다. 단계 (51) 동안에, 셀중의 하나에 소정 전압 (하이 전압) 을 인가하는 회로가 인에이블된다. 그 다음, 단계 (53) 동안에, 셀의 게이트와 드레인에 소정의 전압을 인가하여 셀을 프로그램 시킨다.
그 다음, 본 발명에 의한 검증 동작을 수행하여 (단계 55 및 57 동안) 셀의 상태를 검증한다. 단계 (55) 는 검증 동작의 셋업 사이클 (도 7 에 도시된 시간 t1 내지 t2 까지의 사이클)이며, 단계 (57) 는 검증 동작의 샘플링 및 홀드 사이클 (도 7 에 도시된 시간 t2 내지 t5 까지의 사이클)을 포함한다.
셀이 충분히 프로그램 되지 안았다고 검증 동작의 단계 (57) 에서 결정되면, 단계 (51, 53, 55, 57) 를 순차적으로 반복한다 (셀을 재프로그램 시키고 이러한 재프로그래밍 이후에 셀이 충분히 프로그램 되었는 지의 여부를 검증하기 위함).
셀이 충분히 프로그램 되었다고 검증 동작의 단계 (57) 에서 결정되면, (다른 셀을 삭제 또는 프로그래밍 시키기 위하여 칩 (3') 을 준비시키는) 프로그램 클린업 단계 (59) 가 수행된다. 단계 (59) 후에, (다음에 프로그램되는 셀의 어드레스를 결정하기 위하여) 셀 어드레스 증가 단계 (61) 가 수행된다. 단계 (61) 에서 모든 셀이 프로그램되었다고 결정되면, 단계 (63) 이 수행된다. 그렇지않다면, 단계 (61) 은 그 다음 프로그램될 셀을 선택하고 이 새로운 셀에 대하여 단계 (51, 53, 55, 57) 를 반복한다.
삭제 사이클이 시작될때 (단계 (61) 의 최종 반복후에), 모든 셀은 프로그램 되어있다. 이 단계에서 어드레스를 증가시킨다는 것은 어드레스 카운터를 리세트하여 블록의 개시를 지정한다. 삭제 사이클의 제1 단계 동안에 (단계 63), 회로를 인에이블시켜 모든 셀에 소정의 전압 (하이 전압) 을 인가시킨다. 그 다음, 단계 (65) 동안에, 상기 소정의 전압을 그 소오스 및 게이트에 인가하여 각 셀을 삭제한다.
그 다음, 본 발명에 의한 검증 동작을 수행하여 어드레스 카운터가 지정하는 셀의 상태를 검증한다 (단계 67 및 69 동안). 단계 (67) 는 검증 동작의 셋업 사이클이며 (도 7 에 도시된 시간 t1 내지 t2 까지의 사이클), 단계 (69) 는 검증 동작의 샘플링 및 홀드 사이클 (도 7 에 도시된 시간 t2 내지 t5 까지의 사이클)을 포함한다.
검증 동작의 단계 (69) 에서 셀이 불충분하게 삭제되었다고 결정하게 되면, 단계 (63, 65, 67, 69) 를 순차적으로 반복한다 (다른 고전압 사이클을 재촉발시켜 모든 셀을 재삭제시키고, 이러한 재삭제 후에 어드레스 카운터가 지정하는 셀이 충분하게 삭제되었는 지의 여부를 검증하기 위하여).
검증 단계의 단계 (69) 에서 어드레스 카운터가 지정하는 셀이 충분히 삭제되었다고 결정하면, (다음에 검증될 셀의 어드레스를 선택하기 위하여) 셀 어드레스 증분 단계 (71) 가 수행된다. 단계 (71) 에서 모든 셀이 삭제되었다고 결정하면, 단계 (73) 이 수행된다. 만약 그렇지 않으면, 단계 (71) 는 다음에 검증될 셀의 어드레스를 선택하고 이 새로운 셀에 대하여 단계 (67, 69) 를 반복한다.
단계 (71) 의 최종 반복수행후에, 칩은 분배 조정 사이클을 수행한다 (단계 73-79). 이 사이클의 목적은 메모리 셀 스레쉬홀드 전압의 분배를 엄격히 하는 것(예를들면, 삭제 사이클 동안에 소정 셀의 과삭제를 수정하는 것) 이다. 단계 (73) 동안, 모든 셀에 소정의 전압 (하이 전압) 을 인가하는 회로를 인에이블 시킨다. 그 다음, 단계 (75) 동안, 셀의 게이트에 상기 소정의 전압을 인가하여 셀을 동시에 (사실상 동시에) 조정한다. 그 다음, 본 발명에 의한 또 다른 검증 동작을 수행하여 모든 셀의 상태를 검증함으로써 (단계 77 및 79 동안) 각 셀이 완전하게 충분히 삭제되었는 지의 여부를 결정한다. 단계 (77) 는 검증 동작의 셋업 사이클 (도 7 에 도시된 시간 t1 내지 t2 까지의 사이클) 이고, 단계 (79) 는 검증 동작의 샘플링 및 홀드 사이클 (도 7 에 도시된 시간 t2 내지 t5 까지의 사이클: 모든 셀의 상태를 검증하기 위하여 충분히 반복 수행함) 을 포함한다.
단계 (79) 후에, 칩 (예를들면, 칩의 제어기 (29)) 은 최종 검증 동작의 결과를 나타내는 데이타를 (예를들어, 외부 장치에서 접근할 수 있는 패드 (30) 와 같은 출력 패드로) 출력하고, 전체 삭제 동작이 완료되었다는 것을 나타내는 제어 신호 ("ERASE DONE")를 출력한다.
도 5-8 을 참조하여 본 발명의 바람직한 실시예를 설명하였다. 비록 이러한 실시예를 상세히 설명하였지만, 다음의 청구항에 정의된 바와같이 본 발명의 사상과 범위를 벗어나지 않는 한도내에서 이들 실시예에 대한 변형이 가능하다.

Claims (29)

  1. 비휘발성 메모리 셀 어레이와,
    상기 셀 중에서 선택된 하나의 셀을 제1 노드에 연결시키는 선택 수단과,
    상기 메모리 셀 중에서 선택된 한 셀의 측정 스레쉬홀드 전압 및 기준 전압간의 순시 관계를 나타내며, 상기 스레쉬홀드 전압이 어느 시점에서 상기 기준 전압과 바람직한 관계를 갖는 경우에 유효한 원천 검증 신호를 발생시키기 위하여 상기 제1 노드에 연결된 제1 수단과,
    상기 스레쉬홀드 전압이 상기 샘플링 주기 동안 적어도 소정의 마진만큼 상기 기준 전압과 차이가 있는지의 여부를 나타내는 검증 신호를 발생시키기 위하여 상기 원천 검증 신호를 처리하는 제2 수단
    을 포함하는 집적 비휘발성 메모리 회로.
  2. 제1항에 있어서,
    상기 검증 신호는 상기 원천 검증 신호가 상기 샘플링 기간 동안 계속 유효한 상태를 유지하는지의 여부를 나타내는 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  3. 제2항에 있어서,
    상기 샘플링 주기는 상기 원천 검증 신호내의 노이즈로 인한 예측 유동 지속 시간보다 더 긴 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  4. 제2항에 있어서,
    상기 제1 수단은 상기 제1 노드에 연결된 입력 단자와 상기 원천 검증 신호를 출력하는 출력 단자를 갖는 감지 증폭기를 포함하는 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  5. 제4항에 있어서,
    상기 감지 증폭기로부터 상기 원천 검증 신호를 수신하고 상기 샘플링 주기를 포함하는 검증 동작 동안에 상기 원천 검증 신호를 상기 제2 수단으로 인가하는(asserting) 논리 수단을 더 포함하는 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  6. 제2항에 있어서,
    상기 제2 수단은
    상기 샘플링 기간 동안 비유효한 상기 원천 검증 신호에 응답하여 제1 상태로부터 제2 상태로 천이하는 플립플롭 회로와,
    상기 원천 검증 신호를 수신하고 상기 샘플링 주기동안 상기 원천 검증 신호를 상기 플립플롭에 인가하는 논리 수단과,
    상기 샘플링 주기 전에 상기 플립플롭을 상기 제1 상태로 설정하는 수단을 포함하며
    상기 검증 신호는 상기 샘플링 주기의 종료시에 상기 플립플롭 회로가 상기 제1 상태와 제2 상태 중의 어느 상태 인가를 나타내는 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  7. 제1항에 있어서,
    상기 비휘발성 메모리 셀은 플래쉬 메모리 셀인 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  8. 셋업 주기와, 상기 셋업 주기에 후속하는 샘플링 주기와, 상기 샘플링 주기에 후속하는 홀드 주기를 포함하는 검증 동작을 실행할 수 있는 집적 비휘발성 메모리 회로에 있어서,
    상기 메모리 회로는,
    비휘발성 메모리 셀 어레이와,
    상기 셀 중에서 선택된 하나의 셀을 제1 선택 노드와 연결시키는 선택 수단과,
    상기 메모리 셀 중에서 선택된 한 셀의 측정 스레쉬홀드 전압 및 기준 전압간의 순시 관계를 나타내며, 상기 스레쉬홀드 전압이 어느 시점에서 상기 기준 전압과 바람직한 관계를 갖는 경우에 유효한 원천 검증 신호를 발생시키기 위하여 상기 제1 노드에 연결된 제1 수단과,
    상기 스레쉬홀드 전압이 상기 샘플링 주기 동안 적어도 소정의 마진 만큼 상기 기준 전압과 차이가 있는 지의 여부를 나타내는 검증 신호를 발생시키기 위하여 상기 원천 검증 신호를 처리하는 제2 수단과,
    상기 검증 동작의 실행을 제어하는 제어 수단
    을 포함하는 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  9. 제8항에 있어서,
    상기 검증 신호는 상기 원천 검증 신호가 상기 샘플링 기간 동안 계속 유효한 상태를 유지하는지 여부를 나타내는 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  10. 제9항에 있어서,
    상기 샘플링 주기는 상기 원천 검증 신호 내의 노이즈로 인한 예측 유동 지속 시간보다 더 긴 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  11. 제9항에 있어서,
    상기 제1 수단은 상기 제1 노드에 연결된 입력 단자와 상기 원천 검증 신호를 출력하는 출력 단자를 갖는 감지 증폭기를 포함하는 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  12. 제9항에 있어서,
    상기 제2 수단은
    샘플링 기간 동안 비유효한 상기 원천 검증 신호에 응답하여 제1 상태로부터 제2 상태로 천이하는 플립플롭 회로와,
    상기 원천 검증 신호를 수신하여 상기 원천 검증 신호를 상기 샘플링 기간 동안 상기 플립플롭에 인가하는 논리 수단과,
    상기 샘플링 주기 전에 상기 플립플롭을 상기 제1 상태로 설정하는 수단을 포함하며
    상기 검증 신호는 상기 샘플링 주기의 종료시에 상기 플립플롭 회로가 상기 제1 상태와 제2 상태 중의 어느 상태 인가를 나타내는 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  13. 제8항에 있어서,
    상기 제어 수단은
    상기 셋업 주기 동안 상기 제1 수단을 인에이블 시키는 수단과,
    상기 홀드 주기 동안 상기 검증 신호를 수신하여 처리하는 수단을 포함하는 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  14. 제8항에 있어서, 상기 비휘발성 메모리 셀은 플래쉬 메모리 셀인 것을 특징으로 하는 집적 비휘발성 메모리 회로.
  15. 비휘발성 메모리 집적 회로에서 선택된 메모리 셀의 상태를 검증하는 검증 방법에 있어서,
    (a) 상기 메모리 셀의 측정 스레쉬홀드 전압 및 기준 전압간의 순시 관계를 나타내며, 상기 스레쉬홀드 전압이 어느 시점에서 상기 기준 전압과 바람직한 관계를 갖는 경우에 유효한 원천 검증 신호를 수신하는 단계와,
    (b) 상기 스레쉬홀드 전압이 샘플링 주기동안 적어도 소정의 마진 만큼 상기 기준 전압과 차이가 있는지의 여부를 나타내는 검증 신호를 발생시키기 위하여 상기 원천 검증 신호를 처리하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 선택된 메모리 셀의 상태 검증 방법.
  16. 제15항에 있어서,
    상기 검증 신호는 상기 원천 검증 신호가 상기 샘플링 기간 동안 계속 유효한 상태를 유지하는지의 여부를 나타내는 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 선택된 메모리 셀의 상태 검증 방법.
  17. 제16항에 있어서,
    상기 샘플링 주기는 상기 원천 검증 신호 내의 노이즈로 인한 예측 유동 지속 시간보다 더 긴 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 선택된 메모리 셀의 상태 검증 방법.
  18. 제16항에 있어서,
    상기 단계 (a) 는 상기 메모리 셀의 측정 스레쉬홀드 전압을 나타내는 제1 신호와 감지 증폭기에서의 기준 전압을 나타내는 제2 신호를 처리하여 상기 원천 검증 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 선택된 메모리 셀의 상태 검증 방법.
  19. 제18항에 있어서,
    (c) 상기 단계 (a) 전에, 상기 감지 증폭기가 인에이블 되는 셋업 검증 동작을 실행시키는 단계와,
    (d) 상기 단계 (b) 후에, 적어도 전체 메모리 동작을 제어하는 상태 머신 사이클 동안에 상기 검증 신호가 홀딩되어 있는 홀드 검증 동작을 실행하는 단계
    를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 선택된 메모리 셀의 상태 검증 방법.
  20. 제19항에 있어서,
    상기 셋업 검증 동작은 유효한 상태의 상기 메모리 셀에 연관된 상기 감지 증폭기의 안정화 시간을 허용하는 부분을 포함할 수 있도록 충분한 지속 시간을 갖는 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 선택된 메모리 셀의 상태 검증 방법.
  21. 제16항에 있어서,
    상기 단계 (b) 는,
    상기 샘플링 주기 전에 플립플롭을 제1 상태로 설정하는 단계와,
    상기 샘플링 주기 동안 상기 원천 검증 신호를 상기 플립플롭에 인가하여, 상기 플립플롭이 제2 상태로 진입하도록 하고 상기 샘플링 주기동안 비유효한 상기 원천 검증 신호에 응답하여 상기 제2 상태를 유지하도록 하는 단계를 포함하며,
    상기 검증 신호는 상기 플립플롭이 상기 샘플링 주기 종료시에 상기 제1 상태인가 제2 상태인가를 나타내는 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 선택된 메모리 셀의 상태 검증 방법.
  22. 비휘발성 메모리 집적 회로에서 적어도 수개의 메모리 셀을 삭제하는 방법에 있어서,
    (a) 상기 메모리 셀을 제1 의 소정 스레쉬홀드 전압으로 프로그래밍하는 단계와,
    (b) 상기 단계 (a) 후에, 상기 메모리 셀의 상태를 검증하는 단계와,
    (c) 상기 단계 (b) 후에, 상기 메모리 셀을 제2 소정 스레쉬홀드 전압으로 삭제하는 단계와,
    (d) 상기 단계 (c) 후에, 상기 메모리 셀의 상태를 검증하는 단계를 포함하며,
    상기 단계 (b) 와 (d) 는
    (e) 상기 메모리 셀 중의 한 셀의 측정 스레쉬홀드 전압 및 기준 전압간의 순시 관계를 나타내며, 상기 스레쉬홀드 전압이 어느 시점에서 상기 기준 전압과 바람직한 관계를 갖는 경우에 유효한 원천 검증 신호를 수신하는 단계와,
    (f) 상기 스레쉬홀드 전압이 샘플링 주기 동안 적어도 소정의 마진 만큼 상기 기준 전압과 차이가 있는지의 여부를 나타내는 검증 신호를 발생시키기 위하여 상기 원천 검증 신호를 처리하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 적어도 수개의 메모리 셀을 삭제하는 방법.
  23. 제22항에 있어서, 상기 검증 신호는 상기 원천 검증 신호가 상기 샘플링 기간 동안 연속적으로 유효한지의 여부를 나타내는 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 적어도 수개의 메모리 셀을 삭제하는 방법
  24. 제23항에 있어서,
    상기 샘플링 주기는 상기 원천 검증 신호 내의 노이즈로 인한 예측 유동 지속 시간보다 더 긴 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 적어도 수개의 메모리 셀을 삭제하는 방법.
  25. 제23항에 있어서,
    상기 단계 (e) 는 상기 메모리 셀의 측정 스레쉬홀드 전압을 나타내는 제1 신호와 감지 증폭기에서의 기준 전압을 나타내는 제2 신호를 처리하여 상기 원천 검증 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 적어도 수개의 메모리 셀을 삭제하는 방법.
  26. 제23항에 있어서,
    (g) 상기 단계 (f) 후에, 검증 신호를 제어 수단 내로 수신하여 처리하는 홀드 동작을 수행하는 단계와,
    (h) 상기 단계 (g) 의 결과로서 적어도 하나의 상기 메모리 셀이 부적절하게 프로그램되었다는 것을 상기 제어 수단이 결정하면 상기 단계 (a) 를 반복하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 적어도 수개의 메모리 셀을 삭제하는 방법.
  27. 제23항에 있어서,
    상기 단계 (d) 는
    (g) 상기 단계 (f) 후에, 검증 신호를 제어 수단 내로 수신하여 처리하는 홀드 동작을 수행하는 단계와,
    (h) 상기 단계 (g) 동안에 적어도 하나의 상기 메모리 셀이 부적절하게 삭제되었다는 것을 상기 제어 수단이 결정하면 상기 단계 (c) 를 반복하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 집적 회로에서 적어도 수개의 메모리 셀을 삭제하는 방법.
  28. 비휘발성 메모리 직접 회로에서 적어도 하나의 메모리 셀을 프로그래밍하는 방법에 있어서,
    (a) 상기 메모리 셀을 소정의 제1 스레쉬홀드 전압으로 프로그래밍하는 단계와,
    (b) 상기 단계 (a) 후에, 상기 메모리 셀의 상태를 검증하는 단계를 포함하며,
    상기 단계 (b) 는
    (c) 상기 메모리 셀의 측정 스레쉬홀드 전압 및 기준 전압간의 순시 관계를 나타내며, 상기 스레쉬홀드 전압이 어느 시점에서 상기 기준 전압과 바람직한 관계를 갖는 경우에 유효한 원천 검증 신호를 수신하는 단계와,
    (d) 상기 스레쉬홀드 전압이 샘플링 주기동안 적어도 소정의 마진 만큼 상기 기준 전압과 차이가 있는지의 여부를 나타내는 검증 신호를 발생시키기 위하여 상기 원천 검증 신호를 처리하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 직접 회로에서 하나 이상의 메모리 셀을 프로그래밍하는 방법.
  29. 제28항에 있어서, 상기 샘플링 주기는 상기 원천 검증 신호 내의 노이즈로 인한 예측 유동 지속 시간보다 더 긴 것을 특징으로 하는 비휘발성 메모리 직접 회로에서 하나 이상의 메모리 셀을 프로그래밍하는 방법.
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