DE10239487B4

DE10239487B4 - Nichtflüchtiges Halbleiterspeicherbauelement

Info

Publication number: DE10239487B4
Application number: DE10239487A
Authority: DE
Inventors: June Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-08-28
Filing date: 2002-08-21
Publication date: 2007-10-04
Anticipated expiration: 2022-08-22
Also published as: JP2003085988A; JP4188645B2; DE10239487A1; KR20030018357A; US20030043628A1; TWI267853B; US6845041B2; KR100463195B1

Abstract

Nichtflüchtiges Halbleiterspeicherbauelement mit vorgebbarer Dateneingabe-/Datenausgabebreite, mit
– einem Speicherzellenfeld (110) aus Speicherzellen, die matrixförmig in einer Mehrzahl von Zeilen und Spalten angeordnet sind, und
– einer Ausleseschaltung (130) zum Auslesen von Daten aus dem Speicherzellenfeld über die mehreren Spalten und temporären Speichern der ausgelesenen Daten, gekennzeichnet durch
– einen internen Datenbus (DLia bis DLid), der zwischen die Ausleseschaltung und eine Datenausgabeschaltung (180, 240) eingeschleift ist, um Daten von der Ausleseschaltung zur Datenausgabeschaltung zu übertragen, und
– eine Bussteuerschaltung (160) zum betriebsartabhängigen Einstellen der Breite des internen Datenbusses derart, dass die interne Datenbusbreite während eines Verifiziervorgangs breiter als die vorgebbare Dateneingabe-/Datenausgabebreite des Speicherbauelements ist.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement nach dem Oberbegriff des Anspruchs 1, insbesondere auf ein elektrisch lösch-und programmierbares nichtflüchtiges Halbleiterspeicherbauelement.
Elektrisch lösch- und programmierbare Halbleiterspeicherbauelemente vom Flash-Speichertyp sind in der Lage, Daten ohne Leistungszufuhr zu halten. Speziell kann ein Flash-Speicher vom NAND-Typ mit einer Kettenstruktur, bei der mehrere Flash-Speicherzellen in Reihe geschaltet sind, in z.B. tragbaren Produkten mit niedriger Leistung nutzbringend sein und kostengünstig gefertigt werden. Aus diesem Grund sind Flash-Speicherbauelemente vom NAND-Typ sehr viel in verschiedenen tragbaren Produkten in Gebrauch.
Es besteht benutzerseitig zunehmend Bedarf an erhöhter Speicherbauelementfunktionalität. Eine derartige Anforderung ist diejenige nach einer erhöhten Dateneingabe-/Datenausgaberate. Dies kann durch Erhöhen der Seitengröße bzw. Seitentiefe und der Speicherblockgröße realisiert werden. Als Seite wird hierbei ein Bündel von Speicherzellen be zeichnet, die gleichzeitig ausgewählt werden, wenn eine Wortleitung aktiviert wird, und eine derartige Seite fungiert als Basiseinheit, wenn Lese-/Programmiervorgänge ausgeführt werden. Ein Speicherblock umfasst mehrere Seiten und fungiert als Basiseinheit, wenn ein Löschvorgang ausgeführt wird.
1 veranschaulicht im Blockdiagramm ein herkömmliches Flash-Speicherbauelement vom NAND-Typ. Es umfasst, wie aus 1 ersichtlich, ein Speicherzellenfeld 10, eine Zeilenauswahlschaltung bzw. Zeilendecoderschaltung 12, eine Seitenpufferschaltung bzw. Datenabtast- und Datenzwischenspeicherschaltung 14 und eine Spaltendecoderschaltung 16. Das Speicherzellenfeld 10 weist mehrere Speicherblöcke BLKO bis BLKn, mit n als einer positiven ganzen Zahl, auf, wobei jeder Speicherblock mehrere Zellenketten enthält. Wie gleichfalls in 1 dargestellt, umfasst jede Kette einen Kettenauswahltransistor SST, der mit einer zugehörigen Bitleitung, z.B. BL0, verbunden ist, einen Masseauswahltransistor GST, der mit einer gemeinsamen Source-Leitung CSL verbunden ist, und Speicherzellen MC15 bis MC0, die in Reihe zwischen den Kettenauswahltransistor SST und den Masseauswahltransistor GST eingeschleift sind. Der Kettenauswahltransistor SST, die Speicherzellen MC15 bis MC0 und der Masseauswahltransistor GST sind mit einer Kettenauswahlleitung SSL, Wortleitungen WL15 bis WL0 bzw. einer Masseauswahlleitung GSL verbunden. Die Signalleitungen SSL, WL15 bis WL0 und GSL sind elektrisch mit Signalleitungen SS, Si15 bis Si0 bzw. GS über zugehörige Blockauswahltransistoren BS17 bis BS0 verbunden. Die Blockauswahltransistoren BS17 bis BS0 werden gemeinsam durch ein Blockauswahlsignal BS gesteuert.
Im kontinuierlichen Betrieb wählt eine Zeilenauswahlschaltung 12 irgendeine Wortleitung oder Seite aus den Wortleitungen WL0 bis WL15 über die Blockauswahltransistoren BS0 bis BS17 aus. Die Seitenpufferschaltung 14 speichert Daten, die in den Speicherzellen einer ausge wählten Seite zu speichern sind, temporär bzw. tastet in den Speicherzellen der ausgewählten Seite gespeicherte Daten ab. Sie beinhaltet jeweils mit der ausgewählten Seite in Bezug stehende Spalten, d.h. mehrere Seitenpuffer, die jeweiligen Bitleitungen zugeordnet sind.
2 zeigt im Schaltbild einen Teil der Seitenpufferschaltung 14 von 1. Wie aus 2 zu erkennen, beinhaltet in diesem Beispiel jeder Seitenpuffer einen als Leistungsversorgung fungierenden PMOS-Transistor M1, einen als Durchlasstransistor fungierenden NMOS-Transistor M2, Inverter INV1 und INV2, die einen Zwischenspeicher bilden, sowie NMOS-Transistoren M3 und M4 zur Steuerung des Zwischenspeichers. In diesem Seitenpuffer werden aus einer zugehörigen Speicherzelle abgetastete. Daten während eines Lesevorgangs auf einen Zwischenspeicherknoten ND_LAT geladen, und in gleicher Weise werden andere Daten, die in einer zugehörigen Speicherzelle während eines Programmiervorgangs zu speichern oder zu programmieren sind, auf selbigen geladen. Eine detaillierte Beschreibung des Betriebs dieses Seitenpuffers findet sich in der Patentschrift US 5.712.818 , worauf für weitere Details verwiesen werden kann.
Die aus den Speicherzellen der ausgewählten Seite abgetasteten Datenbits werden an einen Datenbus oder eine andere externe Komponente über die Spaltendecoderschaltung 16 in einer vorgegebenen Einheit ausgegeben, z.B. in Einheiten eines Byte, das acht Bit umfasst. 3 veranschaulicht im Schaltbild einen Teil einer Spaltendecoderschaltung gemäß der herkömmlichen Technologie. Die Schaltung von 3 gehört zu einer Datenleitung, und für die anderen Datenleitungen können entsprechende Schaltkreise derselben Struktur vorgesehen sein. Die Bezeichnung "ND_LAT" in 3 bezieht sich auf den jeweiligen Zwischenspeicherknoten des Seitenpuffers von 2. Erste Auswahlsignale YA0 bis YA15 werden sequentiell aktiviert und ziemlich gleichzeitig werden zweite Auswahlsignale YB0 bis YB15 sequentiell aktiviert. Beispielswei se werden die ersten Auswahlsignale YA0 bis YA15 sequentiell aktiviert, während das jeweilige zweite Auswahlsignal YB0 bis YB15 aktiviert wird. Wie aus dieser Struktur und Steuerungsart bekannt, wird ein Datenbit DL0 aus 256 zwischengespeicherten Datenbits ND_LAT0 bis ND_LAT255 ausgewählt.
Die Seitengröße und die Blockgröße sind beim Entwurf eines Flash-Speichers typischerweise in Hardware fixiert. Im Unterschied zu einem Flash-Speicher vom NOR-Typ, bei dem Daten nach dem Zufallsprinzip in Einheiten eines Byte aus 8 Bit oder eines Worts aus 16 Bit ausgelesen werden, tastet der Flash-Speicher vom NAND-Typ Daten in Einheiten einer jeweiligen Seite über eine relativ lange Zeitdauer von z.B. etwa 10μs unter Verwendung der Seitenpufferschaltung 14 ab und puffert diese. Die zwischengespeicherten Daten werden sequentiell in Byte-Einheiten abgerufen, indem ein nREx-Anschluss durch ein informationsverarbeitendes System, z.B. eine CPU, wiederholt umgeschaltet wird. Der Flash-Speicher vom NAND-Typ zeigt daher eine relativ lange Latenz, wenn Daten ausgelesen werden. Andererseits ist die Datenausgaberate des Flash-Speichers vom NAND-Typ, sobald Daten durch die Seitenpufferschaltung abgetastet und zwischengespeichert worden sind, deutlich höher.
Für die Seitengröße gibt es entsprechend den Anforderungen durch Benutzer, welche die Dateneingabe-/Datenausgaberaten zu steigern wünschen, einen zunehmend ansteigenden Trend. Dieser Bedarf ergibt sich beispielsweise wie folgt. Wenn angenommen Produkte mit Seitengrößen von 512 Byte (einfache Geschwindigkeit), 1K Byte (doppelte Geschwindigkeit) bzw. 2K Byte (vierfache Geschwindigkeit) vorliegen und jeweils Daten mit 8K Byte sequentiell ausgelesen werden, benötigt ein Produkt mit der vierfachen Geschwindigkeit vier Lesevorgänge, ein anderes Produkt mit der doppelten Geschwindigkeit benötigt acht Lesevorgänge, und noch ein anderes Produkt mit der einfachen Geschwindigkeit benö tigt 16 Lesevorgänge. Mit weiter abnehmender Seitengröße erhöht sich die für Lese-/Programmiervorgänge benötigte Zeitdauer noch weiter.
Hingegen treten bei Erhöhung der Seitengröße folgende Schwierigkeiten auf. Wie allgemein bekannt, umfassen die Programmier-/Löschvorgänge einen Verifizierungsvorgang, um festzustellen, ob eine Speicherzelle ordnungsgemäß programmiert bzw. gelöscht wurde. Während des Verifizierungsvorgangs werden Speicherzellen einer ausgewählten Seite, d.h. zugehöriger Bitleitungen, sequentiell abgetastet. Dies wird auch als ein Verifizierungsabtast- oder Spaltenabtastbetrieb bezeichnet.
Im Falle eines Löschvorgangs ist allgemein die Löschzeit nicht durch die für den Spaltenabtastvorgang benötigte Zeitdauer begrenzt, da der Löschvorgang relativ lang dauert, z.B. 2ms. Im Fall der Seitenprogrammierung kann hingegen die für den Spaltenabtastvorgang benötigte Zeitdauer, vorliegend als Spaltenabtastzeit bezeichnet, nicht vernachlässigt werden, da der Programmiervorgang nur für eine relativ kurze Zeitdauer von z.B. 240μs ausgeführt wird. Da die Seitenprogrammierung einen Algorithmus zur Verhinderung der Problematik einer übermäßigen Speicherzellenprogrammierung beinhaltet, kann die Spaltenabtastzeit auch deshalb nicht vernachlässigt werden.
Da entsprechend den Benutzeranforderungen die Seitengröße erhöht werden sollte, steigt demgemäß die Spaltenabtastzeit proportional zur Zunahme der Seitengröße an. Wenn beispielsweise eine Periode eines in einen Spaltenadresszähler eingegebenen Taktsignals 50ns beträgt und in der Seitenpufferschaltung zwischengespeicherte Daten in Einheiten von Byte einer Bestanden/Nichtbestanden-Prüfung unterzogen werden, beträgt die Spaltenabtastzeit des Produkts mit der einfachen Geschwindigkeit etwa 25μs (50ns × 512), während diejenige des Produkts mit der vierfachen Geschwindigkeit etwa 100μs (50ns × 512 × 4) beträgt. In herkömmlichen Speicherentwürfen besitzen folglich Flash-Speicher bauelemente vom NAND-Typ die Schwierigkeit, dass die Spaltenabtastzeit mit zunehmender Seitengröße ansteigt.
In der Patentschrift US 6.011.720 ist ein nichtflüchtiges Halbleiterspeicherbauelement, insbesondere vom Flash-Speichertyp, offenbart, bei dem Verifiziervorgänge mit einer Datenbreite größer als derjenigen eines externen Datenbusses durchgeführt werden, über den das Speicherbauelement nach außen z.B. mit einer angeschlossenen Test-/Schreibsteuereinheit kommunizieren kann. Dazu ist jeder Bitleitung oder alternativ einer Gruppe von mehreren Bitleitungen, die zu einem jeweiligen Block eines Speicherzellenteilfeldes gehören, ein Verifizierschaltkreis zugeordnet, wobei jeweils ein erster Decoder eine der Bitleitungen eines Speicherzellenblocks auswählt und der Verifizierschaltkreis zwischen einem mit dem ersten Decoder verbundenen Abtastverstärker und einem für das betreffende Speicherzellenteilfeld gemeinsam vorgesehenen zweiten Decoder angekoppelt ist. Eine im Speicherbauelement zusätzlich vorgesehene Abschlussentscheidungsschaltung wertet die Ergebnisse der einzelnen Verifizierschaltkreise aus.
Der Erfindung liegt als technisches Problem die Bereitstellung eines nichtflüchtigen Halbleiterspeicherbauelements der eingangs genannten Art zugrunde, mit dem sich die oben erwähnten Schwierigkeiten herkömmlicher derartiger Bauelemente wenigstens teilweise überwinden lassen und das insbesondere einen Anstieg der Spaltenabtastzeit aufgrund einer Erhöhung der Seitengröße vermeidet.
Die Erfindung löst dieses Problem durch die Bereitstellung eines nichtflüchtigen Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs 1 oder 7.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Blockdiagramm eines herkömmlich Flash-Speichers vom NAND-Typ,
2 ein Schaltbild eines Teils einer in 1 verwendeten Seitenpufferschaltung,
3 ein Schaltbild eines Teils einer in 1 verwendeten Spaltendecoderschaltung,
4 ein Blockschaltbild eines erfindungsgemäßen Flash-Speicherbauelements vom NAND-Typ,
5 ein Schaltbild einer Realisierung einer in 4 verwendeten Spaltenauswahleinheit,
6 ein Schaltbild einer Realisierung einer ersten Spaltenvordecodereinheit einer in 4 verwendeten Spaltenvordecoderschaltung,
7 ein Schaltbild einer Realisierung einer zweiten Spaltenvordecodereinheit der Spaltenvordecoderschaltung von 4,
8 ein Schaltbild einer Realisierung einer in 4 verwendeten Logiksteuerschaltung,
9 ein Blockdiagramm einer in 4 verwendeten Logikschaltung,
10 ein Schaltbild einer Realisierung einer in 9 verwendeten Logikeinheit,
11 ein Schaltbild einer Realisierung einer in 4 verwendeten Bestanden/Nichtbestanden-Prüfschaltung,
12 ein Blockschaltbild einer Realisierung einer Adressensteuerschaltung und einer Spaltenadressenerzeugungsschaltung, wie sie in 4 verwendet werden,
13 ein Schaltbild einer Realisierung einer in 4 verwendeten Adressendetektionsschaltung,
14A und 14B Diagramme zur Erläuterung eines Programmierbetriebsmodus eines herkömmlichen Flash-Speicherbauelements vom NAND-Typ,
15 ein Betriebs-Zeitsteuerungsdiagramm zur Erläuterung eines Spaltenabtastvorgangs eines erfindungsgemäßen Flash-Speicherbauelements vom NAND-Typ und
16 ein Betriebs-Zeitsteuerungsdiagramm zur Erläuterung eines Lesevorgangs eines erfindungsgemäßen Flash-Speicherbauelements vom NAND-Typ.
Im erfindungsgemäßen nichtflüchtigen Halbleiterspeicherbauelement, speziell in einem Flash-Speicherbauelement hoher Dichte vom NAND-Typ wird eine Beschleunigungstechnik zur Verkürzung der Spaltenabtastzeit angewandt. Die Beschleunigungstechnik kann durch Einstellen der Breite eines internen Datenbusses realisiert werden, wobei die Breite selektiv in Abhängigkeit vom Betriebsmodus gewählt wird. Wenn beispielsweise ein normaler Lesevorgang ausgeführt wird, weist das Flash-Speicherbauelement vom NAND-Typ eine interne Datenbusbreite auf, die einer Dateneingabe-/Datenausgabebreite entspricht, z.B. ×8. Wenn ein Lösch-/Programmierverifizierungsvorgang ausgeführt wird, besitzt das Flash-Speicherbauelement vom NAND-Typ eine größere innere Datenbusbreite, z.B. ×32, als die Dateneingabe-/Datenausgabebreite. Dies bedeutet, dass die Anzahl an gleichzeitig verifizierten Datenbits während eines Verifizierungsvorgangs in einem Zyklus eines Taktsignals erhöht wird. Daher ist es möglich, das Problem einer anwachsenden Spaltenabtastzeit proportional zur Erhöhung der Seitengröße zu umgehen. Darauf wird unten näher eingegangen.
4 zeigt ein Flash-Speicherbauelement 100 vom NAND-Typ mit einem Speicherzellenfeld 110, das eine Mehrzahl von in 4 nicht expli zit dargestellten Zellenketten aufweist, zu denen eine Mehrzahl von Bitleitungen gehören. Wie oben zu den herkömmlichen Ausführungsbeispiel erläutert, beinhaltet jede Kette einen Kettenauswahltransistor, einen Masseauswahltransistor und Speicherzellen, die in Reihe zwischen den Kettenauswahltransistor und den Masseauswahltransistor eingeschleift sind. Die Speicherzellen jeder Kette sind mit zugehörigen Wortleitungen verbunden, und jede Speicherzelle weist einen Transistor mit einer Source-Elektrode, einer Drain-Elektrode, einer floatenden, d.h. potentialmäßig schwebenden Gate-Elektrode und einer Steuergate-Elektrode auf.
Eine Zeilenauswahlschaltung 120 wählt Wortleitungen des Speicherzellenfeldes 110 in Abhängigkeit von einer Zeilenadresse aus, wie an sich bekannt. Ein Seitenpuffer 130 tastet als eine Ausleseschaltung Daten, die im Speicherzellenfeld 110 gespeichert sind, während Lese-/Verifizierungsvorgängen ab und puffert die abgetasteten Daten temporär. Während eines Programmiervorgangs werden im Speicherzellenfeld 110 zu speichernde Daten in die Seitenpufferschaltung 130 geladen. Wenn beispielsweise eine Seitengröße von 2K (K = 2¹⁰) im Speicherzellenfeld 110 vorliegt, besteht die Seitenpufferschaltung 130 aus 2048 Seitenpuffern. Jeder Seitenpuffer kann eine herkömmliche Schaltungsstruktur aufweisen, wie sie in 2 veranschaulicht ist.
Mit einer Wortleitung verbundene Speicherzellen können eine oder zwei Seiten enthalten. Im Fall einer Seite ist die Anzahl an Bitleitungen gleich derjenigen der Seitenpuffer. Im Fall von zwei Seiten ist die Anzahl an Bitleitungen doppelt so groß wie die Anzahl an Seitenpuffern. Ein Teil der Bitleitungen, z.B. ungeradzahlige Bitleitungen, die zu einer ausgewählten Seite gehören, sind mit den entsprechenden Seitenpuffern verbunden, ein anderer Teil der Bitleitungen, z.B. geradzahlige Bitleitungen, einer nicht ausgewählten Seite werden auf einer vorgegebenen Spannung gehalten, z.B. einer Massespannung oder einer Speisespannung.
Wie aus 4 weiter ersichtlich, beinhaltet das Flash-Speicherbauelement 100 vom NAND-Typ eine Spalten-Gateschaltung, die in wenigstens zwei Spalten-Gateeinheiten oder Spaltenauswahleinheiten unterteilt ist. Im gezeigten Beispiel umfasst die Spalten-Gateschaltung vier Spaltenauswahleinheiten 140a, 140b, 140c und 140d. Wenn die Seitengröße gleich 2K ist, gehören die Spalten-Gateeinheiten 140a bis 140d zu jeweils einer Gruppe von 512 Seitenpuffern. Jede Spaltenauswahleinheit 140a bis 140d wählt sequentiell 512 Datenbits, die durch Seitenpuffer zugehöriger Gruppen zwischengespeichert werden, unter der Steuerung einer Spaltenvordecoderschaltung 160 aus. Die Spaltenauswahleinheiten 140a bis 140d sind elektrisch über zugehörige interne Datenbusse DLia, DLib, DLic und DLid, wobei i im Fall von Byte-Einheiten von 0 bis 7 läuft, mit einer Logikschaltung 180 verbunden.
Die Spaltenvordecoderschaltung 160 reagiert auf eine von einer Spaltenadressenerzeugungsschaltung 200 abgegebene Spaltenadresse AYi, mit i = 0, ..., 7. Sie reagiert außerdem auf ein Verifizierungsfreigabesignal VFY_YSCAN und erzeugt Spaltenauswahlsignale YA0 bis YA15, YB0 bis YB3, YB4 bis YB7, YB8 bis YB11 und YB12 bis YB15. Die Spaltenvordecoderschaltung 160 ist in einen ersten Spaltenvordecoderblock 160a und einen zweiten Spaltenvordecoderblock 160b unterteilt. Der erste Spaltenvordecoderblock 160a erzeugt die Spaltenauswahlsignale YA0 bis YA15 durch Decodieren niedrigerer Adressensignale AY0 bis AY3 der Spaltenadressensignale AY0 bis AY7, und der zweite Spaltenvordecoderblock 160b erzeugt die übrigen Spaltenauswahlsignale YB0 bis YB3, YB4 bis YB7, YB8 bis YB11 und YB12 bis YB15.
Die Spaltenauswahlsignale YA0 bis YA15 werden gemeinsam jeder der ersten bis vierten Spaltenauswahleinheit 140a bis 140d zugeführt. Dadurch fungieren die Spaltenauswahlsignale YA0 bis YA15 als ein gemeinsames Spaltenauswahlsignal. Die Gruppen von Spaltenauswahl signalen YB0 bis YB3, YB4 bis YB7, YB8 bis YB11 und YB12 bis YB15 werden je einer der zugehörigen Spaltenauswahleinheiten 140a bis 140d zugeführt. Beispielsweise werden die Spaltenauswahlsignale YB0 bis YB3 der ersten Gruppe der ersten Spaltenauswahleinheit 140a zugeführt, die Spaltenauswahlsignale YB4 bis YB7 der zweiten Gruppe werden der zweiten Spaltenauswahleinheit 140b zugeführt, die Spaltenauswahlsignale YB8 bis YB11 der dritten Gruppe werden der dritten Spaltenauswahleinheit 140c zugeführt, und die Spaltenauswahlsignale YB12 bis YB15 der vierten Gruppe werden der vierten Spaltenauswahleinheit 140d zugeführt.
Die gemeinsamen Spaltenauswahlsignale YA0 bis YA15 werden unabhängig von der Betriebsart stets sequentiell aktiviert, die übrigen Spaltenauswahlsignale YB0 bis YB3, YB4 bis YB7, YB8 bis YB11, YB12 bis YB15 werden hingegen abhängig von der Betriebsart unterschiedlich aktiviert. Beispielsweise werden im Fall eines Lesevorgangs Spaltenauswahlsignale einer zufälligen Gruppe, z.B. YB0 bis YB3, sequentiell aktiviert, während die übrigen Spaltenauswahlsignale YB4 bis YB7, YB8 bis YB11 und YB12 bis YB15 in einem deaktivierten Zustand gehalten werden. Dies bedeutet, dass Datenbits in Byte-Einheiten über eine Spaltenauswahleinheit, z.B. die Einheit 140a, die zu einer Gruppe aktivierter Spaltenauswahlsignale gehört, zu einem zugehörigen inneren Datenbus, z.B. DLia, übertragen werden. Andere Spaltenauswahlsignale übriger Gruppen werden durch dieselbe Vorgehensweise wie für die vorherigen Spaltenauswahlsignale der vorherigen Gruppe aktiviert.
Wenn ein Lösch-/Programmierverifizierungsvorgang ausgeführt wird, werden die Spaltenauswahlsignale jeder Gruppe gleichzeitig und sequentiell aktiviert. Mit anderen Worten wird je ein Spaltenauswahlsignal YB0, YB4, YB8 und YB12 jeder Gruppe gleichzeitig ausgewählt, und danach werden die nächsten Spaltenauswahlsignale YB1, YB5, YB9 und YB13 je einer Gruppe gleichzeitig ausgewählt. Dies bedeutet, dass Datenbits in Byte-Einheiten über die Spaltenauswahleinheiten 140a bis 140b zu den zugehörigen inneren Datenbussen DLia bis DLid übertragen werden.
Die Logikschaltung 180 ist über die inneren Datenbusse DLia bis DLid mit den Spaltenauswahlleitungen 140a bis 140d verbunden und wird durch eine Logiksteuerschaltung 220 gesteuert. Die Logikschaltung 180 arbeitet in Abhängigkeit vom Betriebsmodus als ein Multiplexer oder ein Multiplizierer. Wenn beispielsweise ein Lesevorgang ausgeführt wird, reagiert die Logikschaltung 180 auf Datenausgabefreigabesignale DOUTen0 bis DOUTen3 von der Logiksteuerschaltung 220 und gibt von der momentan ausgewählten Spaltenauswahleinheit ausgegebene Daten an eine Datenausgabepufferschaltung 240 ab. Wenn beispielsweise ein Lösch-/Programmierverifizierungsvorgang ausgeführt wird, multipliziert die Logikschaltung 180 Datenbits, die über die inneren Datenbusse DL0a bis DL3d übertragen werden, und gibt 8-Bit-Daten zur Bestanden/Nichtbestanden-Prüfschaltung 260 ab. Dies wird unten im Detail erläutert.
Die Logiksteuerschaltung 220 reagiert auf obere Spaltenadressensignale AY6 und AY7 der Spaltenadressensignale AY0 bis AY7 und auf das Verifizierungsfreigabesignal VFY_YSCAN, das über einen Lösch-/Programmierverifizierungsvorgang informiert, und erzeugt die Datenausgabefreigabesignale DOUTen0 bis DOUTen3. Letztere werden während des Lesevorgangs sequentiell aktiviert und während des Lösch-/Programmierverifizierungsvorgangs gleichzeitig aktiviert. Die Adressendetektionsschaltung 280 empfängt die Spaltenadresse AY0 bis AY7 von der Spaltenadressenerzeugungsschaltung 200 und detektiert, ob die Spaltenadresse AY0 bis AY7 eine letzte Spaltenadresse ist. Wenn eine momentan zugeführte Spaltenadresse eine letzte Spaltenadresse ist, aktiviert die Adressendetektionsschaltung 280 ein Detektionssignal FINAL_YADD. Eine Adressensteuerschaltung 300 wird durch eine Lösch/Programmier/Auslöse-Steuerschaltung 220 gesteuert und erzeugt ein Taktsignal OSC_CLK, Voreinstellsignale SET0 bis SET7 und Rücksetzsignale RST0 bis RST7, die sämtlich der Spaltenadressenerzeugungsschaltung 200 zugeführt werden. Das Taktsignal OSC_CLK wird nicht erzeugt, wenn das Detektionssignal FINAL_YADD aktiv ist. Das Verifizierungsfreigabesignal VFY_YSCAN wird deaktiviert, wenn ein PF-Signal, das von der Bestanden/Nichtbestanden-Prüfschaltung 260 abgegeben wird, einen Lösch-/Programmierausfall anzeigt.
Wie oben erläutert, besitzt das erfindungsgemäße Flash-Speicherbauelement vom NAND-Typ eine Struktur mit internem Datenbus, der in seiner Breite in Abhängigkeit von der Betriebsart einstellbar ist. Die Datenbusbreite ×32 während des Lösch-/Programmierverifizierungsvorgangs wird relativ zur Datenbusbreite ×8 während des Lesevorgangs erhöht. Dies bedeutet, dass die Anzahl an gleichzeitig verifizierten Datenbits in einem Zyklus eines Taktsignals erhöht wird, wenn der Verifizierungsvorgang ausgeführt wird. Daher ist es möglich, jegliche Erhöhung der Spaltenabtastzeit proportional zu einem Anwachsen der Seitengröße zu vermeiden.
5 zeigt detaillierter eine vorteilhafte Realisierung der Spaltenauswahleinheiten am Beispiel der Spaltenauswahleinheit 140a. Wie daraus ersichtlich, umfasst die Spaltenauswahleinheit 140a eine Mehrzahl von NMOS-Transistoren TA0 bis TA15, TB0 bis TB3 in einer zweistufigen Schalterstrukturanordnung. NMOS-Transistoren, die eine obere Stufe dieser Schalter-Schaltung bilden, werden durch die ersten Spaltenauswahlsignale YA0 bis YA15 von der Spaltenvordecoderschaltung 160 gesteuert. Andere NMOS-Transistoren bilden eine untere Stufe der Schalter-Schaltung und werden durch die zweiten Spaltenauswahlsignale YB0 bis YB3 von der Spaltenvordecoderschaltung 160 gesteuert. Wenn irgendeines der ersten Spaltenauswahlsignale ausgewählt wird und ein anderes der zweiten Spaltenauswahlsignale ausgewählt wird, überträgt die Spaltenauswahleinheit 140a acht Datenbits von den Datenbits ND_LAT0 bis ND_LAT511 von Seitenpuffern einer zugehörigen Gruppe zum entsprechenden internen Datenbus DL0a bis DL7a. Die übrigen Spaltenauswahleinheiten 140b, 140c und 140d weisen dieselbe Struktur auf, wie sie in 5 veranschaulicht ist.
6 zeigt eine vorteilhafte Realisierung des ersten Spaltenvordecoderblocks 160a, der die Spaltenadressensignale AY0 bis AY3 decodiert und die Spaltenauswahlsignale YA0 bis YA15 durch diese Decodierung der Spaltenadressensignale AY0 bis AY3 sequentiell aktiviert. Die Spaltenauswahlsignale YA0 bis YA15 werden gemeinsam den Spaltenauswahleinheiten 140a bis 140d zugeführt, welche die Spalten-Gateschaltung bilden. Der erste Spaltenvordecoderblock 160a weist Inverter INV10 bis INV29 und NAND-Gatter G0 bis G15 auf, die wie gezeigt verschaltet sind.
7 zeigt eine vorteilhafte Realisierung des zweiten Spaltenvordecoderblocks 160b, die aus Invertern INV30 bis INV50 und NAND-Gattern G16 bis G35 aufgebaut ist, die wie gezeigt verschaltet sind. Der zweite Spaltenvordecoderblock 160b reagiert auf die Spaltenadressensignale AY4 bis AY7 und das Verifizierungsfreigabesignal VFY_YSCAN und erzeugt die Spaltenadressensignale YB0 bis YB15. Wenn das Verifizierungsfreigabesignal VFY_YSCAN einen niedrigen Pegel einnimmt, d.h. wenn der Lösch-/Programmierverifizierungsvorgang nicht ausgeführt wird, werden die Spaltenauswahlsignale YB0 bis YB15 in Abhängigkeit von den Spaltenadressensignalen AY4 bis AY7 sequentiell aktiviert bzw. ausgewählt. Wenn das Verifizierungsfreigabesignal VFY_YSCAN einen hohen Pegel einnimmt, d.h. wenn der Lösch-/Programmierverifizierungsvorgang durchgeführt wird, werden die Spaltenauswahlsignale jeder Gruppe YB0, YB4, YB8, YB12 und YB1, YB5, YB9, YB13 und YB2, YB6, YB10, YB14 sowie YB3, YB7, YB11, YB15 gleichzeitig und sequentiell aktiviert bzw. ausgewählt. Beispielsweise werden die Spalten auswahlsignale YB0, YB4, YB8, YB12 der jeweiligen Gruppe simultan ausgewählt, und die übrigen Spaltenauswahlsignale werden in einem deaktivierten Zustand gehalten. Dann werden die nächsten Spaltenauswahlsignale YB1, YB5, YB9, YB13 jeder Gruppe gleichzeitig ausgewählt, und die Spaltenauswahlsignale werden in einem deaktivierten Zustand gehalten.
8 zeigt eine vorteilhafte Ausführungsform für die Logiksteuerschaltung 220 in 4. Wie daraus zu erkennen, reagiert die Logiksteuerschaltung 220 auf die Spaltenadressensignale AY6, AY7 und das Verifizierungsfreigabesignal VFY_YSCAN und erzeugt die Datenausgabefreigabesignale DOUTen0 bis DOUTen3. Die Logiksteuerschaltung 220 ist aus Invertern INV51 bis INV55 und NAND-Gattern G36 bis G43 aufgebaut, die in der gezeigten Weise verschaltet sind. Wenn das Verifizierungsfreigabesignal VFY_YSCAN auf niedrigem Pegel liegt, d.h. wenn der Lesevorgang ausgeführt wird, werden die Datenausgabefreigabesignale DOUTen0 bis DOUTen3 sequentiell in Abhängigkeit von den Spaltenadressensignalen AY6, AY7 aktiviert. Wenn das Verifizierungsfreigabesignal VFY_YSCAN auf hohem Pegel liegt, d.h. wenn der Lösch-/Programmierverifizierungsvorgang ausgeführt wird, werden die Datenausgabefreigabesignale DOUTen0 bis DOUTen3 unabhängig von den Spaltenadressensignalen AY6, AY7 gleichzeitig aktiviert.
9 zeigt eine vorteilhafte Ausführungsform für die Logikschaltung 180 von 4. Sie besteht in diesem Fall aus acht Logikeinheiten 180_0 bis 180_7, die zu 8 Dateneingabe-/Datenausgabeanschlüssen gehören. Jede interne Datenbusbreite ist gleich der durch die Dateneingabe-/Datenausgabeanschlüsse bestimmten Dateneingabe-/Datenausgabebreite. Jede von den Logikeinheiten 180_0 bis 180_7 arbeitet als ein Multiplexer oder Boolscher-Multiplizierer, d.h. logischer UND-Schaltkreis, in Abhängigkeit von den Dateneingabefreigabesignalen DOUTen0 bis DOUTen3, die von der Logiksteuerschaltung 220 abgegeben werden. Die Datenausgabefreigabesignale DOUTen0 bis DOUTen3 werden den Logikeinheiten 180_0 bis 180_7 gemeinsam zugeführt. Jede Logikeinheit 180_0 bis 180_7 reagiert auf die Datenausgabefreigabesignale DOUTen0 bis DOUTen3 und gibt ein jeweils zugehöriges Datenbit oder das Multiplikationsergebnis der zugehörigen Datenbits ab. Beispielsweise empfängt die erste Logikeinheit 180_0 erste Datenbits DL0a bis DL0d von den Datenbits, die über die internen Datenbusse DLia bis DLid übertragen werden, und die achte Logikeinheit 180_7 empfängt die letzten Datenbits DL7a bis DL7d der über die internen Datenbusse DLia DLid übertragenen Datenbits.
10 veranschaulicht eine vorteilhafte Ausführungsform für die jeweilige Logikeinheit von 9, speziell am Beispiel der Logikeinheit 180_0 von 9. In der Realisierung gemäß 10 ist eine jeweilige Logikeinheit 180a aus NAND-Gattern G44 bis G52 und einem Inverter INV56 aufgebaut, die in der gezeigten Weise verschaltet sind. Wie oben erläutert, werden die Datenausgabefreigabesignale DOUTen0 bis DOUTen3 abhängig vom Betriebsmodus selektiv oder gleichzeitig aktiviert. Im Fall der selektiven Aktivierung, beispielsweise wenn das Datenausgabefreigabesignal DOUTen0 aktiviert ist, z.B. auf einem hohen Pegel, und die restlichen Datenausgabefreigabesignale DOUTen1 bis DOUTen3 deaktiviert sind, z.B. auf einen niedrigen Pegel, wird nur das Datenbit DL0a als gültig angesehen, während die restlichen Datenbits DL0b bis DL0d durch die zugehörigen Datenausgabefreigabesignale DOUTen1 bis DOUTen3 deaktiviert sind. Die restlichen Datenbits oder Datenleitungen DL0b bis DL0d werden in einem Zustand hoher Impedanz bzw. einem floatenden Zustand gehalten, wie an sich bekannt. Im Fall einer gleichzeitigen Aktivierung werden die Datenbits DL0a bis DL0d multipliziert, da die Logikeinheit 180a als logischer UND-Schaltkreis fungiert.
11 zeigt eine vorteilhafte Ausführungsform für die Bestanden/Nichtbestanden-Prüfschaltung 260 von 4, die in diesem Fall aus zwei NAND-Gattern G53, G54 und einem NOR-Gatter G55 besteht, die in der gezeigten Weise verschaltet sind. Die Bestanden/Nichtbestanden-Prüfschaltung 260 stellt fest, ob die Ausgangssignale DOUT0 bis DOUT7 der Logikschaltung 180 von 4 denselben Wert haben. Wenn dies der Fall ist, d.h. wenn die gelöschten/programmierten Speicherzellen ordnungsgemäß gelöscht programmiert wurden, gibt die Bestanden/Nichtbestanden-Prüfschaltung 260 ein Erkennungssignal PF auf einem hohen Pegel ab. Wenn wenigstens eines der Ausgangssignale DOUT0 bis DOUT7 einen von demjenigen der übrigen Signale verschiedenen Wert hat, d.h. wenn die gelöschten/programmierten Speicherzellen nicht ordnungsgemäß gelöscht programmiert wurden, gibt die Bestanden/Nichtbestanden-Prüfschaltung 260 das Erkennungssignal PF auf einem niedrigen Pegel ab. Die Lösch/Programmier/Auslese-Steuerschaltung 320 von 4 beendet den momentanen Verifizierungsvorgang in Abhängigkeit von einem niedrigen Pegel des Erkennungssignals PF.
12 zeigt eine vorteilhafte Ausführungsform für die Adressensteuerschaltung 300 und die Spaltenadressenerzeugungsschaltung 200 von 4. Wie aus 12 zu erkennen, wird die Adressensteuerschaltung 300 durch die Lösch/Programmier/Auslese-Steuerschaltung 320 gesteuert und gibt das Taktsignal OSC_CLK, die Voreinstellsignale SET0 bis SET7 und die Rücksetzsignale RST0 bis RST7 an die Spaltenadressenerzeugungsschaltung 200 ab. Die Adressensteuerschaltung 300 weist eine Taktzufuhreinheit 210 mit einem Oszillator 301, einem Inverter INV57 und einem NOR-Gatter G56 auf. Der Oszillator 301 herkömmlicher Art erzeugt ein oszillierendes Signal OSC mit vorgegebener Frequenz. Das Detektionssignal FINAL_YADD wird von der Adressendetektionsschaltung 280 einem Eingangsanschluss des NOR-Gatters G56 zugeführt, und einem weiteren Eingangsanschluss des NOR-Gatters G56 wird ein über den Inverter INV57 geleitetes Ausgangssignal des Oszillators 301 zugeführt. Das Ausgangssignal des Oszillators 301 wird in seiner Funktion als Taktsignal OSC_CLK in Abhängigkeit vom Pegel des Detektionssignals FINAL_YADD freigegeben oder gesperrt.
Wenn das Detektionssignal FINAL_YADD beispielsweise auf hohem Pegel liegt, was darüber informiert, dass die letzte Spaltenadresse detektiert wurde, und so dem NOR-Gatter G56 zugeführt wird, wird das Ausgangssignal des Oszillators 301 deaktiviert. Wenn das Detektionssignal FINAL_YADD auf niedrigem Pegel liegt, was darüber informiert, dass die letzte Spaltenadresse nicht detektiert wurde, und so dem NOR-Gattern G56 zugeführt wird, wird das Ausgangssignal des Oszillators 301 freigegeben und als Taktsignal OSC_CLK abgegeben.
Die Spaltenadressenerzeugungsschaltung 200 wird durch die Adressensteuerschaltung 300 gesteuert und erzeugt eine Spaltenadresse AYi, mit i = 0, ..., 7, in Abhängigkeit vom Taktsignal OCS_CLK, das von der Adressensteuerschaltung 300 zugeführt wird. Die Spaltenadressenerzeugungsschaltung 200 besteht aus kantengetriggerten D-Flip-Flops (D-FFs), wobei jedes Flip-Flop einen Eingangsanschluss DI, Ausgangsanschlüsse DQ und nDQ, einen Taktanschluss CLK, einen Voreinstellanschluss SET und einen Rücksetzanschluss RST aufweist. Die D-Flip-Flops der Spaltenadressenerzeugungsschaltung 200 werden durch die entsprechenden Rücksetzsignale RST0 bis RST7 zurückgesetzt, die von der Adressensteuerschaltung 300 abgegeben werden.
13 veranschaulicht eine vorteilhafte Ausführungsform der Adressendetektionsschaltung 280 von 4, die feststellt, ob die Spaltenadresse AY0 bis AY7 von der Spaltenadressenerzeugungsschaltung 200 die letzte Spaltenadresse ist. Wenn dies der Fall ist, gibt die Adressendetektionsschaltung 280 das Detektionssignal FINAL_YADD auf hohem Pegel ab. Ist dies hingegen nicht der Fall, gibt sie das Detektionssignal FINAL_YADD auf niedrigem Pegel ab. Wenn die gewählte Seitengröße 2K (256 Byte) beträgt, wird zum Eingeben/Ausgeben von Daten in Byte- Einheiten eine Spaltenadresse mit 8 Bit benötigt. Wenn bei der Erfindung ein Lösch-/Programmierverifizierungsvorgang ausgeführt wird, d.h. ein Lösch-/Programmierverifizierungsvorgang zwecks Verkürzung der Spaltenabtastzeit in Einheiten von 32 Bit ausgeführt wird, wird eine Spaltenadresse mit 6 Bit benötigt. Aus diesem Grund wird in der Adressendetektionsschaltung 280 das Verifizierungsfreigabesignal VFY_SCAN benutzt. Wenn sich dieses auf hohem Pegel befindet, spielen die der Adressendetektionsschaltung 280 zugeführten Spaltenadressensignale AY6 und AY7 keine Rolle.
Im Fall des Flash-Speichers vom NAND-Typ umfasst der Programmiervorgang eine Mehrzahl von Programmschleifen. Wie an sich bekannt, kann jede Programmschleife durch ein Programmierintervall, ein Verifizierintervall und ein Bestanden/Nichtbestanden-Prüfintervall erkannt werden. Während des Programmierintervalls werden Daten in den Speicherzellen der ausgewählten Seite gespeichert. Während des Verifizierungsintervalls wird ein Lesevorgang für die ausgewählte Seite durchgeführt. Während des Bestanden/Nichtbestanden-Prüfintervalls wird festgestellt, ob die programmierten Speicherzellen ordnungsgemäß programmiert sind. Die Programmier- und Bestanden/Nichtbestanden-Prüfintervalle der Programmschleife können so ausgelegt sein, dass sie nicht überlappen, wie dies in 14A veranschaulicht ist. Alternativ können sie so ausgelegt sein, dass sie sich überlappen, wie dies in 14B veranschaulicht ist. Es versteht sich, dass ein derartiger Spaltenabtastvorgang zur Verkürzung der Spaltenabtastzeit auf alle Bestanden/Nichtbestanden-Prüfintervalle anwendbar ist, wie sie in den 14A und 14B gezeigt sind, um auf diese Weise die Zeitdauer zum Erreichen der Programmierschleife (PGM-Schleife) zu verringern.
15 veranschaulicht einen Spaltenabtastbetrieb, wobei Speicherzellen einer zufällig ausgewählten Seite programmiert werden. Um festzustellen, ob die programmierten Speicherzellen ordnungsgemäß pro grammiert sind, aktiviert die Lösch-/Programmier/Auslese-Steuerschaltung 320 das Verifizierungsfreigabesignal VFY_YSCAN (festes "H"), was über den Spaltenabtastvorgang informiert. Da das Detektionssignal FINAL_YADD, das der Taktzufuhreinheit 110 der Adressensteuerschaltung 300 zugeführt wird, auf niedrigem Pegel gehalten wird, wird das Taktsignal OSC_CLK der Spaltenadressenerzeugungsschaltung 200 zugeführt. Diese erzeugt die Spaltenadresse AY0 bis AY7, veranlasst durch das Taktsignal OSC_CLK. Die Spaltenvordecoderschaltung 160 reagiert auf die Spaltenadresse AY0 bis AY7 und erzeugt die Spaltenauswahlsignale YA9 bis YA15 sowie YB0 bis YB15.
Da der Spaltenabtastvorgang während des Zeitraums ausgeführt wird, in welchem die Spaltenauswahlsignale YA0 bis YA15 sequentiell aktiviert werden, werden andere Spaltenauswahlsignale YB0, YB4, YB8, YB12 im aktivierten Zustand gehalten. Daher werden Datenbits, die in den Seitenpuffern von Gruppen zwischengespeichert sind, welche je einer der Spaltenauswahleinheiten 140a bis 140d zugeordnet sind, zu den internen Datenbussen DLia bis DLid in Einheiten eines Byte übertragen. Mit anderen Worten wird die Breite des internen Datenbusses von ×8 auf ×32 erhöht. Verglichen mit dem Spaltenabtastvorgang unter Verwendung der internen Datenbusbreite ×8 ist der davon verschiedene Spaltenabtastvorgang, der die andere interne Datenbusbreite ×32 verwendet, beschleunigt, was die Geschwindigkeit vervierfacht.
Da die von der Logiksteuerschaltung 220 abgegebenen Datenausgabefreigabesignale DOUTen0 bis DOUTen3 alle auf dem aktivierten Zustand, d.h. auf hohem Pegel, gehalten werden, arbeitet die Logikschaltung 180 von 4 als logischer UND-Schaltkreis. Die Logikeinheiten 180_0 bis 180_7 der Logikschaltung 180 antworten auf die Datenausgabefreigabesignale DOUTen0 bis DOUTen3, multiplizieren die entsprechenden Datenbits DL0a bis DL0d, ..., DL7a bis DL7d und übertragen die Multiplikationsergebnisse DOUT0 bis DOUT7 zur Bestan den/Nichtbestanden-Prüfschaltung 260. Diese beschriebenen Vorgänge werden wiederholt, bis alle Spaltenauswahlsignale YA0 bis YA15 ausgewählt wurden.
Bis alle Spaltenauswahlsignale YA9 bis YA15 ausgewählt wurden, wie oben erläutert, werden erste Spaltenauswahlsignale YB0, YB4, YB8, YB12 kontinuierlich auf dem aktivierten Zustand gehalten. Wenn die Spaltenauswahlsignale YA9 bis YA15 alle ausgewählt worden sind, werden die Spaltenauswahlsignale YB0, YB4, YB8, YB12 deaktiviert, die anderen Spaltenauswahlsignale YB1, YB5, YB9, YB13 werden jedoch alle aktiviert. Während die anderen Spaltenauswahlsignale YB1, YB5, YB9, YB13 alle auf dem aktivierten Zustand gehalten werden, wird der Spaltenabtastvorgang in derselben Weise ausgeführt, wie oben erläutert. Während die Spaltenauswahlsignale YB3, YB7, YB11, YB15 der letzten Gruppe auf dem aktivierten Zustand gehalten werden, wenn die letzte Spaltenauswahladresse durch die Adressendetektionsschaltung 280 detektiert wird, ändert sich das Detektionssignal FINAL_YADD von niedrigem auf hohen Pegel, wie in 15 dargestellt. Dies sperrt die Taktzufuhreinheit 310 der Adressensteuerschaltung 300 bezüglich der Zuführung des Taktsignals OSC_CLK. Dies bedeutet, dass der Spaltenabtastvorgang beendet wird.
Wenn die Periode des Taktsignals 100ns beträgt, beträgt die Spaltenabtastzeit erfindungsgemäß etwa 6400ns. Dies ist ein Viertel der anderen Abtastzeit von etwa 25600ns, die benötigt wird, wenn der normale Lesevorgang durchgeführt wird. Bei Durchführen des normalen Lesevorgangs wird das Verifizierungsfreigabesignal VFY_YSCAN auf niedrigem Pegel (festes "L") gehalten. Dies bedeutet, dass die Spaltenauswahleinheiten 140a bis 140d in Abhängigkeit von der Steuerung der Spaltenvordecoderschaltung 160 sequentiell ausgewählt werden. Mit anderen Worten wird, wie in 16 veranschaulicht, während der sequentiellen Aktivierung der Spaltenauswahlsignale YA9 bis YA15 nur eines der Spaltenauswahlsignale YB0 bis YB15 auf dem aktivierten Zustand, z.B. auf hohem Pegel, gehalten. Die übrigen Spaltenauswahlsignale werden im deaktivierten Zustand gehalten, z.B. auf niedrigem Pegel. Datenbits von Seitenpuffern einer zu einer jeweiligen Spaltenauswahleinheit gehörigen Gruppe werden über einen internen Datenbus zur Logikschaltung 180 übertragen. Als nächstes werden andere Datenbits anderer Seitenpuffer einer anderen Gruppe, die einer anderen Spaltenauswahleinheit zugeordnet ist, zur Logikschaltung 180 über je einen der anderen internen Datenbusse übertragen. In gleicher Weise wie bei der herkömmlichen Technologie bedeutet dies, dass der Lesevorgang unter Verwendung derselben internen Datenbusbreite ×8 wie die Dateneingabe-/Datenausgabebreite ×8 durchgeführt wird.
Wie oben erläutert, ist es bei der Ausführung eines Lösch-/Programmierverifizierungsvorgangs durch effektives Vergrößern der internen Datenbusbreite von z.B. ×8 auf ×32 möglich, jegliches Anwachsen der Spaltenabtastzeit aufgrund einer Erhöhung der Seitengröße zu vermeiden.

Claims

Nichtflüchtiges Halbleiterspeicherbauelement mit vorgebbarer Dateneingabe-/Datenausgabebreite, mit – einem Speicherzellenfeld (110) aus Speicherzellen, die matrixförmig in einer Mehrzahl von Zeilen und Spalten angeordnet sind, und – einer Ausleseschaltung (130) zum Auslesen von Daten aus dem Speicherzellenfeld über die mehreren Spalten und temporären Speichern der ausgelesenen Daten, gekennzeichnet durch – einen internen Datenbus (DLia bis DLid), der zwischen die Ausleseschaltung und eine Datenausgabeschaltung (180, 240) eingeschleift ist, um Daten von der Ausleseschaltung zur Datenausgabeschaltung zu übertragen, und – eine Bussteuerschaltung (160) zum betriebsartabhängigen Einstellen der Breite des internen Datenbusses derart, dass die interne Datenbusbreite während eines Verifiziervorgangs breiter als die vorgebbare Dateneingabe-/Datenausgabebreite des Speicherbauelements ist.
Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass der interne Datenbus während eines Lesevorgangs eine erste Breite und während des Verifiziervorgangs eine demgegenüber größere, zweite Breite besitzt.
Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 2, dadurch gekennzeichnet, dass die erste Breite des internen Datenbusses gleich der vorgebbaren Dateneingabe-/Datenausgabebreite des Speicherbauelements ist.
Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 2 oder 3, weiter dadurch gekennzeichnet, dass die zweite Breite des internen Datenbusses mindestens doppelt so groß ist wie die erste Breite.
Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass in einer Programmierschleife, die ein Programmierintervall und ein Verifizierintervall umfasst, das Verifizierintervall nach dem Programmierintervall auftritt.
Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass bei einer Programmierschleife, die ein Programmierintervall und ein Verifizierintervall umfasst, das Verifizierintervall während des Programmierintervalls auftritt.
Nichtflüchtiges Halbleiterspeicherbauelement vom Flash-Speichertyp mit einer Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen, mit – einem Speicherzellenfeld (110) aus Speicherzellen, die matrixförmig angeordnet sind und denen eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungen zugeordnet sind, und – einer Ausleseschaltung (130) zum Abtasten einer Mehrzahl von in den Speicherzellen gespeicherten Datenbits über die mehreren Bitleitungen und temporären Zwischenspeichern der abgetasteten Datenbits, gekennzeichnet durch – eine Spaltenauswahlschaltung (140a bis 140d) mit einer ersten und einer zweiten Spaltenauswahleinheit, wobei die erste Spaltenauswahleinheit auf erste Spaltenauswahlsignale und zweite Spaltenauswahlsignale reagiert und erste Gruppen zwischenge speicherter Datenbits sequentiell auswählt und die zweite Spaltenauswahleinheit auf erste und dritte Spaltenauswahlsignale reagiert und zweite Gruppen zwischengespeicherter Datenbits sequentiell auswählt, – eine Spaltendecoderschaltung (160) zur Decodierung einer Spaltenadresse und Erzeugung des ersten bis dritten Spaltenauswahlsignals, wobei das zweite und dritte Spaltenauswahlsignal während eines Verifizierungsvorgangs sequentiell und gleichzeitig aktiviert werden, um das Ausgeben von Datenbits aus der ersten und zweiten Spaltenauswahleinheit zu bewirken, – eine Steuerschaltung (220) zur Erzeugung von Ausgabefreigabesignalen abhängig von einem Teil von Spaltenadressenbits während des Verifizierungsvorgangs, – eine Multiplizierschaltung (180) zum Empfangen erster Ausgabesignale der ersten Spaltenauswahleinheit und zweiter Ausgabesignale der zweiten Spaltenauswahleinheit und zum Multiplizieren entsprechender erster und zweiter Ausgabesignale in Reaktion auf die Ausgabefreigabesignale während des Verifizierungsvorgangs und – eine Bestanden/Nichtbestanden-Prüfschaltung (260) zur Feststellung, ob Ausgangssignale der Multiplizierschaltung denselben Wert haben, wobei die Anzahl an von der ersten und zweiten Spaltenauswahleinheit ausgewählten Datenbits gleich der Anzahl der Dateneingabe-/Datenausgabeanschlüsse ist.
Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 7, weiter dadurch gekennzeichnet, dass die Mehrzahl von Dateneingabe-/Datenausgabeanschlüssen eine vorgebbare Datenbreite definiert und ein erster interner Datenbus zum Übertragen der zwischengespeicherten Datenbits der durch die erste Spaltenauswahleinheit ausgewählten ersten Gruppe und ein zweiter interner Datenbus zum Übertragen der zwischengespeicherten Da tenbits der durch die zweite Spaltenauswahleinheit ausgewählten zweiten Gruppe vorgesehen sind, wobei die Multiplizierschaltung eine Logikschaltung ist, welche die ersten und zweiten Ausgabesignale der ersten und zweiten Spaltenauswahleinheit über den ersten bzw. den zweiten internen Datenbus empfängt und die Breite des ersten und zweiten internen Datenbusses identisch mit der vorgebbaren Datenbreite des Speicherbauelements ist.
Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 8, weiter dadurch gekennzeichnet, dass die Spaltendecoderschaltung das erste bis dritte Spaltenauswahlsignal so erzeugt, dass während eines Lesevorgangs alle ersten Gruppen zwischengespeicherter Datenbits sequentiell durch die erste Spaltenauswahleinheit ausgewählt werden und alle zweiten Gruppen zwischengespeicherter Datenbits durch die zweite Spaltenauswahleinheit sequentiell ausgewählt werden.
Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 7 bis 9, weiter dadurch gekennzeichnet, dass die Multiplizier- oder Logikschaltung während eines Lesevorgangs als eine Multiplexerschaltung arbeitet, um Ausgangssignale der einen von der ersten und zweiten Spaltenauswahleinheit und andere Ausgangssignale der anderen Spaltenauswahleinheit auszugeben.
Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 7 bis 10, weiter dadurch gekennzeichnet, dass – die Ausleseschaltung mehrere Seitenpuffer umfasst, die in eine erste, zweite, dritte und vierte Seitenpuffergruppe unterteilt ist und eine vorgebbare Datenbreite definiert, wobei jeder Seitenpuffer mit einer entsprechenden Spalte verbunden ist, Daten aus dem Speicherzellenfeld über die zugehörige Spalte abtastet und die abgetasteten Daten temporär zwischenspeichert, – die Spaltenauswahlschaltung von einer Spalten-Gateschaltung mit einer ersten, zweiten, dritten und vierten Spaltenauswahleinheit gebildet ist, die der ersten, zweiten, dritten bzw. vierten Seitenpuffergruppe zugeordnet sind, wobei die erste, zweite, dritte und vierte Spaltenauswahleinheit in Abhängigkeit von Spaltenauswahlsignalen, die zu gemeinsamen Spaltenauswahlsignalen gehören, einen Teil der zwischengespeicherten Datenbits einer entsprechenden Seitenpuffergruppe auswählen, – ein interner Datenübertragungspfad mit einem ersten, zweiten, dritten und vierten internen Datenbus vorgesehen ist, die der ersten, zweiten, dritten bzw. vierten Spaltenauswahleinheit zugeordnet sind, wobei jeder von dem ersten, zweiten, dritten und vierten internen Datenbus Datenbits überträgt, die von der zugehörigen Spaltenauswahleinheit abgegeben werden, – die Spaltendecoderschaltung von einer Spaltenvordecoderschaltung gebildet ist, welche eine Spaltenadresse decodiert und die Spaltenauswahlsignale entsprechend den gemeinsamen Spaltenauswahlsignalen erzeugt, wobei die zu den Spaltenauswahleinheiten gehörigen Spaltenauswahlsignale gleichzeitig und sequentiell aktiviert werden, um die Ausgabe von Datenbits gleichzeitig aus der ersten, zweiten, dritten und vierten Spaltenauswahleinheit zu bewirken, – die Multiplizierschaltung von einer Logikschaltung gebildet ist, welche ein erstes, zweites, drittes und viertes Ausgangssignal der ersten, zweiten, dritten bzw. vierten Spaltenauswahleinheit empfängt, die über den ersten, zweiten, dritten bzw. vierten internen Datenbus übertragen werden, und entsprechende Ausgangssignale der zugeführten ersten, zweiten, dritten und vierten Ausgangssignale in Reaktion auf die Ausgabefreigabesignale während des Verifiziervorgangs multipliziert, und – die Bestanden/Nichtbestanden-Prüfschaltung feststellt, ob Ausgangssignale der Logikschaltung denselben Wert haben, wobei die Breite des ersten, zweiten, dritten und vierten internen Datenbusses jeweils gleich der vorgegebenen Datenbreite des Speicherbauelements ist.
Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 7 bis 11, weiter gekennzeichnet durch eine Adressendetektionsschaltung, die während des Verifizierungsvorgangs eine Spaltenadresse empfängt und detektiert, ob die Spaltenadresse die letzte Spaltenadresse ist.
Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 12, weiter dadurch gekennzeichnet, dass die Erzeugung der Spaltenadresse gestoppt wird, wenn die letzte Spaltenadresse detektiert wird.
Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 7 bis 13, weiter dadurch gekennzeichnet, dass eine Programmierschleife ein Programmierintervall und ein Verifizierintervall umfasst und der Verifizierungsvorgang während des Verifizierungsintervalls und nach dem Programmierintervall durchgeführt wird.
Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 7 bis 13, weiter dadurch gekennzeichnet, dass eine Programmierschleife ein Programmierintervall und ein Verifizierintervall umfasst, wobei das Verifizierintervall während des Programmierintervalls auftritt.
Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 11 bis 15, weiter dadurch gekennzeichnet, dass die Spaltenvordecoderschaltung Spaltenauswahlsignale entsprechend den gemeinsamen Spaltenauswahlsignalen und der jeweiligen Spal tenauswahleinheit erzeugt, um die in der ersten, zweiten, dritten und vierten Seitenpuffergruppe zwischengespeicherten Datenbits während eines Lesevorgangs sequentiell durch die zugehörige Spaltenauswahleinheit auszuwählen.
Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 11 bis 16, weiter dadurch gekennzeichnet, dass die Logikschaltung als Multiplexerschaltung derart arbeitet, dass in der ersten, zweiten, dritten und vierten Seitenpuffergruppe zwischengespeicherte Datenbits während eines Lesevorgangs sequentiell über den ersten, zweiten, dritten bzw. vierten internen Datenbus abgegeben werden.
Nichtflüchtiges Halbleiterspeicherbauelement nach einem der Ansprüche 10 bis 17, weiter gekennzeichnet durch eine Datenausgabeschaltung zum Empfangen von Ausgangssignalen der Multiplexerschaltung und Abgeben der empfangenen Ausgangssignale über die Dateneingabe-/Datenausgabeanschlüsse während des Lesevorgangs.