DE102006001492A1

DE102006001492A1 - Halbleiterspeicheranordnung und Verfahren zum Betreiben einer Halbleiterspeicheranordnung

Info

Publication number: DE102006001492A1
Application number: DE102006001492A
Authority: DE
Inventors: Ifat Nitzan; Nimrod Ben-Ari
Original assignee: Qimonda Flash GmbH
Current assignee: Qimonda AG
Priority date: 2005-11-30
Filing date: 2006-01-11
Publication date: 2007-05-31
Anticipated expiration: 2026-01-12
Also published as: DE102006001492B4; US7411844B2; US20070121396A1

Abstract

Halbleiterspeicheranordnung (M), umfassend ein Speicherarray (MA) mit einer Vielzahl von Speicherzellen, ein Redundanzarray (RA) mit einer Vielzahl von Speicherzellen, einen nicht-flüchtigen Redundanzinformationsspeicher (NVR) mit einer Vielzahl von Speicherzellen zum Speichern von Redundanzinformation und einer Redundanzsteuereinheit (RU) zum Auswählen von entweder Speicherzellen in dem Speicherarray (MA) oder Speicherzellen in dem Redundanzarray (RA), wobei der nichtflüchtige Redundanzinformationsspeicher (RM) direkt mit der Redundanzsteuereinheit (RU) über mindestens einen Leseverstärker (SA) verbunden ist.

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicheranordnung, welche ein Speicherarray, ein Redundanzarray, einen nichtflüchtigen Redundanzinformationsspeicher und eine Redundanzsteuereinheit zum Auswählen von Speicherzellen in dem Speicherarray oder in dem Redundanzarray umfasst. Die Erfindung betrifft weiter ein Verfahren zum Betreiben einer derartigen Halbleiterspeicheranordnung.

Mit der kontinuierlichen Zunahme an Speicherkapazität von Halbleiterspeicheranordnungen nimmt auch die Anzahl der Speicherzellen in derartigen Speichern zu. Die Zunahme an Speicherzellen führt zu einer erhöhten Wahrscheinlichkeit, dass eine oder mehrere Speicherzellen fehlerhaft sind. Um zu vermeiden, dass eine Speicheranordnung aufgrund von lediglich einer oder wenigen fehlerhaften Speicherzellen verworfen werden muss, werden redundante Speicherelemente in die Halbleiterspeicheranordnung aufgenommen. Die redundanten Speicherelemente sind normalerweise Zeilen und/oder Spalten und werden eingesetzt, um Zeilen und/oder Spalten zu ersetzen, welche fehlerhafte Speicherzellen aufweisen.

Beim Wafertest werden alle Speicherzellen überprüft. Die Information darüber, welche Speicherzellen fehlerhaft sind und manchmal die Information, welche redundante Speicherelemente ausgewählt werden um die fehlerhaften Speicherelemente zu ersetzen, wird Redundanzinformation genannt. Die Redundanzinformation wird nach dem Wafertest in einem nichtflüchtigen Speicher in einem „One Time Programming (OTP)"-Schritt ge speichert. Während Lese-, Schreib- oder Löschzugriffen werden die Speicherzellen durch die Speicheranordnung adressiert. Eine Redundanzsteuereinheit greift auf die Redundanzinformation zu um zu prüfen, ob die adressierten Speicherzellen funktionsfähig sind, oder ob sie durch ein redundantes Element ersetzt werden müssen. Sind sie fehlerhaft, so werden die Speicherzellen durch redundante Elemente ersetzt. Durch diese Maßnahme funktioniert die Halbleiterspeicheranordnung wie erwartet und die Fertigungsausbeute wird erheblich verbessert.

1 zeigt eine Halbleiterspeicheranordnung M. Die Halbleiterspeicheranordnung M umfasst ein Speicherarray MA zum Speichern von Anwenderdaten, ein Redundanzarray RA welches redundante Speicherelemente bereitstellt, und einen nichtflüchtigen Redundanzinformationsspeicher NVR zum Speichern von Redundanzinformationen. Die Speicherzellen in dem Speicherarray MA und dem Redundanzinformationsspeicher NVR können mit Hilfe des Leseverstärkers SA ausgelesen werden und mit Hilfe des Bitleitungstreibers BL geschrieben werden, während die Speicherzellen in dem Redundanzarray RA mit Hilfe des Redundanzarrayleseverstärkers RSA gelesen und mittels des Redundanzarraybitleitungstreibers RBL beschrieben werden. Ein Bitleitungsmultiplexer BLM verbindet den Datenbus DB mit entweder dem Bitleitungstreiber BL oder dem Redundanzarraybitleitungstreiber RBL, während ein Leseverstärkermultiplexer SAM entweder den Leseverstärker SA oder den Redundanzarrayleseverstärker RSA mit dem Datenbus DB verbindet. Sowohl der Bitleitungsmultiplexer BLM als auch der Leseverstärkermultiplexer SAM werden durch die Redundanzsteuereinheit RU angesteuert.

1 zeigt den Fluss der Redundanzinformation während dem Hochfahren oder dem Initialisieren der Halbleiterspeicheranordnung M. Die beteiligten Elemente sind mit dickeren Linien gezeichnet. Speicherzellen in dem nichtflüchtigen Redundanzinformationsspeicher NVR werden mit Hilfe des Adressdekodierer AD ausgewählt und die gespeicherte Redundanzinformation mit Hilfe des Leseverstärkers SA ausgelesen. Die Redundanzsteuereinheit RU steuert den Leseverstärkermultiplexer SAM so an, dass der Leseverstärker SA mit dem Datenbus DB verbunden ist. Die Redundanzinformation wird anschließend über den Datenbus DB an den Redundanzinformationsspeicher RM übertragen. Der Redundanzinformationsspeicher RM ist üblicherweise ein Static Random Access Memory (SRAM) welches schnelle Zugriffe auf die in ihm gespeicherte Informationen ermöglicht.

2 zeigt die gleiche Halbleiterspeicheranordnung M wie 1 und veranschaulicht den Fluss der Redundanzinformation wenn auf die Speicherzellen zugegriffen wird, wie zum Beispiel bei Lese-, Schreib- oder Löschzugriffen. Der Datenpfad der Redundanzinformation ist wieder durch dickere Linien der beteiligten Elemente gekennzeichnet. Jedes Mal wenn auf eine Speicherzelle zugegriffen wird, wird die zu der Adresse der Speicherzelle auf die zugegriffen wird zugehörige Redundanzinformation aus dem Redundanzinformationsspeicher RM gelesen und in den Redundanzinformationsdecoder RD geladen, wo diese dekodiert wird. Die Redundanzinformation wird dann über den Datenbus DB an die Redundanzsteuereinheit RU übertragen. Die Redundanzsteuereinheit RU steuert den Bitleitungstreibermultiplexer BLM und den Leseverstärkermultiplexer SAM so an, dass abhängig von der Redundanzinformation entweder auf eine Speicherzelle des Speicherarrays MA oder eine Speicherzelle des Redundanzarrays RA zugegriffen wird.

Die Halbleiterspeicheranordnung M weist folgende Nachteile auf: Zum Einen muss jedes Mal bevor auf eine Speicherzelle zugegriffen werden kann die Redundanzinformation aus dem Redundanzinformationsspeicher RM gelesen werden, in dem Redundanzinformationsdekodierer RD dekodiert werden und dann in die Redundanzsteuereinheit RU geladen werden. Für diese Schritte sind insgesamt ungefähr zwanzig Taktzyklen notwendig, wodurch sich der Zugriff auf die Speicherzellen verlangsamt und die Leistung verschlechtert wird. Zweitens, ist sowohl für den Redundanzinformationsspeicher RM als auch für den Redundanzinformationsdekodierer RD Chipfläche erforderlich. Zur Zeit beträgt die dafür erforderliche Chipfläche 1,5 mm².

Aufgabe der vorliegenden Erfindung ist es daher, eine verbesserte Halbleiterspeicheranordnung bereitzustellen, in welcher die für das Redundanzsystem erforderliche Chipfläche reduziert und die Zugriffsleistung der Halbleiterspeicheranordnung verbessert wird. Weiter soll ein Verfahren zum Betreiben einer derartigen Halbleiterspeicheranordnung bereitgestellt werden.

Die Aufgabe wird durch eine Halbleiterspeicheranordnung gelöst, die ein Speicherarray mit einer Vielzahl von Speicherzellen, ein Redundanzarray mit einer Vielzahl von Speicherzellen, einen nichtflüchtigen Redundanzinformationsspeicher mit einer Vielzahl von Speicherzellen zum Speichern von Redundanzinformation, und eine Redundanzsteuereinheit zum Auswählen von entweder Speicherzellen in dem Speicherarray oder Speicherzellen in dem Redundanzarray umfasst, wobei der nichtflüchtige Redundanzinformationsspeicher über mindestens einen Leseverstärker verbunden direkt mit der Redundanzsteuereinheit ist.

In einer Weiterbildung sind die Speicherzellen des Speicherarrays und die Speicherzellen des Redundanzarrays in Spalten angeordnet.

In einer Weiterbildung ist die Anzahl der Speicherzellen in dem nichtflüchtigen Redundanzinformationsspeicher größer oder gleich der Anzahl der Speicherzellenspalten des Speicherarrays.

In einer Weiterbildung ist jede Speicherzelle in dem nichtflüchtigen Redundanzinformationsspeicher über einen jeweiligen Leseverstärker mit der Redundanzsteuereinheit verbunden.

In einer Weiterbildung ist der nichtflüchtige Redundanzinformationsspeicher ein Teil des Speicherarrays.

In einer Weiterbildung sind die Speicherzellen in jeder Spalte des Speicherarray mit einem selben Leseverstärker verbunden wie die zumindest eine ihr zugeordnete Speicherzelle des nichtflüchtigen Redundanzinformationsspeichers.

In einer Weiterbildung ist die Redundanzsteuereinheit mit den Steuereingängen von mindestens einem Bitleitungstreibermultiplexer und den Steuereingängen von mindestens einem Leseverstärkermultiplexer verbunden. Der mindestens eine Bitleitungstreibermultiplexer verbindet einen Datenbus mit entweder einem Bitleitungstreiber des Speicherarrays oder mit einem Bitleitungstreiber des Redundanzarrays. Der mindestens eine Leseverstärkermultiplexer verbindet entweder einen Leseverstärker des Speicherarrays oder einen Leseverstärker des Redundanzarrays mit dem Datenbus.

In einer Weiterbildung sind die Speicherzellen von mindestens dem Speicherarray, dem Redundanzarray oder dem nichtflüchtigen Redundanzinformationsspeicher Nitritfestwertspeicherzellen (NROM).

Die Aufgabe wird weiter durch ein Verfahren zum Betreiben einer Halbleiterspeicheranordnung gelöst. Das Verfahren umfasst die Schritte des Bereitstellens eines Speicherarrays mit einer Vielzahl von Speicherzellen, eines Redundanzarrays mit einer Vielzahl von Speicherzellen, eines nichtflüchtigen Redundanzinformationsspeichers mit einer Vielzahl von Speicherzellen zum Speichern von Redundanzinformation und einer Redundanzsteuereinheit, dem Empfangen einer Adresse, dem Auslesen der in dem nichtflüchtigen Redundanzinformationsspeicher gespeicherten Redundanzinformation mit Hilfe von mindestens einem Leseverstärker direkt in die Redundanzsteuereinheit, und der Auswahl von entweder einer Speicherzelle in dem Speicherarray oder einer Speicherzelle in dem Redundanzarray für einen Lese-, Schreibe- oder Löschzugriff mittels der Redundanzsteuereinheit und abhängig von der Redundanzinformation, die der empfangenen Adresse zugeordnet ist.

In einer Weiterbildung wird in dem Schritt des Auslesens der Redundanzinformation die Redundanzinformation durch jeweilige Leseverstärker parallel aus den Speicherzellen des nichtflüchtigen Redundanzinformationsspeichers ausgelesen.

Die Erfindung wird nachfolgend an einem Ausführungsbeispiel anhand der Zeichnungen näher erläutert.

In den Zeichnungen zeigen:
1 den Fluss von Redundanzinformation beim Hochfahren eines aus dem Stand der Technik bekannten Redundanzsystems,
2 den Fluss von Redundanzinformation während des Betriebs eines aus dem Stand der Technik bekannten Redundanzsystems,
3 ein erfindungsgemäßes Ausführungsbeispiel einer Halbleiterspeicheranordnung, und
4 ein Verfahren zum Betreiben einer erfindungsgemäßen Halbleiterspeicheranordnung.
3 zeigt ein erfindungsgemäßes Ausführungsbeispiel. Die Halbleiterspeicheranordnung M umfasst ein Speicherarray MA, ein Redundanzarray RA und einen nichtflüchtigen Redundanzinformationsspeicher NVR. Die drei Speicher können getrennt und mittels unterschiedlicher Speichertechnologien implementiert sein. Es ist jedoch vorteilhaft, wenn sie vom selben Speichertyp sind, da sie dann zusammen hergestellt und integriert werden können und die gleiche E/A-Peripherie benutzen können.
Dadurch, dass die Speicherzellen in jeder Spalte des Speicherarrays MA und die dazugehörigen Speicherzellen des nichtflüchtigen Redundanzinformationsspeichers NVR mit einem selben Leseverstärker SA verbunden sind, lässt sich die Komplexität der Halbleiterspeicheranordnung reduzieren. Weiter lassen sich der gleiche Wortleitungsdekodierer und Bitleitungsdekodierer einsetzen.
Die Speicherzellen in den Speicherbereichen können zum Beispiel NROM (Nitride Read-Only Memory) oder Floating Gate – Speicherzellen sein. Nitritfestwertspeicherzellen können zwei Bit in einer Speicherzelle speichern, so dass sie zum Erhöhen der Speicherkapazität von Halbleiterspeicheranordnungen eingesetzt werden können.
Falls der nichtflüchtige Redundanzinformationsspeicher NVR zusammen mit dem Speicherarray MA und dem Redundanzarray RA integriert werden soll, müssen die Speicherzellen in diesen Speichern nichtflüchtig sein. Falls dies nicht der Fall ist, können die Speicherzellen des Speicherarrays MA und des Redundanzarrays RA auch flüchtig sein. Der nichtflüchtige Redundanzinformationsspeicher NVR kann aus beliebigen nichtflüchtigen Speicherzellen bestehen.
Die Speicherzellen in dem Speicherarray MA werden während eines Wafertests geprüft. Die zu den Speicherzellen in dem Speicherarray MA zugehörige Redundanzinformation wird in dem nichtflüchtigen Redundanzinformationsspeicher NVR gespeichert. Da dies normalerweise nur einmal während der Lebensdauer der Halbleiterspeicheranordnung M durchgeführt wird, wird es auch als „One Time Programming (OTP)" bezeichnet: Die Redundanzinformation steht der Halbleiterspeicheranordnung M für die gesamte Lebensdauer zur Verfügung und wird normalerweise nur ausgelesen. Alternativ dazu kann die Redundanzinformation zum Beispiel nach dem Erkennen eines Fehlers während eines periodischen Selbsttests aktualisiert werden.
Da mindestens eine Speicherzelle in dem nichtflüchtigen Redundanzinformationsspeicher NVR für jede Spalte aus Speicherzellen des Speicherarrays MA vorgesehen ist, kann die Redundanzinformation für jede Spalte des Speicherarrays MA gespeichert werden. Die Redundanzinformation kann einen einzelnen Bitwert, wie zum Beispiel den Wert „0" oder „1", oder Identi fikationsinformation, wie zum Beispiel die Nummer eines Redundanzelements in dem Redundanzarray RA, beinhalten. Der Bitwert „0" kann benutzt werden, um anzuzeigen, dass das aus dem Speicherarray MA ausgewählte Speicherelement funktioniert und eingesetzt werden kann, während ein Bitwert „1" benutzt wird, um anzuzeigen, dass die aus dem Speicherarray MA ausgewählte Speicherzelle fehlerhaft ist und eine Ersatzspeicherzelle aus dem Redundanzarray RA benutzt werden muss. Falls die Speicherzellen des Speicherarrays MA und des Redundanzarrays RA in Spalten angeordnet sind, kann die in dem nichtflüchtigen Redundanzinformationsspeicher NVR gespeicherte Redundanzinformation eingelesen werden, um anzuzeigen welche Spalte des Redundanzarrays RA benutzt wird um die Spalte des Speicherarrays MA, welche die fehlerhafte Speicherzelle enthält, zu ersetzen. Der Vorteil von Spaltenredundanz ist, dass es statistisch gesehen mehr Einzelzellendefekte gibt und Zeilenredundanz verschwenderischer wäre.
Die Zuordnung des Redundanzelements kann automatisch durchgeführt werden, zum Beispiel sequenziell oder, falls mehr Information gespeichert ist, explizit.
Speicherzellen in dem Speicherarray MA und dem nichtflüchtigen Redundanzinformationsspeicher NVR werden mit Hilfe von mindestens einem Leseverstärker SA ausgelesen, während Speicherzellen in dem Redundanzarray RA mittels mindestens einem Redundanzarrayleseverstärker RSA ausgelesen werden. Bei Schreibezugriffen werden Speicherzellen in dem Speicherarray MA mittels mindestens einem Speicherarraybitleitungstreiber BL beschrieben, während die Speicherzellen in dem Redundanzarray RA mittels mindestens einem Redundanzarraybitleitungstreiber RBL beschrieben werden.
Ein Bitleitungstreibermultiplexer BLM wird eingesetzt, um entweder den Speicherarraybitleitungstreiber BL oder den Redundanzarraybitleitungstreiber RBL auszuwählen. Falls beispielsweise der Wert „0" in der Redundanzinformation gespeichert ist, werden die Daten auf dem Datenbusses DB in die zugehörige Speicherzelle des Speicherarrays MA beschrieben. In einigen Ausführungsformen werden die Speicherzellen des nichtflüchtigen Redundanzinformationsspeichers NVR nach dem OTP nie wieder beschrieben. Der Leseverstärkermultiplexer SAM dient zur Auswahl von entweder dem Speicherarrayleseverstärker SA oder des Redundanzarrayleseverstärkers RSA, um Daten an den Datenbus DB auszugeben. Falls beispielsweise die Redundanzinformation den Wert „1" enthält, werden Daten aus der zugeordneten Speicherzelle des Redundanzarrays RA ausgelesen und an den Datenbus DB übertragen.
Die Redundanzsteuereinheit RU steuert im Betrieb den Bitleitungstreibermultiplexer BLM und den Leseverstärkermultiplexer SAM an. Die Redundanzsteuereinheit RU hat zwei Eingänge: Erstens, die Redundanzinformation, welche in dem nichtflüchtigen Redundanzinformationsspeicher NVR gespeichert ist und mittels dem Speicherarrayleseverstärker SR ausgelesen wird, und zweitens, die Adressinformation einer von dem Datenbus DB adressierten Speicherzelle. Die Redundanzsteuereinheit RU umfasst normalerweise einen Spaltendekodierer um Speicherzellenspalten aus dem Speicherarray MA oder dem Redundanzarray RA auszuwählen, obwohl es auch möglich ist, einen Spaltendekodierer innerhalb der Leseverstärker SA und RSR und der Bitleitungstreiber BL und RBL einzusetzen. Die Adresseninformation der Speicherzelle wird auch dem Adressdekodierer AD zur Verfügung gestellt, welcher als Zeilendekodierer arbeitet und die Wortleitung der zu adressierenden Speicherzelle auswählt.
Vorteilhafterweise wird für jede der Speicherzellenspalten des Speicherarrays MA ein jeweiliger Speicherarrayleseverstärker SA vorgesehen. Auf diese Weise kann die in dem nichtflüchtigen Redundanzinformationsspeicher NVR gespeicherte Redundanzinformation parallel und auch gleichzeitig durch die Redundanzsteuereinheit RU ausgelesen werden, so dass ein Dekodieren der Redundanzinformation nicht erforderlich ist. Ausführungsformen, die weniger Speicherarrayleseverstärker SA als Spalten des Speicherarrays MA aufweisen sind auch möglich. In diesen Fällen muss die Redundanzsteuereinheit RU zusätzliche Multiplexer ansteuern, um die erforderlicht Information auszulesen. Falls die Redundanzinformation nur aus einem Bit besteht, wird die Redundanzsteuereinheit RU die jeweilige Spalte in dem Redundanzarray RA selbst zuweisen. Falls mehr als ein Bit zum Speichern von Redundanzinformation für jede Spalte in dem Speicherarray MA zur Verfügung steht, kann die Nummer einer bestimmten Spalte des Redundanzarrays RA in dem nichtflüchtigen Redundanzinformationsspeicher NVR gespeichert werden.
Im Gegensatz zum Stand der Technik wird die in dem nichtflüchtigen Redundanzinformationsspeicher NVR gespeicherte Redundanzinformation direkt in die Redundanzsteuereinheit RU mittels der Speicherarrayleseverstärker SA eingelesen. Der Vergleich von 3 mit den 1 und 2 zeigt, dass ein Redundanzinformationsdekodierer RD und ein Redundanzinformationsspeicher RM nicht erforderlich sind, so dass sich die für die Halbleiterspeicheranordnung M erforderliche Chipfläche verringert.
Da die Redundanzinformation parallel und gleichzeitig durch die Leseverstärker SA ausgelesen wird, ist ein Dekodieren nicht erforderlich. Um dieses Redundanzkonzept zu implemen tieren werden nur zwei bis vier Taktzyklen benötigt, so dass Lese-, Schreibe- und Löschzugriffe stark beschleunigt werden.
Da es zudem nicht notwendig ist, die Redundanzinformation aus dem nichtflüchtigen Redundanzinformationsspeicher NVR in einen Redundanzinformationsspeicher RM zu laden, wie in 1 gezeigt, kann die Halbleiterspeicheranordnung M schneller hochgefahren und initialisiert werden.
Des weiteren wird die „first bit latency", welches die Zeit zwischen der Eingabe des Lesebefehls und der Ausgabe des ersten Datenbits aus der Halbleiterspeicheranordnung ist, verringert.
Noch des weiteren ermöglicht ein Redundanzsystem, welches keinen Redundanzinformationsspeicher und keinen Redundanzinformationsdekodierer benötigt ein einfacheres Redundanzmanagement und führt zu robusteren Halbleiterspeicheranordnungen.
4 zeigt wie die in 3 gezeigte Halbleiterspeicheranordnung M beispielsweise betrieben werden kann, Das Flussdiagramm zeigt die Schritte, die vor jedem Schreib-, Lese- und Löschzugriff durchgeführt werden.
In Schritt A wird eine Adressenanfrage von der Halbleiteranordnung M mittels des Datenbusses DB empfangen. Die Adresse bestimmt auf welche Speicherzelle in dem Speicherarray MA zugegriffen werden soll.
In Schritt B wird der nichtflüchtige Redundanzinformationsspeicher NVR ausgewählt, indem die erforderliche Lesespannung an die Wortleitung, welche mit den Gates seiner Speicherzellen verbunden ist, angelegt wird. Dies kann durch den Adress dekodierer AD erfolgen. Der nichtflüchtige Redundanzinformationsspeicher NVR kann eine Zeile von Speicherzellen in dem Speicherarray MA sein.
In Schritt C wird die in dem nichtflüchtigen Redundanzinformationsspeicher NVR gespeicherte Redundanzinformation direkt mittels der Speicherarrayleseverstärker SA in die Redundanzsteuereinheit RU eingelesen. Im Unterschied zum Stand der Technik wird die Redundanzinformation nicht über den Datenbus DB oder den Leseverstärkermultiplexer SAM übertragen. Die Redundanzinformation wird parallel und gleichzeitig gelesen, und da jede Speicherzelle des nichtflüchtigen Redundanzinformationsspeichers NVR die Redundanzinformation für die zugehörige Spalte enthält, ist kein Dekodieren erforderlich.
In Schritt D bestimmt die Redundanzsteuereinheit RU, ob die angeforderte Adresse zu einer fehlerhaften Speicherzelle des Speicherarrays MA gehört. Falls dies nicht der Fall ist, geht der Fluss mit Schritt E weiter, in welchem die adressierte Speicherzelle des Speicherarrays MA ausgewählt wird. Falls die Redundanzinformation zeigt, dass die Speicherzelle an der angeforderten Adresse fehlerhaft ist, adressiert die Redundanzsteuereinheit RU in Schritt F eine entsprechende Speicherzelle in dem Redundanzarray RA.
Nachdem entweder eine Speicherzelle in dem Speicherarray MA oder dem Redundanzarray RA adressiert worden ist, können Daten zwischen der Speicherzelle und dem Datenbus DB in Schritt E ausgetauscht werden.
Bei dem obigen Ausführungsbeispiel wurden Spalten als Redundanzelemente eingesetzt. Der Fachmann könnte jedoch auch Re dundanzelemente in Form von Zeilen oder Blöcken oder eine Kombination von Spalten, Zeilen und Blöcken einsetzen.

AD: Adressdekodierer
BL: Speicherarraybitleitungstreiber
BLM: Bitleitungstreibermultiplexer
DB: Datenbus
M: Halbleiterspeicheranordnung
MA: Speicherarray
NVR: nichtflüchtiger Redundanzinformationsspeicher
RA: Redundanzarray
RBL: Redundanzarraybitleitungstreiber
RD: Redundanzinformationsdekodierer
RM: Redundanzinformationsspeicher
RSA: Redundanzarrayleseverstärker
RU: Redundanzsteuereinheit
SA: Speicherarrayleseverstärker
SAM: Leseverstärkermultiplexer

Claims

Halbleiterspeicheranordnung (M), umfassend: – ein Speicherarray (MA) mit einer Vielzahl von Speicherzellen, – ein Redundanzarray (RA) mit einer Vielzahl von Speicherzellen, – einen nichtflüchtigen Redundanzinformationsspeicher (NVR) mit einer Vielzahl von Speicherzellen zum Speichern von Redundanzinformation, und – eine Redundanzsteuereinheit (RU) zum Auswählen von Speicherzellen in dem Speicherarray (MA) oder Speicherzellen in dem Redundanzarray (RA), dadurch gekennzeichnet, dass der nichtflüchtige Redundanzinformationsspeicher (NVR) über mindestens einen Leseverstärker (SA) direkt mit der Redundanzsteuereinheit (RU) verbunden ist.
Halbleiterspeicheranordnung gemäß Patentanspruch 1, dadurch gekennzeichnet, dass die Speicherzellen in dem Speicherarray (MA) und die Speicherzellen in dem Redundanzarray (RA) in Spalten angeordnet sind.
Halbleiterspeicheranordnung gemäß Anspruch 2, dadurch gekennzeichnet, dass die Anzahl der Speicherzellen in dem nichtflüchtigen Redundanzinformationsspeicher (NVR) größer oder gleich der Anzahl der Speicherzellenspalten aus in dem Speicherarray (MA) ist.
Halbleiterspeicheranordnung gemäß Anspruch 3, dadurch gekennzeichnet, dass jede Speicherzelle in dem nichtflüchtigen Redundanzinformationsspeicher (NVR) über einen jeweiligen Leseverstärker (SA) mit der Redundanzsteuereinheit (RU) verbunden ist.
Halbleiterspeicheranordnung gemäß Anspruch 4, dadurch gekennzeichnet, dass der nichtflüchtige Redundanzinformationsspeicher (NVR) ein Teil des Speicherarrays (MA) ist.
Halbleiterspeicheranordnung gemäß Anspruch 5, dadurch gekennzeichnet, dass die Speicherzellen in jeder Spalte des Speicherarrays (MA) mit einem selben Leseverstärker (SA) verbunden sind wie die mindestens eine zugeordnete Speicherzelle des nichtflüchtigen Redundanzinformationsspeichers (NVR).
Halbleiterspeicheranordnung gemäß Anspruch 6, dadurch gekennzeichnet, dass die Redundanzkontrolleinheit (RU) mit den Steuereingängen von mindestens einem Bitleitleitungstreibermultiplexer (BLM) und mit den Steuereingängen von mindestens einem Leseverstärkermultiplexer (SAM) verbunden ist, wobei – der mindestens eine Bitleitungstreibermultiplexer (BLM) einen Datenbus (DB) mit entweder einem Bitleitungstreiber (BL) des Speicherarrays (MA) oder mit einem Bitleitungstreiber (RBL) des Redundanzarrays (RA) verbindet, und – der mindestens eine Leseverstärkermultiplexer (SAM) entweder einen Leseverstärker (SA) des Speicherarrays (MA) oder einem Leseverstärker (RSA) des Redundanzarrays (RA) mit dem Datenbus (DB) verbindet.
Halbleiterspeicheranordnung gemäß Anspruch 1, dadurch gekennzeichnet, dass mindestens die Speicherzellen des Speicherarrays (MA), des Redundanzarrays (RA) oder des nichtflüchtigen Redundanzinformationsspeichers (NVR) Nitridfestwertspeicherzellen sind.
Halbleiterspeicheranordnung, umfassend – ein Speicherarray (MA) mit einer Vielzahl von Speicherzellen, – ein Redundanzarray (RA) mit einer Vielzahl von Speicherzellen, – einem nichtflüchtigen Redundanzinformationsspeicher (NVR) mit einer Vielzahl von Speicherzellen zum Speichern von Redundanzinformation, – einem Datenbus (DB), – zwischen dem Speicherarray (MA) und dem Datenbus (DB) sowie zwischen dem Redundanzarray (RA) und dem Datenbus (DB) angeordnete Zugriffsschaltungen, und – eine Redundanzsteuereinheit (RU), die mit den Zugriffsschaltungen verbunden ist, wobei die Redundanzsteuereinheit (RU) auch mit dem nichtflüchtigen Redundanzinformationsspeicher (NVR) durch mindestens eine, vom Datenbus (DB) getrennte Leitung verbunden ist.
Halbleiterspeicheranordnung gemäß Anspruch 9, dadurch gekennzeichnet, dass zumindest ein Leseverstärker (SA) zwischen dem nichtflüchtigen Redundanzinformationsspeicher (NVR) und der Redundanzsteuereinheit (RU) in Serie mit der mindestens einen Leitung verbunden ist.
Halbleiterspeicheranordnung gemäß Anspruch 9, dadurch gekennzeichnet, dass die Zugriffsschaltung einen Bitleitungstreibermultiplexer (BLM) umfasst.
Halbleiterspeicheranordnung gemäß Anspruch 11, dadurch gekennzeichnet, dass die Zugriffsschaltung weiter einen Leseverstärkermultiplexer (SAM) umfasst.
Halbleiterspeicheranordnung gemäß Anspruch 11, dadurch gekennzeichnet, dass – ein Bitleitungstreiber (BL) zwischen dem Bitleitungstreibermultiplexer (BLM) und dem Speicherarray (MA) verbunden ist, und – ein Redundanzarraybitleitungstreiber (RBL) zwischen dem Bitleitungstreibermultiplexer (BLM) und dem Redundanzarray (RA) verbunden ist.
Halbleiterspeicheranordnung gemäß Anspruch 9, dadurch gekennzeichnet, dass die Zugriffsschaltung einen Leseverstärkermultiplexer (SAM) umfasst.
Halbleiterspeicheranordnung gemäß Anspruch 14, dadurch gekennzeichnet, dass – ein Speicherarrayleseverstärker (SA) zwischen dem Leseverstärkermultiplexer (SAM) und dem Speicherarray (MA) verbunden ist, und – ein Redundanzarrayleseverstärker (RSA) zwischen dem Leseverstärkermultiplexer (SAM) und dem Redundanzarray (RA) verbunden ist.
Halbleiterspeicheranordnung gemäß Anspruch 9, dadurch gekennzeichnet, dass das Speicherarray (MA), das Redundanzarray (RA) und der nichtflüchtige Redundanzinformationsspeicher (NVR) eine Vielzahl von Nitridfestwertspeicherzellen beinhalten.
Ein Verfahren zum Betreiben einer Halbleiterspeicheranordnung, umfassend die Schritte: – Bereitstellen eines Speicherarrays (RA) mit einer Vielzahl von Speicherzellen, eines Redundanzarrays (RA) mit einer Vielzahl von Speicherzellen, eines nichtflüchtigen Redundanzinformationsspeichers (NVR) mit einer Vielzahl von Speicherzellen zum Speichern von Redundanzinformation, und einer Redundanzsteuereinheit (RU), – Empfangen einer Adresse, – Auslesen von in dem nichtflüchtigen Redundanzinformationsspeicher (NVR) gespeicherter Redundanzinformation mittels mindestens eines Leseverstärkers (SA) direkt in die Redundanzsteuereinheit (RU), und – Auswahl entweder einer Speicherzelle in dem Speicherarray (MA) oder einer Speicherzelle in dem Redundanzarray (RA) für einen Lese-, Schreibe- oder Löschzugriff durch die Redundanzsteuereinheit (RU) und in Abhängigkeit von der Redundanzinformation, die der empfangenen Adresse zugeordnet ist.
Das Verfahren gemäß Anspruch 17, dadurch gekennzeichnet, dass in dem Schritt des Auslesens der Redundanzinformation, die Redundanzinformation aus den Speicherzellen des nichtflüchtigen Redundanzinformationsspeichers (NVR) durch jeweilige Leseverstärker (SA) parallel ausgelesen wird.
Verfahren gemäß Anspruch 17, dadurch gekennzeichnet, dass Daten zwischen der ausgewählten Speicherzelle und dem Datenbus (DB) übertragen werden.
Verfahren gemäß Anspruch 19, dadurch gekennzeichnet, dass das Lesen der in den nichtflüchtigen Redundanzinformationsspeicher (NVR) gespeicherten Redundanzinformation direkt in die Redundanzsteuereinheit (RU) die Übertragung von Redundanzinformation zu der Redundanzsteuereinheit (RU) umfasst, ohne dass auf den Datenbus (DB) zugegriffen wird.