DE60218009T2

DE60218009T2 - Halbleiterspeichervorrichtung

Info

Publication number: DE60218009T2
Application number: DE60218009T
Authority: DE
Inventors: Yasuhiko Minato-ku Honda; Hideo Minato-ku Kato; Masao Minato-ku Kuriyama; Hidetoshi Minato-ku Saito; Tokumasa Minato-ku Hara
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-10-11
Filing date: 2002-10-11
Publication date: 2007-10-25
Anticipated expiration: 2022-10-12
Also published as: EP1308963A1; KR20030030945A; KR100518283B1; DE60218009D1; EP1308963B1; US6717852B2; JP2003123488A; US20030072199A1

Description

Die vorliegende Erfindung bezieht sich auf eine elektrisch löschbare/wiederbeschreibbare nicht-flüchtige Halbleiterspeichereinrichtung (EEPROM), und genauer auf einen Halbleiterspeicher mit einer Vielzahl von Bänken und angepasst, während einer Durchführung einer Schreib- oder Löschoperation (hierin nachstehend als eine Schreib-/Löschoperation bezeichnet) in einer Bank, zu erlauben, von einer anderen Bank zu lesen. Das heißt die vorliegende Erfindung bezieht sich auf einen Halbleiterspeicher (Flash-Speicher), der eine Schreib-/Löschoperation und eine Leseoperation zur gleichen Zeit durchführen kann und Stapellöschung erlaubt.
Um die Zahl von Speicherchips zu reduzieren, die für ein System erforderlich sind, wurde in modernen Flash-Speichern der Vorschlag für ein Speichersystem gemacht, das RWW (Read While Write, lesen, während geschrieben wird) genannt wird, welches, während von einem gewissen Speicherbereich gelesen wird, gestattet, dass eine Schreib-/Löschoperation in einem anderen Speicherbereich durchgeführt wird.
Der gleiche Bevollmächtigte wie dieser Anmeldung hat in der japanischen Patentanmeldung Nr. 2000-127106 ( JP 2001 1325795 A ) einen Flash-Speicher vorgeschlagen, der gleichlaufende Ausführung einer Schreib-Löschoperation und einer Leseoperation erlaubt.
Wenn eine Bank, die zu schreiben/zu löschen ist, und eine Bank, die zu lesen ist, nicht vollständig voneinander elektrisch isoliert sind, wird in einem derartigen Flash-Speicher Vielfachauswahl zwischen den Bänken auftreten, was zu einem Fehler bei einer richtigen Durchführung vom Lesen von Daten führen kann.
In der Halbleiterspeichereinrichtung, die in der obigen japanischen Patentanmeldung vorgeschlagen wird, ist es wichtig, die Vielfachauswahl einer Bank, die zu schreiben/zu löschen ist, und einer Bank, die zu lesen ist, zu verhindern, während eine Schreib-/Löschoperation und eine Leseoperation gleichlaufend durchgeführt werden.
Die europäische Patentanmeldung 1 052 647 A2 offenbart einen Halbleiterspeicher, der viele Speicherkerne umfasst, die jeder einen oder mehr Speicherblöcke haben. Kerne werden zum Schreiben oder Löschen von Daten ausgewählt. Daten können gleichzeitig von Speicherzellen in nicht-ausgewählten Kernen gelesen werden, während Schreiben/Löschen von Daten in ausgewählten Kernen ausgeführt wird.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine Halbleiterspeichereinrichtung vorgesehen, umfassend: ein Speicherzellenfeld mit einer Vielzahl von Kernen, von denen jeder elektrisch wiederbeschreibbare nicht-flüchtige Speicherzellen hat und in einen oder mehr Zellenblöcke unterteilt ist, von denen jeder eine Einheit von Datenlöschung bildet;
eine Kernauswahlschaltung, die eine beliebige Zahl von Kernen aus der Vielzahl von Kernen zum Datenschreiben/Löschen auswählt;
eine Datenschreibschaltung, die Daten in ausgewählte Speicherzellen in einem Kern schreibt, der durch die Kernauswahlschaltung ausgewählt ist;
eine Datenlöschschaltung, die Daten in einem ausgewählten Block in einem Kern löscht, der durch die Kernauswahlschaltung ausgewählt ist;
eine Datenleseschaltung, die Daten aus Speicherzellen in einem Kern liest, der durch die Kernauswahlschaltung nicht ausgewählt ist; und
eine Kernbelegtausgabeschaltung, die für jeden der Kerne vorgesehen ist, die ein Belegtsignal (ENBb) ausgibt, das anzeigt, dass ein gewisser Kern in einem Schreib-/Löschmodus ist,
gekennzeichnet dadurch, dass die Kernbelegtausgabeschaltung das Belegtsignal zurücksetzt, nachdem ein Kernauswahlsignal (SELb), das anzeigt, dass der gewisse Kern ausgewählt ist, in einem Ende einer Schreib-/Löschoperation oder einer Aufhebung der Schreib-/Löschoperation zurückgesetzt wird.
Die Erfindung kann aus der folgenden detaillierten Beschreibung vollständiger verstanden werden, wenn in Verbindung mit den begleitenden Zeichnungen aufgenommen, in denen:
1 ein Blockdiagramm ist, das eine beispielhafte Chipkonfiguration eines Flash-Speichers veranschaulicht, in dem eine Schreib-/Löschoperation und eine Leseoperation gleichlaufend durchgeführt werden können und auf den die vorliegende Erfindung angewendet wird;
2 eine beispielhafte Anordnung des Adressleitungsschaltkreises in jedem der Kerne von 1 zeigt;
3 eine beispielhafte Anordnung der Schaltung für eine zwangsweise Erdung von Adressleitungen und Datenleitungen in jedem von nicht-ausgewählten Kernen in 1 durch ein Signal SPERREN (DISABLE) zeigt;
4 eine andere beispielhafte Anordnung des Adressleitungsschaltkreises in jedem der Kerne von 1 zeigt;
5 eine beispielhafte Anordnung der Datenleitungsschaltkreise zeigt, die mit benachbarten Kernen i und i + 1 in 1 in Verbindung stehen;
6 eine beispielhafte Leistungsversorgungsleitungsschaltanordnung eines Leistungsversorgungsleitungsschaltkreises in jedem der Kerne von 1 zeigt;
7 ein Blockdiagramm des Adresspuffers in 1 ist;
8 eine beispielhafte Anordnung des Kernblockregisters und der Kernbelegtausgabeschaltung in 6 zeigt;
9 eine beispielhafte Konfiguration von jedem der Kerne in 1 zeigt;
10 eine beispielhafte Anordnung von jedem Block in 9 zeigt;
11 eine beispielhafte Anordnung der E/A-Schaltung zwischen externen E/A-Pads und jedem von dem Leseabtastverstärker SA1 und dem Verifizierungsabtastverstärker SA2 in 1 zeigt;
12 ein Blockdiagramm einer Systemkonfiguration ist, die in dem Chip des Flash-Speichers der ersten Ausführungsform der vorliegenden Erfindung gebildet wird;
13 eine beispielhafte Zeitsteuerungsbeziehung unter Steuersignalen zum Verhindern von Mehrfachauswahl in dem Start einer Schreib-/Löschoperation in dem Flash-Speicher zeigt;
14 eine beispielhafte Zeitsteuerungsbeziehung unter den Steuersignalen zum Verhindern von Mehrfachauswahl in der Terminierung der Schreib-/Löschoperation in dem Flash-Speicher zeigt;
15 eine beispielhafte Zeitsteuerungsbeziehung unter Steuersignalen zum Verhindern von Mehrfachauswahl in der Aufhebung einer Schreib-/Löschoperation in dem Flash-Speicher zeigt; und
16 eine beispielhafte Fernsteuerungsbeziehung unter Steuersignalen zum Verhindern von Mehrfachauswahl in der Wiederaufnahme einer Schreib-/Löschoperation in dem Flash-Speicher zeigt.
1 zeigt ein Beispiel einer Chipkonfiguration eines Flash-Speichers, die in der zuvor erwähnten japanischen Patentanmeldung Nr. 2000-127106 beschrieben wird und gleichlaufende Ausführung von Schreib-/Lösch- und Leseoperationen als eine Halbleiterspeichereinrichtung erlaubt, auf die die vorliegende Erfindung angewendet wird.
Es können ebenso andere Chipkonfigurationen verwendet werden, einschließlich jener, die in der obigen japanischen Patentanmeldung Nr. 2000-127106 beschrieben werden.
In 1 besteht das Speicherzellenfeld, das allgemein bei 1 angezeigt wird, aus m Kernen 0 bis m-1, jeder aus n Blöcken B0 bis Bn-1. Jeder der Blöcke B0 bis Bn-1, was eine minimale Einheit von Datenlöschung ist, hat ein Feld einer Vielzahl von Speicherzellen. Die Speicherzellen sind z.B. nichtflüchtige Speicherzellen einer geschichteten Gatterstruktur. Obwohl jeder der Kerne als eine Gruppe von einem oder mehr Blöcken definiert ist, besteht er in dem Beispiel von 1 aus n Blöcken B0 bis Bn-1, die eine Bank von Blöcken bilden.
Jeder Kern ist mit einem Zeilen-/Spaltendecoder 2, der einen Zeilendecoder und einen Spaltendecoder enthält, um eine Auswahl von den Speicherzellen durchzuführen, einem Adressleitungs-/Leistungsversorgungsleitungsschaltkreis (Adressleitungs-SW) 3, der Adressleitungen und Leistungsversorgungsleitungen schaltet, lokalen Datenleitungen 4 und einem Datenleitungsschaltkreis (Datenleitungs-SW) 16 versehen.
Gemeinsam mit allen Kernen des Speicherzellenfeldes 1 stehen ein erster Adressbus (Leseadressbus) 6a zum Auswählen einer Speicherzelle in einer Leseoperation und ein zweiter Adressbus 6b (Schreib-/Löschadressbus), der für eine automatische Operation in einer Schreib-/Löschoperation notwendig ist, in Verbindung.
Gemeinsam mit allen Kernen des Speicherzellenfeldes 1 stehen auch ein erster Datenbus (Lesedatenbus) 7a, der in einer Leseoperation verwendet wird, und ein zweiter Datenbus 7b (Schreib-/Löschdatenbus), der in einer Schreib-/Löschoperation verwendet wird, in Verbindung.
Die Datenbusse 7a und 7b stehen jeweils mit einem ersten Leseverstärker (Leseabtastverstärker) 11a, der in einer Leseoperation verwendet wird, und einem zweiten Leseverstärker (Verifizierungsabtastverstärker) 11b, der zum Verifizierungslesen in einer Schreib-/Löschoperation verwendet wird, in Verbindung.
Gemeinsam mit allen Kernen stehen eine erste Leistungsversorgungsleitung (Leseleistungsversorgungsleitung) 8a, die mit einer Leseleistungsversorgung 12a verbunden ist, um eine Leseversorgungsspannung vorzusehen, und eine zweite Leistungsversorgungsleitung (Schreib-/Löschleistungsversorgungsleitung) 8b, die mit einer Schreib-/Löschleistungsversorgung 12b verbunden ist, um eine Schreib-/Löschversorgungsspannung vorzusehen, in Verbindung. In einer Leseoperation wird die Leseleistungsversorgungsleitung 8a mit einer geboosteten Spannung versorgt, die höher als eine Versorgungsspannung Vcc ist, die wiederum an die Gatter von Speicherzellen angelegt wird, was schnelles Auslesen von dort erlaubt.
Ferner sind ein Adresspuffer 10, der Adresssignale dem Leseadressbus 6a und dem Schreib-/Löschadressbus 6b bereitstellt, und eine Schnittstellenschaltung 14, die die Schnittstelle zwischen der Speichereinrichtung und externen Schaltungen bereitstellt, vorgesehen.
D.h. dieser Flash-Speicher enthält ein Speicherzellenfeld, in dem ein Bereich von elektrisch wiederbeschreibbaren nichtflüchtigen Speicherzellen als eine Einheit von Datenlöschung als ein Block eingestellt ist, ein oder mehr Blöcke in einen Kern gruppiert sind und zwei oder mehr Kerne angeordnet sind, eine Kernauswahlschaltung, die eine beliebige Zahl von Kernen auswählt, die zu schreiben/löschen sind, eine Datenschreibschaltung, die Daten in ausgewählte Speicherzellen in den Kernen schreibt, die durch die Kernauswahlschaltung ausgewählt sind, eine Datenlöschschaltung, die Daten in den ausgewählten Blöcken in den Kernen löscht, die durch die Kernauswahlschaltung ausgewählt sind, und eine Datenleseschaltung, die Daten aus Speicherzellen in nicht-ausgewählten Kernen liest.
Als Nächstes wird die Operation des so konfigurierten Flash-Speichers kurz beschrieben.
Eine extern angelegte Adresseingabe wird an den Adresspuffer 10 durch eine Adresseingabeschaltung in der Schnittstellenschaltung 14 angelegt. Die Adresseingabe wird von dem Adresspuffer 10 zu entweder dem Leseadressbus 6a oder dem Schreib-/Löschadressbus 6b gemäß dem Modus der Operation gesendet. Die Adresseingabe in dem Bus 6a oder 6b wird zu dem Zeilen-/Spaltendecoder 2 in jedem Kern durch den entsprechenden Adressleitungsschaltkreis 3 transferiert. Die Leistungsversorgungsleitung 8a oder 8b ist auch mit dem Zeilen-/Spaltendecoder 2 in jedem Kern durch den entsprechenden Schaltkreis 3 gemäß dem Modus der Operation selektiv gekoppelt.
In jedem Kern sind die lokalen Datenleitungen 4 durch den Datenleitungsschaltkreis 16 mit dem Lesedatenbus 7a in einer Leseoperation und mit dem Schreib-/Löschdatenbus 7b in einer Schreib-/Löschoperation verbunden.
D.h. Daten in ausgewählten Speicherzellen in jedem Kern werden auf die entsprechenden lokalen Datenleitungen 4 gelesen, dann zu entweder dem Lesedatenbus 7a oder dem Schreib-/Löschdatenbus 7b gemäß dem Modus der Operation transferiert und durch entweder den Leseabtastverstärker 11a oder den Verifizierungsabtastverstärker 11b erfasst und abgetastet.
Die Ausgabe des Verifizierungsabtastverstärkers 11b wird zu der Schreib-/Löschsteuerschaltung 15 gesendet um zu bestätigen, ob Schreiben/Löschen korrekt durchgeführt wurde. Falls nicht, wird Schreiben oder Löschen erneut durchgeführt.
Falls eine Leseoperation und eine Schreib-/Löschoperation gleichlaufend durchgeführt werden, kann somit jede Operation unabhängig durch die Verwendung ihres zugehörigen Adressbus ses, Datenbusses, Leseverstärkers und Leistungsversorgungsschaltung ausgeführt werden.
Als Nächstes wird als ein Beispiel gleichlaufender Ausführung einer Schreiboperation und einer Leseoperation eine Operation zum Schreiben in den Kern 0 und Lesen von einem anderen Kern speziell beschrieben.
Wenn ein Kern-0-Auswahladresssignal und ein Schreibbefehl von außerhalb des Chips eingegeben werden, wird der Befehl in der Schnittstellenschaltung 14 dekodiert, um das Schreibflag zu setzen. Dieses Flag ermöglicht dem Schaltkreis 3 in dem Kern 0, das Adresssignal in dem Schreib-/Löschadressbus 6b und die Schreibspannung in der Schreib-/Löschleistungsversorgung 12b zu dem Zeilen-/Spaltendecoder 2 in dem Kern 0 einzugeben. Auch werden die Datenleitungen 4 in dem Kern 0 durch den Datenleitungsschaltkreis 16 mit dem Schreib-/Löschdatenbus 7b verbunden, der mit dem Verifizierungsabtastverstärker 11b verbunden ist.
Durch Einstellen des Adressbusses, des Datenbusses und der Leistungsversorgungsleitung wird die geboostete Schreibspannung an die ausgewählte Wortleitung in dem Kern 0 angelegt, und es wird eine hohe oder tiefe Spannung von der Schreibsteuerschaltung 15 an die ausgewählte Bitleitung gemäß Schreibdaten angelegt. Falls jede Speicherzelle die MOS-Transistorstruktur vom Typ eines schwebenden Gatters hat, werden dadurch heiße Elektronen in das schwebende Gatter der ausgewählten Speicherzelle injiziert, wodurch Daten in die ausgewählte Zelle geschrieben werden. In der Terminierung einer einzelnen Schreiboperation werden die geschriebenen Daten durch den Verifizierungsabtastverstärker 11b gelesen und erfasst. Das Ergebnis wird durch die Schreibsteuerschaltung 15 verifiziert. Falls das Schreiben erfolgreich durchgeführt wurde, dann ist die Schreiboperation abgeschlossen; anderenfalls wird zusätzliches Schreiben durchgeführt.
Während Schreibens in den Kern 0 kann von einem beliebigen anderen Kern, z.B. dem Kern 1, gelesen werden. D.h. durch extern angelegte Adressinformation werden das Adresssignal in dem Leseadressbus 6a und das Ausgangspotenzial der Leseleistungsversorgung 12a an den Zeilen-/Spaltendecoder 2 des Kerns 1 angelegt, der eine Speicherzelle enthält, von der zu lesen ist. Die Datenleitungen 4 werden mit dem Lesedatenbus 7a durch den Schaltkreis 16 gekoppelt. Es wird kein Adresssignal zu den Zeilen-/Spaltendecodern anderer Kerne eingegeben, in die/von denen nicht geschrieben oder gelesen wird. Der Lesedatenbus oder der Schreib-/Löschdatenbus sind auch nicht mit den Datenleitungen dieser Kerne verbunden.
Daten, die aus der ausgewählten Speicherzelle in dem Kern 1 gelesen werden, werden in dem Leseabtastverstärker 11a durch den Lesedatenbus 7a erfasst und verstärkt. Diese Lesedaten werden zu der Außenseite des Chips durch die Schnittstellenschaltung 14 ausgegeben.
D.h. es kann von einem beliebigen anderen Kern außer dem Kern 0, in den gerade geschrieben wird, sei es der Kern 2, der Kern 3 oder der Kern m-1, beliebig gelesen werden. Eingeben von Adressinformation, die mit dem Kern 0 in Verbindung steht, in den gerade geschrieben wird, um Daten von dort zu lesen, ist gesperrt. Falls eine Anforderung durchgeführt wird, um von einem Kern zu lesen, in den gerade geschrieben wird, wird somit ein Belegtsignal (busy signal) zu der Außenseite ausgegeben um anzuzeigen, dass der ausgewählte Kern in einer Schreiboperation ist.
Die Operation zum gleichlaufenden Durchführen von Löschen und Lesen bleibt auch von der obigen Operation zum gleichlaufen den Durchführen von Schreiben und Lesen im wesentlichen unverändert.
Hier wird eine Beschreibung einer Operation zum Durchführen von Löschen in einem ausgewählten Block in dem Kern 0 und Lesen von einer Zelle in einem anderen Kern gegeben.
Wenn Adressinformation, um einen Block in dem Kern 0 auszuwählen, und ein Löschbefehl extern eingegeben werden, wird der Löschbefehl in der Schnittstellenschaltung 14 mit dem Ergebnis dekodiert, dass das Löschflag gesetzt wird. Dieses Flag erlaubt, dass das Adresssignal in dem Schreib-/Löschbus 6b und das Löschpotenzial der Schreib-/Löschleistungsversorgung 12b zu dem Zeilen-/Spaltendecoder 2 in dem Kern 0 durch den entsprechenden Schaltkreis 3 eingegeben werden. Auch werden die Datenleitungen 4 in dem Kern 0 durch den entsprechenden Datenleitungsschaltkreis 16 mit dem Schreib-/Löschdatenbus 7b verbunden, der mit dem Verifizierungsabtastverstärker 11b verbunden ist.
Durch Einstellen des Adressbusses, des Datenbusses und der Leistungsversorgungsschaltung auf diese Art und Weise wird eine negative Spannung an alle Wortleitungen angelegt, die mit dem ausgewählten Block in dem Kern 0 in Verbindung stehen, die Bitleitungen werden geöffnet und es wird eine positive hohe Löschspannung an die Sourceleitungen angelegt, was erlaubt, dass Löschen auf einer Basis von Block für Block ausgeführt wird.
In der Terminierung einer einzelnen Löschoperation werden Daten durch den Verifizierungsabtastverstärker 11b gelesen und erfasst. Die Steuerschaltung 15 führt eine Bestimmung dessen durch, ob Löschen erfolgreich durchgeführt wurde oder nicht. Falls ja, ist die Operation abgeschlossen; anderenfalls wird eine andere Löschoperation durchgeführt.
Falls während dessen, wenn der Kern 0 einer Löschoperation unterzogen wird, eine Anforderung durchgeführt wird, von einem anderen Kern zu lesen, werden dann Daten von diesem Kern gelesen.
In diesem beispielhaften Speicher ist ein Kern aus Blöcken gesetzt, von denen jeder als eine Einheit zum Löschen behandelt wird. Genauer ist der Kern als eine Menge von Blöcken definiert, die Adressleitungen, Leistungsversorgungsleitungen und Datenleitungen gemeinsam nutzen, und in denen, wenn auf einen von ihnen zugegriffen wird, Zugriff zu einem beliebigen anderen Block gesperrt ist.
Als Nächstes wird die Anordnung jeder Komponente in 1 beschrieben.
2 zeigt die Adressleitungsschaltanordnung des Adressleitungs-/Leistungsversorgungsleitungsschaltkreises 3 in jedem der Kerne in 1.
Der Schaltkreis 3 enthält zwei Gruppen von Auswahlschaltern 31a und 31b und zwei Kernauswahlschaltungen 32a und 32b, von denen jede, wenn aktiviert, eine entsprechende der zwei Gruppen von Schaltern ansteuert. Die Auswahlschaltungen 32a und 32b werden durch Freigabesignale ENBa bzw. ENBb aktiviert.
Das Freigabesignal ENBb ist ein Schreib-/Löschfreigabesignal, das als Reaktion auf einen Eingang eines Schreib-/Löschbefehls hoch geht, wie später beschrieben wird. Das Freigabesignal ENBb, das durch Invertieren des Freigabesignals ENBa durch einen Inverter 11 erzeugt wird, ist ein Lesefreigabesignal, das in der Zeit hoch geht, wenn Daten gelesen werden.
Die Kernauswahlschaltung 32b besteht aus einem UND-Gatter G3, das durch das Freigabesignal ENBb auf einem hohen Pegel in der Zeit aktiviert wird, wenn Daten geschrieben oder gelöscht werden. Das UND-Gatter G3 ist verbunden, um Kernauswahl-Adressinformation in dem Schreib-/Löschadressbus 6b zu empfangen, und erzeugt ein Kernauswahlsignal SELb auf einem hohen Pegel, wenn der entsprechende Kern ausgewählt ist.
Dieses Kernauswahlsignal SELb schaltet alle Schalter in der Schaltergruppe 31b ein, wobei dadurch erlaubt wird, dass Schreib-/Löschadressinformation ADb in dem Schreib-/Löschbus 6b in den Zeilen-/Spaltendecoder 2 in dem entsprechenden ausgewählten Kern eingetragen wird.
Die Kernauswahlschaltung 32a besteht aus einem UND-Gatter G1, das durch das Lesefreigabesignal ENBa auf einem hohen Pegel aktiviert wird, und ist verbunden, um Kernauswahl-Adressinformation in dem Leseadressbus 6a zu empfangen. Wenn das Freigabesignal ENBb hoch ist, ist das Freigabesignal ENBa tief. Das Kernauswahlsignal SELa von dem UND-Gatter G1 geht tief, wenn der entsprechende Kern für Datenschreiben/Löschen ausgewählt ist. In diesem Punkt werden die Schalter in der Auswahlschaltergruppe 31a aus gehalten. Wenn der entsprechende Kern zum Datenlesen ausgewählt ist, geht das Auswahlsignal SELa hoch, wobei die Schalter in der Schaltergruppe 31a eingeschaltet werden und erlaubt wird, dass Leseadressinformation in dem Leseadressbus 6a zu dem Zeilen-/Spaltendecoder 2 transferiert wird.
Wie oben beschrieben, verhindert dieser beispielhafte Speicher, dass das Schreib-/Löschkernauswahlsignal SELb und das Lesekernauswahlsignal SELa für einen Kern in dem gleichen Zeitpunkt hoch gehen (Störung). Aus diesem Grund kann, wenn in einen/von einem gewissen Kern geschrieben oder gelöscht wird, von dort nicht gelesen werden.
Die Kernauswahlschaltung 32a ist ferner mit einem UND-Gatter G2 versehen, das wie das UND-Gatter G1 verbunden ist, um die Lesekernauswahl-Adressinformation zu empfangen. Dieses UND-Gatter G2 ist eine Datenabfrage-Signalgenerierungsschaltung, die, wenn eine Leseanforderung in einem Kern durchgeführt wird, in den/von dem gelesen oder gelöscht wird, Signale generiert, dass der Kern gerade in einer Schreib-/Löschoperation ist. Das UND-Gatter G2 wird durch das Schreib-/Löschfreigabesignal ENBb aktiviert. Wenn eine Leseanforderung in dem entsprechenden Kern durchgeführt wird, der in einer Schreib-/Löschoperation ist, gibt somit das UND-Gatter G2 ein Datenabfragesignal POL auf einem hohen Pegel aus, während das Kernauswahlsignal SELa tief gehalten wird.
Der Zustand, wo die zwei Kernauswahlsignale SELa und SELb beide tief sind, zeigt an, dass der entsprechende Kern nicht ausgewählt ist. Dieser Zustand wird durch ein NOR-Gatter G4 erfasst, welches ein Signal DISABLE ausgibt, das die Adressleitungen inaktiv macht, die mit dem nicht-ausgewählten Kern in Verbindung stehen.
3 zeigt ein Beispiel einer Schaltung, die erzwingt, dass die Adressleitungen in dem nicht-ausgewählten Kern mit Masse verbunden werden durch das Signal DISABLE, das in 2 gezeigt wird.
Wie gezeigt, sind kurzschließende Transistoren 383 in jedem Kern vorgesehen, die die Adressleitungen und die Datenleitungen 4 mit Masse verbinden. Diese Transistoren werden durch das NOR-Gatter G4 gesteuert. Wenn der entsprechende Kern nicht ausgewählt ist, ist das Signal DISABLE auf einem hohen Pegel, was erlaubt, dass die kurzschließenden Transistoren 383 eingeschaltet und daher Ladungen in allen Adress- und Datenleitungen in diesem Kern entladen werden.
Die obige Operation verhindert, dass die Adress- und Datenleitungen in nicht-ausgewählten Kernen schwebend gesetzt werden. Als ein Ergebnis wird es möglich, Fehlfunktionen, Gatter-Oxidzusammenbruch und Datenzerstörung wegen elektrostatischem Rauschen und dergleichen zu verhindern.
Der in 2 gezeigte Adressleitungsschaltkreis verwendet ein Schema, durch das, wenn die zwei Kernauswahlsignale SELa und SELb beide tief sind, die Adressleitungsschaltergruppen 31a und 31b beide ausgeschaltet werden, was verhindert, dass unerwünschte Verdrahtungskapazität von nicht-ausgewählten Kernen mit dem Leseadressbus 6a und dem Schreib-/Löschadressbus 6b gekoppelt wird. Als eine Alternative können die Schaltergruppen 31a und 31b durch die Freigabesignale ENBa bzw. ENBb gesteuert werden.
Die Adressleitungsschaltanordnung des Adressleitungs-/Leistungsversorgungsleitungsschaltkreises 3 in jedem Kern basierend auf dem alternativen Schema wird in 4 veranschaulicht.
In diesem Adressleitungsschaltkreis wird, wenn der entsprechende Kern einer Schreib-/Löschoperation unterzogen wird, die Adressleitungsschaltergruppe 31a eingeschaltet, was ermöglicht, dass Schreib-/Löschadressinformation ADb in dem Schreib-/Löschadressbus 6b an den Zeilen-/Spaltendecoder 2 angelegt wird. Wenn im Gegensatz dazu keine Schreib-/Löschoperation in dem entsprechenden Kern ausgeführt wird, ist die Adressleitungsschaltergruppe 31a die ganze Zeit eingeschaltet, was erlaubt, dass Leseadressinformation ADa in dem Leseadressbus 6a an den Zeilen-/Spaltendecoder 2 angelegt wird. In nicht-ausgewählten Kernen ist das Sperrsignal DISABLE hoch gesetzt, wobei der Zeilen-/Spaltendecoder 2 deaktiviert und bewirkt wird, dass die Datenleitungen entladen werden.
Mit diesem System gibt es keine Notwendigkeit zum Einschalten der Adressleitungsschaltergruppe 31a beim Lesen von Daten, was erlaubt, dass die Schaltzeit zu vernachlässigen ist und Auslesen von Daten in der Geschwindigkeit erhöht wird.
5 zeigt die Anordnung der Datenleitungsschaltkreise 16, die mit den Kernen i und i+1 in Verbindung stehen, die ihre lokalen Datenleitungen 4 mit entweder dem Lesedatenbus 7a oder dem Schreib-/Löschdatenbus 7b selektiv verbinden.
Eine Gruppe von NMOS-Transistoren Q3 verbindet, wenn durch das Kernauswahlsignal SELa eingeschaltet, das von der Kernauswahlschaltung 32a ausgegeben wird, die lokalen Datenleitungen 4 mit dem Lesedatenbus 7a. Eine Gruppe von NMOS-Transistoren Q4 verbindet, wenn durch das Kernauswahlsignal SELb eingeschaltet, das von der Kernauswahlschaltung 32b ausgegeben wird, die lokalen Datenleitungen 4 mit dem Lesedatenbus 7b.
Wenn ein gewisser Kern (i) in dem Schreib-/Löschmodus ist, ist das Kernauswahlsignal SELb(i) in diesem Kern auf einem hohen Pegel. Somit werden die Transistoren Q4 in dem entsprechenden Datenleitungsschaltkreis eingeschaltet, was erlaubt, dass die entsprechenden lokalen Datenleitungen 4 mit dem Schreib-/Löschdatenbus 7b verbunden werden. Wenn der Kern (i) in dem Lesemodus ist, ist andererseits das entsprechende Kernauswahlsignal SELa(i) auf einem hohen Pegel, wobei die Transistoren Q3 in dem entsprechenden Datenleitungsschaltkreis eingeschaltet werden, wobei dadurch erlaubt wird, dass die entsprechenden lokalen Datenleitungen 4 mit dem Lesedatenbus 7a verbunden werden.
6 zeigt die Leistungsversorgungsleitungsschaltanordnung in dem Leistungsversorgungsleitungsschaltkreis 3 in jedem Kern von 1. In dieser Figur wird zusätzlich die Anordnung zum Erzeugen des Freigabesignals ENBb veranschaulicht, die in 2 weggelassen ist.
Dieser Leistungsversorgungsleitungsschaltkreis, der bei 41 angezeigt wird, umfasst Pegelverschiebungseinrichtungen 402a und 402b, die durch die Kernauswahlschaltung 32b in dem in 2 gezeigte Schaltkreis 3 selektiv aktiviert werden, und Transfergatter 403a und 403b, die durch die Pegelverschiebungseinrichtungen 402a bzw. 402b gesteuert werden. Die Transfergatter 403a und 403b verbinden, wenn aktiviert, die Leseleistungsversorgungsleitung 8a bzw. die Schreib-/Löschleistungsversorgungsleitung 8b mit dem Zeilen-/Spaltendecoder 2.
Wenn z.B. das Kernauswahlsignal SELb von der Kernauswahlschaltung 32b auf einem hohen Pegel ist, das heißt wenn der entsprechende Kern in dem Schreib-/Löschmodus ist, ist die Pegelverschiebungseinrichtung 402b aktiviert. Als ein Ergebnis wird ein im Pegel verschobenes Steuersignal von der Pegelverschiebungseinrichtung 402b erhalten, wobei das Transfergatter 403b eingeschaltet wird, wobei dadurch erlaubt wird, dass das Schreib-/Löschversorgungspotenzial (z.B. das geboostete Potenzial VSW) in der Schreib-/Löschleistungsversorgungsleitung 8b an den Zeilen-/Spaltendecoder 2 angelegt wird.
Wenn der entsprechende Kern in dem Lesemodus ist, ist das Kernauswahlsignal SELb auf einem tiefen Pegel. In diesem Zustand ist die Pegelverschiebungseinrichtung 402a aktiviert, wobei das Transfergatter 403a eingeschaltet wird. Dadurch wird das Leseversorgungspotenzial Vddr in der Leseleistungsversorgungsleitung 8a durch das Transfergatter 403a an den Zeilen-/Spaltendecoder 2 angelegt.
Ein Datenschreibsignal WRITE oder ein Löschsignal ERASE, das durch Dekodieren eines Befehls in der Schnittstellenschaltung 14 erhalten wird, wird in einem Kernblockregister 42, das in jedem Kern installiert ist, als Information gehalten, die anzeigt, in welchen/welcher Block zu schreiben oder zu löschen ist. Basierend auf der Information in dem Kernblockregister 42 gibt eine Kernbelegtausgabeschaltung 43 ein Freigabesignal ENBb auf einem hohen Pegel als eine Belegtausgabe aus, die anzeigt, dass der entsprechende Kern in dem Schreib-/Löschmodus ist.
7 zeigt die Anordnung des Adresspuffers 10 in 1.
Der Adresspuffer 10 hat einen ersten Puffer 501, einen zweiten Puffer 502 und dritte Puffer 503 und 504. Der erste Puffer 501 hat eine Funktion zum Reduzieren von Rauschen in extern angelegter Adressinformation und internen Schützen der Information. Der zweite Puffer 502 erlaubt, dass die eingegebene Adressinformation einerseits zu dem dritten Puffer 503 durchgegeben wird und andererseits in eine Verriegelungsschaltung 505 eintritt.
In dem Lesemodus wird die Adressinformation, der erlaubt wird, den zweiten Puffer 502 zu passieren, in komplementäre Signale in dem dritten Puffer 503 konvertiert und dann an den Leseadressbus 6a angelegt. In dem Schreibmodus wird andererseits die Adressinformation in der Verriegelungsschaltung 505 bis zu der Terminierung der Operation gehalten. Die Adressinformation wird in dem dritten Puffer 504 in komplementäre Signale konvertiert und dann an den Schreib-/Löschadresspuffer 6b angelegt.
Ein Zähler 506 in dem zweiten Puffer 502 ist angepasst, die Adresse in dem Zeitpunkt einer Verifizierungsoperation in dem Löschmodus zu inkrementieren. D.h. in einer Löschungsverifi zierung wird sequenziell aktualisierte Adressinformation durch den Puffer 504 an den Schreib-/Löschadressbus 6b angelegt.
8 zeigt die Anordnung des Kernblockregisters 42 und der Kernbelegtausgabeschaltung 43 in 6.
Das Kernblockregister 42 hat Stufen R0 bis Rn-1, deren Zahl gleich der Zahl n der Blöcke in dem entsprechenden Kern ist. Bei Eintrag eines Schreibsignals WRITE oder eines Löschsignals ERASE wird das Flag in einem hohen Pegel in der Registerstufe entsprechend einem ausgewählten Block in dem entsprechenden Kern gehalten, bis die Operation terminiert. Die Kernbelegtausgabeschaltung 43 hat ein ODER-Gatter 431, das die Ausgaben der jeweiligen Stufen des Kernblockregisters mit ODER verbindet. In dem entsprechenden Kern gibt, wenn mindestens ein Block, in den zu schreiben/zu löschen ist, ausgewählt ist, das ODER-Gatter 431 in der Kernbelegtausgabeschaltung 43 ein Kernbelegtsignal auf einem hohen Pegel aus (d.h. das Schreib- oder Löschfreigabesignal ENBb). In nichtausgewählten Kernen ist das Freigabesignal ENBb tief, was anzeigt, dass die Kerne zum Lesen freigegeben sind.
9 zeigt die Anordnung von jedem Kern in 1, und 10 zeigt die Anordnung von jedem Block in 1.
Jeder von Blöcken B0 bis Bn-1 in 9 besteht aus Bitleitungen BL und Wortleitungen WL, die angeordnet sind sich zu schneiden, und Speicherzellen, die in Schnittstellen zwischen den Bit- und Wortleitungen platziert sind. Jeder Block hat Wortleitungen und Bitleitungen kontinuierlich angeordnet, um eine Einheit von Stapellöschung zu bilden. In einem Ende der Anordnung der Blöcke B0 bis Bn-1 ist in der Spaltenrichtung ein Hauptzeilendecoder 701 platziert, der eine Auswahl von den Wortleitungen durchführt. Zwischen jedem Block ist ein Zeilenteildecoder 702 für Blockauswahl platziert. Ein Spaltendecoder ist in einem Ende der Anordnung der Blöcke in der Zeilenrichtung platziert und besteht aus Spaltengattern 704, von denen jedes in einem Ende des entsprechenden Blockes in der Zeilenrichtung platziert ist, und einem Spaltenvordecoder 703.
11 zeigt die Anordnung einer E/A-Schaltung, die zwischen den Leseverstärkern 11a und 11b in 1 und externen E/A-Pads verbunden ist.
ODER-Gatter 901 und 102 bilden eine Datenabfrage-Ausgabeschaltung zum Addieren der DATA-Abfragesignale POLi (i = 0 bis m-1), die von den Kernauswahlschaltungen 32a der jeweiligen Kerne ausgegeben werden, die in Verbindung mit 2 beschrieben werden.
Ein Ausgabeschaltkreis 904 sendet selektiv entweder die Ausgabe des Leseabtastverstärkers 11a oder das Datenabfragesignal zu einem Ausgabepuffer 906.
Eine Datenvergleichsschaltung 905 prüft Ausgabedaten, die durch den Verifizierungsleseverstärker 11b gelesen werden für Schreib-/Löschverifizierung in einer Schreib-/Löschoperation. In einer Schreiboperation wird ein Vergleich zwischen Schreibdaten von einem Eingabepuffer 907 und Lesedaten für Schreibverifizierung durchgeführt. Das Ergebnis wird der Schreib-/Löschsteuerschaltung 15 präsentiert. Falls eine Fehlanpassung auftritt, dann wird Umschreibsteuerung durchgeführt. In einer Löschoperation wird ebenso beim Auftreten einer Fehlanpassung Löschen erneut durchgeführt.
Die gleichlaufende Ausführung einer Schreiboperation und einer Leseoperation in dem so konfigurierten Flash-Speicher wird hierin nachstehend im Sinne einer Operation, während Schreibens in einen gewissen Kern, von Lesen von einem anderen Kern beschrieben.
Wenn ein Schreibbefehl zu dem Chip eingegeben wird, wird das Schreibflag WRITE von der Schnittstellenschaltung 14 ausgegeben. Als Reaktion auf dieses interne Signal verriegelt der Adresspuffer 10 die Adresse einer Speicherzelle, in die zu schreiben ist, bis zu der Terminierung des Schreibens, und gibt die verriegelten Adressdaten auf den Schreib-/Löschadressbus 6b aus. Zur gleichen Zeit wird Information in dem Block, der die Zelle enthält, in die zu schreiben ist, in die entsprechende Stufe des Kernblockregisters 42 als Belegtinformation (hoch) geschrieben.
Der so ausgewählte Kern sei der Kern A. In dem Kern A stellt seine Kernbelegtausgabeschaltung 43 eine Kernbelegtausgabe auf einem hohen Pegel (d.h. das Freigabesignal ENBb auf einem hohen Pegel) bereit. Somit geht das Kernauswahlsignal SELb in dem Kern A hoch, wobei eine Leseanforderung zu dem Kern A verhindert wird.
Das Freigabesignal ENBb und das Kernauswahlsignal SELb erlauben, die Schreibadressinformation in dem Schreib-/Löschadressbus 6b zu dem Decoder 2 in dem Kern A einzugeben, das Versorgungspotenzial in der Schreib-/Löschleistungsversorgungsleitung 8b zu dem Decoder 2 in dem Kern A für die Leistungsversorgung davon einzugeben und den Schreib-/Löschdatenbus 7b mit den Datenleitungen 4 in dem Kern A zu verbinden. Dadurch wird Schreiben in die ausgewählte Speicherzelle in dem ausgewählten Kern A ausgeführt.
In dem Schreibmodus wird die Schreibladeschaltung gemäß den Schreibdaten gesteuert, die von den E/A-Pads eingegeben werden und in der Datenkomparatorschaltung 905 durch den Eingabepuffer 907 verriegelt sind. Während dieser Zeit werden, wenn eine Anforderung zum Lesen von einer Speicherzelle in dem Kern B außer dem Kern A durchgeführt wird, Daten von dem Kern B gelesen, da sowohl die Kernbelegtausgabe, d.h. das Freigabesignal ENBb, als auch das Kernauswahlsignal SELb in dem Kern B tief sind.
D.h. die Adressinformation in dem Leseadressbus 6a wird an den Zeilen-/Spaltendecoder 2 in dem Kern B angelegt, und zur gleichen Zeit wird dieser Decoder mit dem Leseversorgungspotenzial versorgt. Daten werden von der ausgewählten Speicherzelle auf die Datenleitungen 4 gelesen und dann über den Lesedatenbus 7a zu dem Leseabtastverstärker 11a transferiert.
Wenn eine Leseadresse eingegeben wird, die der Adresse einer Speicherzelle in dem Kern A entspricht, in den gerade geschrieben wird, geht das Datenabfragesignal POL in dem Kern A hoch, da das Freigabesignal ENBb in dem Kern A hoch ist. Dieses Abfragesignal wird von dem Ausgabeschaltkreis 904 nach außen ausgegeben.
Eine Leseoperation kann in einem beliebigen anderen Kern außer dem Kern A, in den gerade geschrieben wird, ausgeführt werden, wobei Restriktionen in einem Bankbereich beseitigt werden.
Als Nächstes wird Datenlesen während Datenlöschung beschrieben.
Bei Empfang eines Datenlöschbefehls gibt die Schnittstellenschaltung 14 das Löschflag ERASE aus. Dadurch wird Belegtinformation (hoch) in das Blockregister in dem Kern, der zu löschen ist, geschrieben. Zur gleichen Zeit wird der Zähler 506 in dem Adresspuffer 10 betrieben, alle Blockregister in einer Sequenz zu durchsuchen. Wenn eine Übereinstimmung mit der Adresse des Kerns A gefunden wird, der den Block enthält, für den die Belegtinformation eingeschrieben wurde, geht das Kernauswahlsignal SELb hoch. Als ein Ergebnis werden die Löschversorgungsspannung in der Schreib-/Löschleistungsversorgungsleitung 8b und die Adresse in dem Schreib-/Löschadressbus 6b an den Decoder in dem Kern A angelegt und die lokalen Datenleitungen werden mit dem Schreib-/Löschdatenbus 7b verbunden. Somit wird die Löschspannung an den Block angelegt, der zu löschen ist. Danach werden die Speicherzellen in diesem Block einer Löschverifizierung in einer Sequenz unterzogen, während der Zähler 506 inkrementiert wird.
Als Nächstes wird die Operation der Datenabfrageschaltung beschrieben. Wenn ein Befehl, der von dem Kern A zu lesen ist, eingetragen wird, während in ihn geschrieben oder er gelöscht wird, sind das Freigabesignal ENBa und das Auswahlsignal SELa in dem Kern A beide tief; somit ist der Kern A für Lesen deaktiviert. In diesem Punkt ist in dem Kern A das Datenabfragesignal POL auf einem hohen Pegel, was zu dem Ausgabeschaltkreis 904 eingegeben wird. Der Ausgabeschaltkreis 904 versorgt den Ausgabepuffer 906 mit Abfragedaten, nicht der Ausgabe des Leseverstärkers 11a.
12 zeigt einen Abschnitt einer Systemkonfiguration, die in dem Chip eines Flash-Speichers gemäß einer Ausführungsform der vorliegenden Erfindung ausgebildet ist. Diese Systemkonfiguration bleibt im wesentlichen unverändert von der des Flash-Speichers, der eine gleichlaufende Operation ausführen kann, die in 1 gezeigt wird.
In 12 hat die Speicherzellensektion 1 Speicherzellen, die in einer Feldform angeordnet sind, und ein Zeilen-/Spaltendecoder 2 ist für jede minimale Löscheinheit (Block) vorgesehen. Eine Vielzahl von Blöcken, ein Zeilen-/Spaltenvordecoder (nicht gezeigt), der für die Blöcke gemeinsam ist, und Datenleitungen (lokale Datenleitungen) 4 umfassen einen Kern. Ein oder mehr Kerne bilden eine Bank.
Jeder Kern hat ein Kernblockregister (nicht gezeigt, entsprechend dem Register 42 in 6), das das Schreibflag oder Löschflag hält, während sein Block einer Schreib-/Löschoperation unterzogen wird. Ferner ist eine Kernbelegtausgabeschaltung 43 (entsprechend der Schaltung 43 in 6) vorgesehen, die das Flag in dem Kernblockregister überwacht und ein Kernbelegtsignal als ein Schreib-/Löschfreigabesignal ausgibt, wenn in einen Block in dem entsprechenden Kern geschrieben oder gelöscht wird. Ein Signal, das dem Kernbelegtsignal in der Polarität entgegengesetzt ist, wird als ein Bereitsignal genommen.
In der Nachbarschaft der Bank sind platziert Leseadressleitungen 6a, Schreib-/Löschadressleitungen (Autoadressleitungen) 6b, Lesedatenleitungen (globale Lesedatenleitungen) 7a, Schreib-/Löschdatenleitungen (globale Autodatenleitungen) 7b, eine Leseleistungsversorgungsleitung 8a und eine Schreib-/Lösch-(Auto) Leistungsversorgungsleitung 8b.
Die Adressleitungen 6a und 6b sind mit dem Adresspuffer verbunden. Die globalen Lesedatenleitungen 7a sind mit dem Leseabtastverstärker verbunden. Die globalen Autodatenleitungen 7b sind mit dem Schreib-/Lösch- (Auto) Leseverstärker verbunden.
Der Adress-/Leistungsversorgungsschalter 3 in jedem Kern wird durch das Belegtsignal und das Kernauswahlsignal gesteuert. Wenn der entsprechende Kern belegt ist, verbindet der Schalter den entsprechenden Zeilen-/Spaltendecoder 2 mit den Autoadressleitungen 6b und der Autoleistungsversorgungsleitung 8b. Wenn der entsprechende Kern in dem Bereitzustand ist, verbindet der Schalter den entsprechenden Zeilen-/Spalten decoder 2 mit den Leseadressleitungen 6a und der Leseleistungsversorgungsleitung 8b. Dadurch wird an eine ausgewählte Zelle ein gewünschtes Potenzial angelegt.
Der Datenleitungsschalter 16 in jedem Kern wird durch das Belegtsignal und das Kernauswahlsignal gesteuert. Wenn ein bereiter Kern ausgewählt wird, verbindet der Schalter die lokalen Datenleitungen 4 mit den globalen Lesedatenleitungen 7a; anderenfalls verbindet der Schalter die lokalen Datenleitungen nicht mit den globalen Lesedatenleitungen. Wenn ein belegter Kern ausgewählt wird, verbindet der Schalter die lokalen Datenleitungen 4 mit den globalen Autodatenleitungen 7b; anderenfalls verbindet der Schalter die lokalen Datenleitungen nicht mit den globalen Autodatenleitungen.
Ferner vorgesehen sind eine Steuerschaltung (Befehlsbenutzerschnittstelle: CUI) 141, die Befehlseingaben von außerhalb akzeptiert, und eine Steuerschaltung (Schreibzustandsmaschine: WSM) 32, die Befehle synchron aufnimmt, die von der CUI 141 asynchron ausgegeben werden und den Schreib-/Löschübergang automatisch steuert.
Der oben beschriebene Flash-Speicher bleibt im wesentlichen unverändert von dem Flash-Speicher, der eine gleichlaufende Operation ausführen kann, der in 1 gezeigt wird. Die Adressleitungen, die Datenleitungen und die Leseverstärker sind in jeweilige zum Schreiben/Löschen und jeweilige zum Lesen getrennt. Ein Kern, in den zu schreiben oder der zu löschen ist, wird durch das Belegtsignal gesteuert und interferiert daher nicht mit einem Kern, aus dem zu lesen ist, wobei somit Mehrfachauswahl verhindert wird.
(1) Zeitsteuerungsbeziehung unter Steuersignalen zum Start einer Schreib-/Löschoperation
13 ist ein Zeitsteuerungsdiagramm von Steuersignalen zum Verhindern von Mehrfachauswahl zum Start einer Schreib-/Löschoperation in dem erfinderischen Flash-Speicher.
Wenn ein Schreibbefehl gesetzt ist, trifft die Kernbelegtausgabeschaltung 43 in jedem Kern eine Entscheidung darüber, ob der entsprechende Kern ausgewählt wurde oder nicht, auf der Basis der Autoadresse, die in der Verriegelungsschaltung (505 in 7) in dem Adresspuffer 10 gehalten wird. Wenn der entsprechende Kern ausgewählt wurde, werden das Belegtsignal und das Kernauswahlsignal ausgegeben, um den Zeilen-/Spaltendecoder 2 mit der Autoleistungsversorgungsleitung 8b zu verbinden. Als ein Ergebnis wird eine Schreiboperation in einer ausgewählten Zelle unter der Steuerung der WSM 142 durchgeführt.
Die Kernbelegtausgabeschaltung 43 hat Flagregister, die in der Zahl Blöcken in jedem Kern entsprechen. Wenn ein Löschbefehl eingegeben wird, wird das Flag in dem Flagregister entsprechend einem Block gesetzt, der zu löschen ist. Wenn der Löschbefehl gesetzt ist, wird der Kern, für den das Flag gesetzt wurde, belegt.
Der Kern mit einem Block, der durch die Ausgabe des Zählers (506 in 7) in dem Adresspuffer 10 ausgewählt wurde, gibt das Kernauswahlsignal aus, um den Zeilen-/Spaltendecoder 2 mit der Autoleistungsversorgungsleitung 8b zu verbinden. Somit wird eine Löschoperation in dem ausgewählten Block unter der Steuerung der WSM 142 durchgeführt.
In dem Start einer Schreib-/Löschoperation wird zuerst der Befehl gesetzt, das Belegtsignal wird als Nächstes gesetzt, und schließlich wird das Kernauswahlsignal gesetzt. Dies verhindert auf einer Adresse basierte Mehrfachauswahl eines Kerns in dem belegten Zustand und eines Kerns in dem bereiten Zustand. Somit wird die Kapazität auf der Kernseite, wie von der Autoleistungsversorgungsleitung gesehen, konstant gehalten, was erlaubt, die transiente Versorgungsspannung zu stabilisieren.
Die lokalen Datenleitungen 4 sind mit dem entsprechenden Kern nur verbunden, wenn er in dem belegten Zustand ist. Das heißt Veranlassen der Steuersignale, eine derartige sequenzielle Beziehung aufzuweisen, wie in 13 gezeigt, erlaubt, Mehrfachauswahl unmittelbar nach dem Start einer Schreib-/Löschoperation vollständig zu verhindern und eine Schreib-/Löschoperation und einem Leseoperation vollständig voneinander zu trennen.
(2) Zeitsteuerungsbeziehung unter Steuersignalen in dem Ende einer Schreib-/Löschoperation
14 ist ein Zeitsteuerungsdiagramm von Steuersignalen zum Verhindern von Mehrfachauswahl in dem Ende einer Schreib-/Löschoperation in dem erfinderischen Flash-Speicher.
Wie durch durchgehende Linien in 14 angezeigt, wird das Befehlssignal zuerst zurückgesetzt, das Kernauswahlsignal wird als Nächstes zurückgesetzt und schließlich wird das Belegtsignal zurückgesetzt. Das Rücksetzen des Befehlssignals wird durch Rücksetzen der CUI mit einem Schreib-/Löschbefehl-Rücksetzsignal durchgeführt, das durch die WSM in dem Ende einer Schreib-/Löschoperation generiert wird.
Zu diesem Zweck ist es erforderlich, dass die Kernbelegtausgabeschaltung 43 eine Verzögerungsschaltung einbezieht, wenn der Befehl gesetzt wird, das Belegtsignal ausgibt, unmittelbar nachdem der Befehl gesetzt wurde, und wenn der Befehl zurückgesetzt wird, dem Belegtsignal erlaubt zurückgesetzt zu werden, nachdem das Kernauswahlsignal zurückgesetzt wurde.
Es wird der Fall betrachtet, wo in dem Ende einer Schreib-/Löschoperation der Befehl zuerst zurückgesetzt wird, das Belegtsignal als Nächstes zurückgesetzt wird, und schließlich das Kernauswahlsignal zurückgesetzt wird, wie durch gestrichelte Linien in 14 angezeigt. In einem derartigen Fall wird während des Intervalls zwischen dem Moment, in dem das Belegtsignal zurückgesetzt wird, und dem Moment, in dem das Kernauswahlsignal zurückgesetzt wird, ein Kern, der in den Belegtzustand platziert ist, einen Moment in den bereiten Zustand eintreten. Dies verursacht, dass Mehrfachauswahl zwischen diesen Kern und einem anderen Kern, von dem gerade gelesen wird, auftritt.
Das Auftreten von Mehrfachauswahl würde zu einer Variation in der Kapazität, wie von der Leseleistungsversorgungsleitung gesehen, und folglich zu einer Schwankung in dem Lesepotenzial führen. Auch könnten die lokalen Datenleitungen 4 während des Lesens mehrfach ausgewählt werden, was zu einem Fehler führt, Daten richtig zu lesen.
Diese Probleme können gelöst werden, indem veranlasst wird, dass die Steuersignale in einer derartigen Sequenz zurückgesetzt werden, wie durch durchgehende Linien in 14 angezeigt.
(3) Zeitsteuerungsbeziehungen unter Steuersignalen bei Aufhebung und Wiederaufnahme einer Schreib-/Löschoperation
Wenn der Flash-Speicher eine Funktion zum Aufheben einer Schreib-/Löschoperation und eine Funktion zum Wiederaufnehmen der Schreib-/Löschoperation hat, werden gewünschte Zeitsteuerungsbeziehungen unter den Steuersignalen zum Verhindern von Mehrfachauswahl nachstehend beschrieben.
15 zeigt eine Zeitsteuerungsbeziehung, die Mehrfachauswahl verhindert, unter den Steuersignalen in einer Aufhebung einer Schreib-/Löschoperation in dem Flash-Speicher mit einer Aufhebungsfunktion für eine Schreib-/Löschoperation.
16 zeigt eine Zeitsteuerungsbeziehung, die Mehrfachauswahl verhindert, unter den Steuersignalen in der Wiederaufnahme einer Schreib-/Löschoperation in dem Flash-Speicher mit einer Wiederaufnahmefunktion für eine Schreib-/Löschoperation.
Zuerst werden in der Aufhebung einer Schreib-/Löschoperation Zellendaten in einem nicht-ausgewählten Block in einem Kern, der in einer Schreib-/Löschoperation war, hauptsächlich gelesen. In diesem Fall ist es erforderlich, diesen Kern von dem belegten Zustand zu dem bereiten Zustand ohne Rücksetzung des Schreib-/Löschbefehls umzuschalten. Da es erforderlich ist, von der Autoleistungsversorgungsleitung 8b zu der Leseleistungsversorgungsleitung 8a umzuschalten, ist auch einige Zeit für einen Leistungsversorgungsübergang notwendig. Während dieser Zeit kann eine Leseoperation in einem anderen Kern auftreten.
In der Aufhebung einer Schreib-/Löschoperation setzt deshalb die Kernbelegtausgabeschaltung 43 in einem Kern, der Gegenstand für die Schreib-/Löschoperation war, das Kernauswahlsignal zuerst und das Belegtsignal als Nächstes zurück, wie in 15 gezeigt.
In der Wiederaufnahme der Schreib-/Löschoperation wird das Belegtsignal zuerst wiederaufgenommen, und das Kernauswahlsignal wird als Nächstes wiederaufgenommen, wie in 16 gezeigt.
Gemäß der Halbleiterspeichereinrichtung der vorliegenden Erfindung können, wie oben beschrieben, durch richtige Zeitsteuerung der Steuersignale in dem Start, Ende, der Aufhebung oder Wiederaufnahme einer Schreib-/Löschoperation, eine Bank in einer Schreib-/Löschoperation und eine Bank in einer Leseoperation vollständig voneinander isoliert werden, sodass sie nicht miteinander interferieren, und Mehrfachauswahl einer Schreib-/Löschausführungsbank und einer Leseausführungsbank können sicher verhindert werden. Deshalb können eine Schreib-/Löschoperation und eine Leseoperation normal und gleichlaufend ausgeführt werden.
Aus der obigen Beschreibung ist es in der Halbleiterspeichereinrichtung der vorliegenden Erfindung auch einfach, eine Schreib-/Löschoperation und eine Leseoperation normal und gleichlaufend auszuführen.
Obwohl die Konfiguration und Operation einer Halbleiterspeichereinrichtung der vorliegenden Erfindung im Sinne einer spezifischen Ausführungsform beschrieben wurden, ist die vorliegende Erfindung nicht auf die Ausführungsform begrenzt. Die Halbleiterspeichereinrichtung der vorliegenden Erfindung kann in Konfiguration und Operation verschiedenartig modifiziert werden.

Claims

Eine Halbleiterspeichereinrichtung, umfassend: ein Speicherzellenfeld (1) mit einer Vielzahl von Kernen (Kern 0, 1, ..., m-1), von denen jeder elektrisch wiederbeschreibbare nicht-flüchtige Speicherzellen (MC) hat und in einen oder mehr Zellenblöcke (B0, B1, ..., Bn-1) unterteilt ist, von denen jeder eine Einheit von Datenlöschung bildet; eine Kernauswahlschaltung (32b), die eine beliebige Zahl von Kernen aus der Vielzahl von Kernen zum Datenschreiben/Löschen auswählt; eine Datenschreibschaltung (10, 11b, 15), die Daten in ausgewählte Speicherzellen in einem Kern schreibt, der durch die Kernauswahlschaltung ausgewählt ist; eine Datenlöschschaltung (10, 11b, 15), die Daten in einem ausgewählten Block in einem Kern löscht, der durch die Kernauswahlschaltung ausgewählt ist; eine Datenleseschaltung (10, 11a), die Daten aus Speicherzellen in einem Kern liest, der durch die Kernauswahlschaltung nicht ausgewählt ist; und eine Kernbelegtausgabeschaltung (43), die für jeden der Kerne vorgesehen ist, die ein Belegtsignal (ENBb) ausgibt, das anzeigt, dass ein gewisser Kern in einem Schreib-/Löschmodus ist, gekennzeichnet dadurch, dass die Kernbelegtausgabeschaltung (43) das Belegtsignal zurücksetzt, nachdem ein Kernauswahlsignal (SELb), das anzeigt, dass der gewisse Kern ausgewählt ist, in einem Ende einer Schreib-/Löschoperation oder bei Aufhebung der Schreib-/Löschoperation zurückgesetzt wird.
Die Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet dadurch, dass die Kernbelegtausgabeschaltung (43) eine Verzögerungsschaltung enthält und erlaubt, dass das Belegtsignal (ENBb) zurückgesetzt wird, nachdem ein Kernauswahlsignal (SELBb) zurückgesetzt ist.
Eine Halbleiterspeichereinrichtung nach Anspruch 1 oder Anspruch 2, umfassend: Mittel zum Zurücksetzen, in dem Ende einer Schreib-/Löschoperation, eines Befehls, zu schreiben in/löschen oder lesen von einem Kern, eines Kernauswahlsignals, das anzeigt, ob der Kern ausgewählt wurde oder nicht, und eines Belegtsignals, das anzeigt, dass der Kern in dem Schreib-/Löschmodus ist, um Mehrfachauswahl eines Kerns in einer Schreib-/Löschoperation und eines Kerns in einer Leseoperation zu verhindern.
Die Halbleiterspeichereinrichtung nach Anspruch 3, gekennzeichnet durch die Kernbelegtausgabeschaltung (43), die das Belegtsignal so ausgibt, um die sequenziellen Relationen zu erfüllen, derart, dass der Befehl zuerst zurückgesetzt wird, das Kernauswahlsignal als Nächstes zurückgesetzt wird und das Belegtsignal am Ende zurückgesetzt wird.
Eine Halbleiterspeichereinrichtung nach einem beliebigen der vorangehenden Ansprüche, wobei: ein Mittel zum Zurücksetzen, in der Aufhebung einer Schreib-/Löschoperation, eines Befehls, zu schreiben in/löschen oder lesen von einem Kern, eines Kernauswahlsignals, das anzeigt, ob der Kern ausgewählt wurde oder nicht, und eines Belegtsignals, das anzeigt, dass der Kern in dem Schreib-/Löschmodus ist, um Mehrfachauswahl eines Kerns in einer Schreib-/Löschoperation und eines Kerns in einer Leseoperation zu verhindern.
Die Halbleiterspeichereinrichtung nach Anspruch 5, gekennzeichnet durch die Kernbelegtausgabeschaltung (43), die das Belegtsignal so ausgibt, um die sequenzielle Relation zu erfüllen, derart, dass mit dem Befehl, der gesetzt gehalten wird, das Kernauswahlsignal zuerst zurückgesetzt wird und das Belegtsignal als Nächstes zurückgesetzt wird.
Ein Halbleiterspeicher nach einem beliebigen der vorangehenden Ansprüche, umfassend: Mittel zum Setzen, in der Wiederaufnahme einer Schreib-/Löschoperation, die aufgehoben wurde, eines Befehls, um zu schreiben in/löschen oder lesen für einen Kern, der ausgewählt wurde, und eines Belegtsignals, das anzeigt, dass der Kern in dem Schreib-/Löschmodus ist, um Mehrfachauswahl eines Kerns in einer Schreib-/Löschoperation und eines Kerns in einer Leseoperation zu verhindern.
Die Halbleiterspeichereinrichtung nach Anspruch 7, gekennzeichnet durch die Kernbelegtausgabeschaltung (43), die das Belegtsignal so ausgibt, um die sequenzielle Relation zu erfüllen, derart, dass das Belegtsignal zuerst ausgege ben wird und das Kernauswahlsignal als Nächstes gesetzt wird.
Die Halbleiterspeichereinrichtung nach Anspruch 1, und gekennzeichnet durch: die Sequenz, in der, in dem Start einer Schreib-/Löschoperation, ein Befehl, zu schreiben in/löschen oder lesen von einem Kern, ein Kernauswahlsignal, das anzeigt, ob der Kern ausgewählt wurde oder nicht, und ein Belegtsignal, das anzeigt, dass der Kern in dem Schreib-/Löschmodus ist, gesetzt sind, um Mehrfachauswahl eines Kerns in einer Schreib-/Löschoperation und eines Kerns in einer Leseoperation zu verhindern, die Sequenz, in der, in dem Ende der Schreib-/Löschoperation, der Befehl, das Kernauswahlsignal und das Belegtsignal zurückgesetzt werden, um Mehrfachauswahl eines Kerns in einer Schreib-/Löschoperation und eines Kerns in einer Leseoperation zu verhindern, und die Sequenz, in der, in der Wiederaufnahme der Schreib-/Löschoperation, die aufgehoben wurde, der Befehl, das Kernauswahlsignal und das Belegtsignal gesetzt werden, um Mehrfachauswahl eines Kerns in einer Schreib-/Löschoperation und eines Kerns in einer Leseoperation zu verhindern, die Kernbelegtausgabeschaltung (43), die das Belegtsignal so ausgibt, um die sequenzielle Relation zu erfüllen, derart, dass: in dem Start der Schreib-/Löschoperation der Befehl zuerst gesetzt wird, das Belegtsignal als Nächstes ausgegeben wird und das Kernauswahlsignal am Ende gesetzt wird; in dem Ende der Schreib-/Löschoperation der Befehl zuerst zurückgesetzt wird, das Kernsignal als Nächstes zurückgesetzt wird und das Belegtsignal am Ende zurückge setzt wird; in der Aufhebung der Schreib-/Löschoperation, wobei der Befehl gesetzt gehalten wird, das Kernauswahlsignal zuerst zurückgesetzt wird, und das Belegtsignal als Nächstes zurückgesetzt wird; und zu der Zeit einer Wiederaufnahme der Schreib-/Löschoperation das Belegtsignal zuerst ausgegeben wird und das Kernauswahlsignal als Nächstes gesetzt wird.