KR20030030945A - 반도체 기억 장치 - Google Patents

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Abstract

기입/소거 동작의 개시 시나 종료 시, 일시 중단이나 복귀 시에, 기입/소거 동작 또는 판독 동작을 코어에 지시하는 커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입 또는 소거 모드에 있는 것을 나타내는 비지 신호의 성립의 순서 관계, 혹은 리세트의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택이 발생하지 않도록 적절한 타이밍을 취하여 설정하는 기능을 갖는 코어 비지 출력 회로를 구비한, 기입/소거 동작과 판독 동작을 동시 실행할 수 있는 반도체 기억 장치를 제공한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 전기적으로 데이터의 소거/재기입이 가능한 불휘발성의 반도체 기억 장치(EEPROM)(electrically erasable/rewritable nonvolatile semiconductor memory device(EEPROM))에 관한 것으로, 특히 복수개의 뱅크를 갖고, 임의의 뱅크에서 데이터의 기입 또는 소거(이하 기입/소거로 기술함)를 실행하는 중에, 다른 뱅크의 데이터를 판독하는 것이 가능한 구성을 갖는 반도체 메모리에 관한 것으로, 기입/소거 동작과 판독 동작을 동시에 실행할 수 있는 일괄 소거(lump erase) 가능한 반도체 메모리(플래시 메모리) 등에 사용되는 것이다.
최근의 플래시 메모리에서는, 시스템에 필요한 메모리칩 수를 삭감하기 위해, 임의의 메모리 영역에서 데이터 판독을 행하면서, 동시에 다른 메모리 영역에서 데이터를 기입/소거하는 것이 가능한, RWW(Read While Write)로 불리는 메모리 시스템이 제안되어 있다.
본원 출원인은, 특원2000-127106(특개2001-325795)에서, 데이터의 기입/소거 동작과 판독 동작을 동시에 실행 가능한 플래시 메모리를 제안하였다.
이러한 동시 실행 기능을 갖는 플래시 메모리에서, 기입/소거 실행 뱅크와 판독 실행 뱅크가, 서로 간섭하지 않도록 회로적으로 완전하게 분리되어 있지 않으면, 기입/소거 실행 뱅크와 판독 실행 뱅크 사이에 다중 선택이 발생하여, 판독 데이터를 정확하게 판독할 수 없는 경우가 있다.
상기 제안한 반도체 기억 장치에서는, 기입/소거 및 판독의 동시 실행 중에, 기입/소거 실행 뱅크와 판독 실행 뱅크의 다중 선택을 확실하게 방지할 수 있는 것이 중요하다.
본 발명의 반도체 기억 장치는, 상기한 사정을 감안하여 이루어진 것으로, 기입/소거 동작 중의 뱅크와 판독 동작 중의 뱅크가, 기입/소거 동작 개시 시의 전환 시에 타이밍을 적절하게 취함으로써, 서로 간섭하지 않도록 회로적으로 완전하게 분리되어, 기입/소거 실행 뱅크와 판독 실행 뱅크의 다중 선택을 확실하게 방지함으로써, 기입/소거 및 판독을 정상적으로 동시 실행하는 것을 가능하게 하는 것이다.
또한, 본 발명의 반도체 기억 장치는, 기입/소거 동작 중의 뱅크와 판독 동작 중의 뱅크가, 기입/소거 동작 종료 시의 전환 시에 타이밍을 적절하게 취함으로써, 서로 간섭하지 않도록 회로적으로 완전하게 분리되어, 기입/소거 실행 뱅크와 판독 실행 뱅크의 다중 선택을 확실하게 방지함으로써, 기입/소거와 판독을 정상적으로 동시 실행하는 것을 가능하게 하는 것이다.
또한, 본 발명의 반도체 기억 장치는, 기입/소거 동작 중의 뱅크와 판독 동작 중의 뱅크가, 기입/소거 동작의 일시 중단(suspend)이나 그 복귀(resume) 시의 전환 시에 타이밍을 적절하게 취함으로써, 서로 간섭하지 않도록 회로적으로 완전하게 분리되어, 기입/소거 실행 뱅크와 판독 실행 뱅크의 다중 선택을 확실하게 방지함으로써, 기입/소거와 판독을 정상적으로 동시 실행하는 것을 가능하게 하는 것이다.
도 1은 본 발명이 적용되는 동시 실행 가능한 플래시 메모리의 칩 구성의 일례를 도시하는 블록도.
도 2는 도 1에서의 각 코어에서의 어드레스선 스위치 회로에 포함되는 어드레스선 스위치 회로부의 구성의 일례를 도시하는 도면.
도 3은 도 2에서의 비선택 코어 내의 어드레스 신호선 등을 신호 DISABLE에 의해 강제적으로 접지하기 위한 회로의 일례를 도시하는 도면.
도 4는 도 1에서의 각 코어에서의 어드레스선 스위치 회로에 포함되는 스위치 회로부의 다른 구성예를 도시하는 도면.
도 5는 도 1의 인접하는 코어i, i+1에 주목하여 데이터선 스위치 회로의 구성예를 도시하는 도면.
도 6은 도 1의 각 코어에서의 어드레스선 스위치 회로에 포함되는 전원선 스위치 회로의 구성예를 도시하는 도면.
도 7은 도 1에서의 어드레스 버퍼의 구성예를 도시하는 블록도.
도 8은 도 6에서의 코어 블록 레지스터와 코어 비지 출력 회로의 구성예를 도시하는 도면.
도 9는 도 1에서의 코어 내의 구체적인 구성예를 도시하는 블록도.
도 10은 도 1에서의 블록 내의 구체적인 구성예를 도시하는 도면.
도 11은 도 1에서의 판독용 감지 증폭기(S/A1) 및 검증용 감지 증폭기(S/A2)와 외부 입출력 패드 사이에 배치되는 입출력 회로의 구성예를 도시하는 회로도.
도 12는 본 발명의 일 실시예에 따른 플래시 메모리의 칩 상에 형성된 시스템 구성의 일부를 도시하는 블록도.
도 13은 본 발명의 일 실시예의 플래시 메모리에서의 기입/소거 동작 개시 시의 다중 선택을 방지하기 위한 제어 신호의 타이밍 관계를 도시하는 도면.
도 14는 본 발명의 일 실시예의 플래시 메모리에서의 기입/소거 동작 종료 시의 다중 선택을 방지하기 위한 제어 신호의 타이밍 관계를 도시하는 도면.
도 15는 본 발명의 일 실시예의 플래시 메모리에서의 기입/소거 동작의 서스펜드 입력 시의 다중 선택을 방지하기 위한 제어 신호의 타이밍 관계를 도시하는 도면.
도 16은 본 발명의 일 실시예의 플래시 메모리에서의 기입/소거 동작의 리쥼 입력 시의 다중 선택을 방지하기 위한 제어 신호의 타이밍 관계를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 행렬 디코더
3 : 어드레스선·전원선 스위치 회로(어드레스선 SW)
4 : 데이터선
10 : 어드레스 버퍼
14 : 인터페이스 회로
15 : 기입/소거 제어 회로
본 발명의 실시예에 따른 제1 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀을 갖고, 데이터 소거 단위로 되는 메모리 셀의 범위를 1블록으로 하며, 1 내지 복수의 블록의 집합을 1코어로 하여 복수의 코어가 배열된 메모리 셀 어레이와, 복수의 코어 중 데이터 기입/소거를 행하기 위해 임의 개수의 코어를 선택하는 코어 선택 회로와, 코어 선택 회로에 의해 선택된 코어 내의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 회로와, 코어 선택 회로에 의해 선택된 코어 내의 선택된 블록의 데이터 소거를 행하는 데이터 소거 회로와, 코어 선택 회로에 의해 선택되어 있지 않은 코어 내의 메모리 셀에 대하여 데이터 판독을 행하는 데이터 판독 회로를 포함하며, 기입/소거 동작 개시 시에, 기입/소거 동작 또는 판독 동작을 코어에 지시하는 커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입/소거 모드에 있는 것을 나타내는 비지 신호의 성립(set)의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택을 발생시키지 않도록 설정되는 것이다.
본 발명의 실시예에 따른 제2 반도체 기억 장치는, 기입/소거 동작 종료 시에, 기입/소거 동작 또는 판독 동작을 코어에 지시하는 커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입/소거 모드에 있는 것을나타내는 비지 신호의 리세트의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택을 발생시키지 않도록 설정되는 것이다.
본 발명의 실시예에 따른 제3 반도체 기억 장치는, 기입/소거 동작의 일시 중단 시에, 기입/소거 동작 또는 판독 동작을 코어에 지시하는 커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입 또는 소거 모드에 있는 것을 나타내는 비지 신호의 리세트의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택을 발생시키지 않도록 설정되는 것이다.
본 발명의 실시예에 따른 제4 반도체 기억 장치는, 기입/소거 동작의 일시 중단으로부터 재복귀할 때, 기입/소거 동작 또는 판독 동작을 코어에 지시하는 커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입/소거 모드에 있는 것을 나타내는 비지 신호의 성립의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택을 발생시키지 않도록 설정되는 것이다.
본 발명의 실시예에 따른 제5 반도체 기억 장치는, 상기 제1 내지 제4 반도체 기억 장치에 기재된 4가지의 순서 관계를 모두 만족시키도록 구성되는 것이다.
<실시예>
이하, 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 도 1은 본 발명이 적용되는 반도체 기억 장치로서, 상기 특원2000-127106의 출원에 기재된 동시 실행 가능한 플래시 메모리의 칩 구성의 일례를 도시하는 도면이다.
도 1에서, 메모리 셀 어레이(1)는, 각각 n개의 블록 B0∼Bn-1을 배열하여 이루어지는 m개의 코어0∼m-1로 구성되어 있다. 각 블록 B0∼Bn-1은, 데이터 소거의 최소 단위이며, 각각 복수의 메모리 셀이 배열되어 있다. 메모리 셀은, 예를 들면 스택 게이트 구조의 불휘발성 메모리 셀이다. 코어는, 1 내지 복수의 블록의 집합으로서 정의되지만, 도 1의 예에서는 n개씩의 블록 B0∼Bn-1로 구성되어 있으며, 뱅크를 형성하고 있다.
각 코어에는, 메모리 셀을 선택하기 위한 행 디코더와 열 디코더를 포함하는 행렬 디코더(2), 어드레스선이나 전원선을 전환하는 어드레스선·전원선 스위치 회로(어드레스선 SW)(3), 로컬 데이터선(4), 데이터선 스위치 회로(데이터선 SW)(16)가 설치되어 있다.
메모리 셀 어레이(1)의 모든 코어에 대하여 공통으로, 데이터 판독 동작 시에 메모리 셀을 선택하기 위한 제1 어드레스 버스(판독용 어드레스 버스)(6a)와, 데이터 기입/소거 시의 오토 동작에 필요한 제2 어드레스 버스(기입/소거용 어드레스 버스)(6b)가 배치되어 있다.
또한, 모든 코어에 대하여 공통으로, 데이터 판독 동작에 이용되는 제1 데이터 버스(판독용 데이터 버스)(7a)와, 데이터 기입/소거 동작에 이용되는 제2 데이터 버스(기입/소거용 데이터 버스)(7b)가 배치된다.
이들 데이터 버스(7a, 7b)에 각각 대응하여, 데이터 판독 동작에 이용되는 제1 감지 증폭기(판독용 S/A1)(11a)와, 데이터 기입/소거 시의 검증 판독에 이용되는 제2 감지 증폭기(검증용 S/A2)(11b)가 설치되어 있다.
또한, 모든 코어에 대하여 공통으로, 판독용 전원(12a)으로부터 판독용 전원전위가 공급되는 제1 전원선(판독용 전원선)(8a)이 배치되고, 기입/소거 전원(12b)으로부터 데이터 기입/소거용 전원 전위가 공급되는 제2 전원선(기입/소거용 전원선)(8b)이 배치되어 있다. 판독용 전원선(8a)에는 데이터 판독 시, 전원 VCC보다 승압된 전압이 인가되고, 이것이 메모리 셀의 게이트에 공급되어 고속 판독이 가능하게 되어 있다.
또한, 상기 판독용 어드레스 버스선(6a) 및 기입/소거용 어드레스 버스선(6b)에 어드레스 신호를 공급하기 위한 어드레스 버퍼(10)와, 외부와의 인터페이스를 취하는 인터페이스 회로(14)가 설치되어 있다.
즉, 이 플래시 메모리는, 전기적 기입 가능한 불휘발성 메모리 셀을 갖고, 데이터의 소거 단위로 되는 메모리 셀의 범위를 1블록으로 하며, 1 내지 복수의 블록의 집합을 1코어로 하여 복수의 코어가 배열된 메모리 셀 어레이와, 복수의 코어 중 데이터 기입/소거를 행하기 위해 임의 개수의 코어를 선택하는 코어 선택 회로와, 코어 선택 회로에 의해 선택된 코어 내의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 회로와, 코어 선택 회로에 의해 선택된 코어 내의 선택된 블록의 데이터 소거를 행하는 데이터 소거 회로와, 코어 선택 회로에 의해 선택되지 않은 코어 내의 메모리 셀에 대하여 데이터 판독을 행하는 데이터 판독 회로를 포함한다.
다음으로, 상기 플래시 메모리의 동작을 간단히 설명한다.
외부로부터 입력되는 어드레스는 인터페이스 회로(14) 내의 어드레스 입력 회로를 거쳐 어드레스 버퍼(10)에 공급된다. 이 어드레스 버퍼(10)로부터, 동작모드에 따라, 어드레스 버스(6a, 6b)에 각각 판독용 어드레스, 기입/소거용 어드레스가 공급된다. 각 어드레스 버스(6a, 6b)에 공급된 어드레스는, 각 코어마다 설치된 스위치 회로(3)에 의해 선택적으로 각 코어의 행렬 디코더(2)로 전송된다. 또한, 전원선(8a, 8b)도 스위치 회로(3)에 의해 선택적으로 전환되어 각 코어의 행렬 디코더(2)에 공급된다.
각 코어에서, 로컬 데이터선(4)은, 데이터선 스위치 회로(16)에 의해, 데이터 판독 시는 판독용 데이터 버스(7a)에 접속되고, 데이터 기입/소거 시는 기입/소거용 데이터 버스(7b)에 접속된다.
즉, 각 코어의 선택 메모리 셀의 데이터는, 로컬 데이터선(1)에 판독되고, 동작 모드에 따라 데이터선 스위치 회로(16)에 의해 데이터 버스선(7a 또는 7b)으로 전송되며, 각각 판독용 S/A1(11a), 검증용 S/A2(11b)에 의해 검지 증폭된다.
검증용 S/A2(11b)의 판독 결과는, 기입/소거 제어 회로(15)에 보내어지고, 여기서, 기입/소거가 충분한지의 여부가 판정되며, 불충분하면 재기입 또는 재소거의 제어가 행해진다.
이상과 같이, 데이터 판독과, 데이터 기입/소거를 동시에 실행해도, 각각의 동작을 독립된 어드레스 버스, 데이터 버스, 감지 증폭기, 전원 회로에 의해 제어할 수 있게 된다.
다음으로, 데이터 기입과 판독을 동시에 실행하는 경우의 동작예로서, 코어0에 대하여 데이터 기입이 행해지고, 다른 코어 내의 셀 데이터를 판독하는 경우의 동작을 구체적으로 설명한다.
칩 외부로부터, 코어0의 선택 어드레스 신호가 입력되고, 기입 커맨드가 입력되면, 인터페이스 회로(14)에서 기입 커맨드가 디코드되어, 기입 플래그가 설정된다. 이 플러그에 의해, 코어0의 스위치 회로(3)에 의해, 기입/소거용 어드레스 버스(6b)의 어드레스가 코어0의 행 디코더 데이터(2)에 입력되어, 기입/소거용 전원(12b)의 전원 전위가 공급된다. 또한, 데이터선 스위치 회로(16)에 의해 코어0의 데이터선(4)은 검증용 S/A2(11b)에 연결되는 기입/소거용 데이터 버스(7b)에 접속된다.
이와 같이 어드레스 버스, 데이터 버스 및 전원선을 세트함으로써, 코어0에서는 선택된 워드선에 승압된 기입 전압이 인가되고, 비트선에는 기입 데이터에 따라 기입 제어 회로(15)로부터 고전압, 혹은 저전압이 인가된다. 이에 의해, 메모리 셀이 부유 게이트형의 MOS 트랜지스터 구조인 경우, 선택된 메모리 셀의 부유 게이트에 열 전자 주입(hot electron injection)이 이루어져, 데이터 기입이 행해진다. 1회의 기입이 종료되면, 데이터가 판독되어 검증용 S/A2(11b)에서 검지된다. 그리고, 기입 제어 회로(15)에 의해 검증되어, 기입이 충분하면 동작을 종료하고, 기입이 불충분하면 다시 추가 기입이 행해진다.
이상의 코어0에 대한 데이터 기입 동안, 다른 임의의 코어, 예를 들면 코어1에서의 데이터 판독을 행하는 것이 가능하다. 즉, 외부로부터 입력된 어드레스에 의해, 판독하고자 하는 메모리 셀을 포함하는 코어1의 행렬 디코더(2)에는 판독용 어드레스 버스선(6a)의 어드레스가 공급되고, 판독용 전원(12a)의 전압 전위가 공급된다. 또한, 데이터선(4)은 스위치 회로(16)를 통해 판독용 데이터 버스(7a)에접속된다. 데이터 기입도 데이터 판독도 행하지 않는 다른 코어의 행렬 디코더(2)에는, 어드레스도 입력되지 않고, 데이터 버스도 접속되지 않는다.
코어1의 선택 메모리 셀로부터 판독된 데이터는, 판독용 데이터 버스(7a)를 통해 판독용 S/A1(11a)에서 검지 증폭된다. 이 판독 데이터는 인터페이스 회로(14)를 통해 칩 외부로 출력된다.
즉, 데이터 기입을 행하고 있는 코어0 이외의 코어이면, 코어2라도 코어3이라도 코어m-1이라도, 임의로 판독하는 것이 가능하다. 데이터 기입을 행하고 있는 코어0의 어드레스를 입력하여 데이터 판독을 실행하는 것은 금지된다. 이와 같이, 데이터 기입 중의 코어에 대하여 판독 요구가 있는 경우에는, 선택된 코어가 기입 동작 중인 것을 나타내는 비지 신호를 출력하여 외부에 알린다.
데이터 소거와 데이터 판독을 동시에 실행하는 경우의 동작도, 상기한 데이터 기입과 판독을 동시에 실행하는 경우의 동작과 기본적으로 마찬가지이다.
예를 들면 코어0의 선택 블록에 대하여 데이터 소거를 행하고, 다른 코어 내의 셀 데이터를 판독하는 경우의 동작에 대하여 설명한다.
칩 외부로부터, 코어0 내의 블록의 선택 어드레스가 입력되고, 소거 커맨드가 입력되면, 인터페이스 회로(14)에서 소거 커맨드가 디코드되어 소거 플래그가 설정된다. 이 플래그에 의해 코어0의 스위치 회로(3)에 의해, 기입/소거용 어드레스 버스(6b)의 어드레스 신호가 코어0의 행렬 디코더(2)에 입력되고, 기입/소거용 전원(12b)의 소거용 전원 전위가 공급된다. 또한, 데이터선 스위치 회로(16)에 의해 코어0의 데이터선(4)은, 검증용 S/A2(11b)에 연결되는 기입/소거용 데이터버스(7b)에 접속된다.
이와 같이 어드레스 버스, 데이터 버스 및 전원선을 세트하면, 선택된 코어0의 선택 블록의 워드선에는 전부 음의 전압이 인가되고, 비트선은 오픈, 소스선에는 소거용의 양의 고전압이 인가되어, 블록 단위로 소거가 실행된다.
1회의 데이터 소거가 종료되면, 데이터가 판독되어 검증용 S/A2(11b)에서 검지된다. 제어 회로(15)에서는, 소거가 충분한지의 여부의 판정이 이루어져, 충분하면 동작을 종료하고, 충분하지 않으면 다시 추가 소거된다.
이상의 코어0에 대한 데이터 소거 동안, 다른 임의의 코어에 대하여 데이터 판독 요구가 입력되면, 그 코어에서의 데이터 판독이 행해진다.
또한, 본 예에서, 코어란, 상술한 바와 같이 데이터 소거의 단위로 되는 블록의 집합이지만, 보다 구체적으로는, 어드레스선, 전원선 및 데이터선을 공유하는 복수 블록의 집합이며, 또한, 그 중 하나의 블록에 액세스하고 있을 때에 다른 블록에의 액세스가 금지되는 복수 블록의 집합으로서 정의된다.
다음으로, 도 1의 각 부의 구체적인 구성을 설명한다.
도 2는, 도 1에서의 각 코어에서의 어드레스선 스위치 회로(3)에 포함되는 어드레스선 스위치 회로부의 구성예를 도시한다.
이 스위치 회로(3)는, 2개의 선택 스위치군(31a, 31b)과, 이들을 선택 구동하는 코어 선택 회로(32a, 32b)를 갖는다. 코어 선택 회로(32a, 32b)는, 각각 대응하여 인에이블 신호 ENBa, ENBb에 의해 활성화된다.
인에이블 신호 ENBb는, 후술하는 바와 같이 기입/소거 커맨드가 입력되었을때에 "H"로 되는 기입/소거 인에이블 신호이고, 이것을 인버터(11)에서 반전한 인에이블 신호 ENBa는, 데이터 판독 시에 "H"로 되는 판독 인에이블 신호이다.
한쪽의 코어 선택 회로(32b)는, 데이터 기입/소거 시에 인에이블 신호 ENBb="H"에 의해 활성화되는 AND 게이트 G3으로 구성되어 있다. 이 AND 게이트 G3에는, 기입/소거용 어드레스 버스(6b)의 코어 선택용 어드레스가 입력되고, 선택된 코어에 대하여 코어 선택 신호 SELb="H"를 출력한다. 이 코어 선택 신호 SELb에 의해, 데이터 기입 또는 소거 시에 선택 스위치군(31b)이 온으로 된다. 이에 의해, 기입/소거용 어드레스 버스(6b)의 기입/소거용의 어드레스 ADb가 선택된 코어의 행렬 디코더(2)에 공급된다.
다른쪽의 코어 선택 회로(32a)는, 판독 인에이블 신호 ENBa에 의해 활성화되는 AND 게이트 G1로 구성되며, 이 AND 게이트 G1에는 판독용 어드레스 버스(6a)의 코어 선택 어드레스가 입력된다. 인에이블 신호 ENBb가 "H"일 때, 인에이블 신호 ENBn은 "L"이고, AND 게이트 G1의 출력인 코어 선택 신호 SELa는, 그 코어가 데이터 기입/소거로서 선택되어 있을 때는, "L"로 된다. 이 때, 선택 스위치군(31a)은 오프를 유지한다. 코어가 데이터 판독으로서 선택되었을 때, 선택 신호 SELa="H"로 되고, 이에 의해 선택 스위치군(31a)이 온하여, 판독용 어드레스 버스(6a)의 판독용 어드레스 ADa가 행렬 디코더(2)에 전송된다.
즉, 본 예에서는, 하나의 코어에 대하여, 기입/소거용의 코어 선택 신호 SELb와 판독용의 코어 선택 신호 SELa는 동시에 "H"로 되는 경우(그리치(glitch))가 금지되어 있다. 이 때문에, 임의의 코어에 대하여 데이터 기입/소거가 행해질때는, 동일한 코어에서는 데이터 판독을 행할 수 없도록 되어 있다.
코어 선택 회로(32a) 내에는, AND 게이트 G1과 동일한 판독용의 코어 선택 어드레스가 입력되는 또 하나의 AND 게이트 G2가 설치되어 있다. 이 AND 게이트 G2는, 데이터 기입/소거 중의 코어에 대하여 판독 요구가 입력되었을 때에, 그 코어가 데이터 기입/소거 중인 것을 알리는 데이터 폴링 신호 발생 회로이다. 이 AND 게이트 G2에는, 기입/소거 인에이블 신호 ENBb가 활성화 신호로서 입력된다. 따라서, 이 AND 게이트 G2는, 기입/소거를 행하고 있는 코어에 대하여 판독 요구가 입력된 경우에, 코어 선택 신호 SELa="L"을 유지하면서, 데이터 폴링 신호 POL="H"를 출력한다.
상기 2개의 코어 선택 신호 SELa, SELb가 모두 "L"일 때는, 그 코어가 비선택인 것을 나타낸다. 이것은, NOR 게이트 G4에 의해 검지되어, 비선택 코어의 어드레스선을 비활성으로 하는 신호 DISABLE를 출력한다.
도 3은, 도 2에서의 비선택 코어 내의 어드레스선 등을 신호 DISABLE에 의해 강제적으로 접지하는 회로의 일례를 도시하고 있다.
도시한 바와 같이, 각 코어 내에 어드레스선 및 데이터선(4)을 접지하는 단락용 트랜지스터(383)를 설치한다. 이 단락용 트랜지스터(383)는, NOR 게이트 G4에 의해 제어된다. 코어가 비선택일 때, DISABLE="H"로 되고, 단락용 트랜지스터(383)는 온으로 되어, 그 코어 내의 모든 어드레스선 및 데이터선의 전하가 방전된다.
이상의 동작에 의해, 비선택 코어에서 어드레스선 및 데이터선이 부유 상태로 되는 것이 방지된다. 그 결과, 정전 노이즈 등에 의한 오동작이나 게이트 절연막의 파괴, 데이터 파괴 등이 방지된다.
또한, 도 2에 도시한 어드레스선 스위치 회로는, 2개의 코어 선택 신호 SELa, SELb가 모두 "L"일 때에는, 어드레스선 스위치군(31a, 31b) 모두 오프하고, 판독용 어드레스 버스(6a)와 기입/소거용 어드레스 버스(6b)에 비선택 코어의 불필요한 배선 용량이 접속되지 않는 방식을 이용하였지만, 어드레스선 스위치군(31a, 31b)에 각각 대응하여 인에이블 신호 ENBn, ENBb로 제어하는 방식을 채용할 수도 있다.
이 방식을 채용한 도 1에서의 각 코어에서의 어드레스선 스위치 회로(3)에 포함되는 어드레스선 스위치 회로부의 구성예를 도 4에 도시한다.
이 어드레스선 스위치 회로는, 대응하는 코어 내에서 기입/소거가 실행될 때에는, 어드레스선 스위치군(31b)이 온하고, 기입/소거용 어드레스 버스(6b)의 기입/소거용 어드레스 신호 ADb가 행렬 디코더(2)에 공급된다. 이에 대하여, 대응하는 코어 내에서 기입/소거가 실행되지 않을 때에는, 항상 어드레스선 스위치군(31a)이 온하고, 판독용 어드레스 버스(6a)의 판독용 어드레스 신호 ADa가 행렬 디코더(2)에 공급된다. 비선택 코어에서는, 디스에이블 신호 DISABLE가 "H"로 되고, 행렬 디코더(2)가 모든 비선택으로 되며, 데이터선도 방전된다.
이 방식에서는, 데이터 판독 시에 어드레스선 스위치군(31a)을 온할 필요가 없고, 스위칭 시간을 생략할 수 있어, 데이터 판독의 고속화를 도모할 수 있다.
도 5는, 도 1에서의 인접하는 코어i, i+1에 주목하여, 이들 로컬데이터선(4)과, 판독용 데이터 버스(7a) 및 기입/소거용 데이터 버스(7b) 사이의 접속 전환을 행하는 데이터선 스위치 회로(16)의 구성예를 도시하고 있다.
NMOS 트랜지스터 Q3의 그룹이, 상술한 코어 선택 회로(32a)의 출력인 코어 선택 신호 SELa에 의해 제어되어, 로컬 데이터선(4)과 판독용 데이터 버스(7a)의 접속, 비접속을 전환한다. NMOS 트랜지스터 Q4의 그룹이 상술한 코어 선택 회로(32b)의 출력인 코어 선택 신호 SELb에 의해 제어되어, 로컬 데이터선(4)과 기입/소거용 데이터 버스(7b)와의 접속, 비접속을 전환한다.
즉, 임의의 코어가 데이터 기입/소거 모드일 때, 그 코어에서는 코어 선택 신호 SELb(i)가 "H"이고, 이에 의해 트랜지스터 Q4가 온하여, 로컬 데이터선(4)은 기입/소거용 데이터 버스(7b)에 접속된다. 반대로, 임의의 코어가 데이터 판독 모드일 때, 그 코어에서는 코어 선택 신호 SELa(i)가 "H"이고, 이에 의해 트랜지스터 Q3이 온하여, 로컬 데이터선(4)은 판독용 데이터 버스(7b)에 접속된다.
도 6은 도 1에서의 각 코어에서의 어드레스선 스위치 회로(3)에 포함되는 전원선 스위치 회로부(41)의 구성을 도시하고 있다. 여기서는, 도 2에서는 도시를 생략한 인에이블 신호 ENBa, ENBb의 발생 경로를 도시하고 있다.
이 전원선 스위치 회로부(41)는, 도 2에 도시한 스위치 회로(3) 내의 코어 선택 회로(32b)에 의해 선택적으로 활성화되는 레벨 시프터(402a, 402b)와, 이들 레벨 시프터(402a, 402b)의 출력에 의해 각각 제어되는 트랜스퍼 게이트(403a, 403b)를 갖는다. 트랜스퍼 게이트(403a, 403b)는 각각 판독용 전원선(8a), 기입/소거용 전원선(8b)을 행렬 디코더(2)에 선택적으로 접속하는 것이다.
예를 들면, 코어 선택 회로(32b)의 출력인 코어 선택 신호 SELb가 "H"일 때, 즉, 그 코어가 데이터 기입/소거 모드일 때, 레벨 시프터(402b)가 활성화된다. 이에 의해, 레벨 시프터(402b)로부터 얻어지는 전압 레벨이 시프트된 제어 신호에 의해, 트랜스퍼 게이트(403b)가 온하고, 기입/소거용 전원선(8b)의 기입/소거용 전원 전위(예를 들면 승압된 전위 VSW)가 행렬 디코더(2)에 공급된다.
코어가 판독 모드일 때는, 코어 선택 신호 SELb는 "L"이고, 이 때, 레벨 시프터(402a)가 활성화되어, 트랜스퍼 게이트(403a)가 온한다. 이에 의해, 판독용 전원선(8a)의 판독용 전원 전위 Vddr이 트랜스퍼 게이트(403a)를 통해 행렬 디코더(2)에 공급된다.
인터페이스 회로(14)에서 커맨드를 디코드하여 얻어지는 데이터 기입 신호 WRITE 또는 소거 신호 ERASE는, 각 코어마다 준비된 코어 블록 레지스터(42)에, 코어 내의 어느 블록이 기입/소거로서 선택되었는지를 나타내는 정보로서 유지된다. 이 코어 블록 레지스터(42)의 정보에 기초하여, 코어 비지 출력 회로(43)가, 그 코어가 기입/소거 모드에 있는 것을 나타내는 비지 출력으로서, 인에이블 신호 ENBb="H"를 출력하게 된다. 이들 코어 블록 레지스터(42) 및 코어 비지 출력 회로(43)의 상세는 후술한다.
도 7은 도 1에서의 어드레스 버퍼(10)의 구성예를 도시하고 있다.
어드레스 버퍼(10)는, 제1 버퍼단(501), 제2 버퍼단(502) 및 제3 버퍼단(503, 504)의 3단 구성으로 되어있다. 제1 버퍼단(501)은, 칩 외부로부터 공급되는 어드레스 신호의 노이즈 저감이나 내부 보호 기능을 갖는다. 제2버퍼단(502)에서는, 공급되는 어드레스 신호를 그대로 통과시켜 제3 버퍼단(503)에 공급함과 함께, 래치 회로(505)에 공급한다.
데이터 판독 모드일 때는, 제2 버퍼단(502)을 통과한 어드레스 신호가, 제3 버퍼단(503)에서 상보 신호로 변환되어 판독용 어드레스 버스(6a)에 공급된다. 데이터 기입 시는, 어드레스 신호는 동작 종료까지 래치 회로(505)에 유지되고, 그 어드레스 신호가 제3 버퍼단(504)에 공급되어 상보 신호로 변환되어 기입/소거용 어드레스 버스(6b)에 공급된다.
제2 버퍼단(502)에서의 카운터 회로(506)는, 데이터 소거 모드에서, 검증 동작 시에 어드레스를 인크리먼트하기 위한 것이다. 즉, 소거 검증에서는, 카운터 회로(506)에 의해 순차 갱신되는 어드레스가 버퍼단(504)을 통해 기입/소거용 어드레스 버스선(6b)에 공급되게 된다.
도 8은 도 6에서의 코어 블록 레지스터(42)와 코어 비지 출력 회로(43)의 구성예를 도시하고 있다.
코어 블록 레지스터(42)는, 각 코어마다, 코어 내의 블록수 n과 같은 수의 레지스터 R0∼Rn-1을 갖는다. 데이터 기입 신호 WRITE 또는 소거 신호 ERASE가 입력되면, 선택된 코어의 선택된 블록에 대응하는 레지스터에 플래그 "H"가 동작 종료까지 유지된다. 코어 비지 출력 회로(43)는, 코어 레지스터 블록(42)의 각 레지스터의 출력의 논리합을 취하는 OR 게이트(431)를 갖는다. 임의의 코어에 대하여, 기입 또는 소거의 블록이 하나라도 선택되면, 코어 비지 출력 회로(43)에서는 OR 게이트(431)가 코어 비지 출력(즉, 기입 또는 소거 인에이블 신호) ENBb=" H"를 출력한다. 기입/소거의 선택이 이루어져 있지 않은 코어에서는 ENBb="L"이며, 판독 인에이블인 것을 나타낸다.
도 9는 도 1에서의 코어 내의 구체적인 구성예를 도시하고, 도 10은 도 1에서의 블록 내의 구체적인 구성예를 도시한다.
도 9에서의 각 블록 B0∼Bn-1은, 복수개씩의 비트선 BL과 워드선 WL이 교차되어 배치되고, 이들 교차부에 메모리 셀 MC가 배치된다. 각 블록 B0∼Bn-1은, 비트선 BL과 워드선 WL이 연속하여 배치되어, 일괄 소거의 단위로 된다. 이들 블록 B0∼Bn-1의 배열의 단부(end portion)에 워드선을 선택하는 메인 행 디코더(701)가 배치되고, 각 블록 사이에, 블록 선택을 행하는 행 서브디코더(702)가 배치된다. 열 디코더는, 각 블록 B0∼Bn-1의 비트선 단부에 배치되어 비트선 선택을 행하는 컬럼 게이트(704)와 열 프리디코더(703)로 구성되어 있다.
도 11은, 도 1에서의 판독용 S/A1(11a) 및 검증용 S/A2(11b)와 외부 입출력 패드 사이에 배치되는 입출력 회로부의 구성예를 도시한다.
OR 게이트(901, 902)는, 도 2에서 설명한 각 코어의 코어 선택 회로(32a)가 출력하는 데이터 폴링 신호 POLi(i=0∼m-1)를 순차적으로 더하여 출력하기 위한 데이터 폴링 출력 회로를 구성하고 있다.
출력 전환 회로(904)는, 판독용 S/A1(11a)의 판독 출력과, 데이터 폴링 신호를 전환하여 출력 버퍼(906)에 전송한다.
데이터 비교 회로(905)는, 데이터 기입/소거 시에 검증용 S/A2(11b)에 의해 검증 판독된 출력 데이터를 판정한다. 기입의 경우이면, 입력 버퍼(907)로부터 공급되는 기입 데이터와 검증 판독 데이터를 비교한다. 판정 결과가 NG이면, 그 판정 결과는 기입/소거 제어 회로(15)로 보내어져, 재기입의 제어가 이루어진다. 소거 시도 마찬가지로, 검증 결과가 NG이면, 기입/소거 제어 회로(15)로 보내어져, 재소거가 이루어진다.
이상과 같이 구성된 플래시 메모리에서, 데이터 기입 동작과 데이터 판독 동작의 동시 실행의 상세를, 구체적으로는 임의의 코어에 대하여 데이터 기입 중에 다른 코어에서의 데이터 판독을 행하는 경우의 동작을, 이하에 설명한다.
칩에 대하여 기입 커맨드가 입력되면, 인터페이스 회로(14)로부터 기입 플래그 WRITE가 출력된다. 이 내부 신호를 받아, 어드레스 버퍼(10)에서는, 기입을 행하는 메모리 셀의 어드레스가 기입 종료까지 래치되고, 동시에 기입/소거용 어드레스 버스(6b)에 래치된 어드레스 데이터가 출력된다. 동시에 기입 대상으로 된 셀을 포함하는 블록의 정보가 코어 블록 레지스터(42)의 대응하는 레지스터에, 비지 정보 "H"로서 기입된다.
이렇게 해서 선택된 코어를 예를 들면 코어 A로 한다. 코어 A에서는, 코어 비지 출력 회로(43)가 코어 비지 출력 "H"(즉, 인에이블 신호 ENBb="H")를 출력한다. 이에 의해, 코어 A의 코어 선택 신호 SELb가 "H"로 되고, 코어 A에의 판독 요구는 금지된다.
또한, 인에이블 신호 ENBb와 코어 선택 신호 SELb에 의해, 기입/소거용 어드레스 버스선(6b) 상의 기입용 어드레스가 선택된 코어 A의 디코더(2)에 입력되며, 동시에 각 디코더(2)의 전원에는 기입/소거용 전원선(8b)의 전원 전위가 공급되어,코어 A의 데이터선(4)에 기입/소거용 데이터 버스(7b)가 접속된다. 이에 의해, 선택된 코어 A의 선택된 메모리 셀에서의 데이터 기입이 실행된다.
기입 모드에서는, I/O 패드로부터 입력되어, 데이터 입력 버퍼(907)를 통해 데이터 비교 회로(905)에 래치된 기입 데이터에 대응하여, 기입 부하 회로가 제어된다. 그 동안에, 코어 A 이외의 예를 들면 코어 B의 메모리 셀에 대하여 데이터 판독 요구가 입력되면, 코어 B에서는, 코어 비지 출력 즉 인에이블 신호 ENBb가 "L", 코어 선택 신호 SELb가 "H"이기 때문에, 데이터 판독이 실행된다.
즉, 판독용 어드레스 버스(6a)의 어드레스 신호가 코어 B의 행렬 디코더(2)에 공급되고, 동시에 그 행렬 디코더(2)에는 판독용 전원 전위가 공급된다. 선택된 메모리 셀의 데이터는, 데이터선(4)에 판독되고, 이것이 판독용 데이터 버스(7a)를 통해, 판독용 S/A1(11a)에 전송되어 검지 증폭된다.
판독 어드레스로서, 기입 실행 중의 코어 A 내의 어드레스가 입력되면, 코어 A에서는 인에이블 신호 ENBb가 "H"이기 때문에, 코어 A에서의 데이터 폴링 신호 POL이 "H"로 된다. 이 데이터 폴링 신호는 출력 전환 회로(904)에 의해 외부로 출력된다.
데이터 판독 동작은, 기입 실행 중의 코어 A 이외의 메모리 셀의 데이터에 관해서는 어디에서도 실행 가능하며, 뱅크 에리어(bank area)의 제한은 없어진다.
다음으로, 데이터 소거 동작의 실행 중에 데이터 판독 동작을 행하는 경우의 회로 동작에 대하여 설명한다.
데이터 소거 커맨드가 입력되면, 인터페이스 회로(14)로부터 소거 플래그ERASE가 출력된다. 이에 의해, 소거 대상의 블록 레지스터에 비지 정보 "H"가 기입된다. 이와 동시에, 어드레스 버퍼(10)에서는 카운터(506)가 동작하여, 모든 블록 레지스터를 순서대로 검색한다. 그리고, 비지 정보 "H"가 기입되어 있는 블록을 포함하는 코어 A의 어드레스와 일치하면, 코어 선택 신호 SELb가 "H"로 되고, 기입의 경우와 마찬가지로 코어 A의 디코더에, 기입/소거 전원선(8b)의 소거용 전원 전압이 공급되고, 기입/소거용 어드레스 버스(6b)의 어드레스가 공급되어, 로컬 데이터선이 기입/소거용 데이터 버스(7b)에 접속된다. 이에 의해, 대상 블록에 소거 전압이 인가된다. 이 후, 대상 블록의 메모리 셀은, 카운터(506)에 의해 인크리먼트되어 순차 검증이 실행된다.
이상의 소거 실행 중의 판독 동작은, 상술한 기입 실행 중의 경우와 마찬가지이다.
다음으로, 데이터 폴링 회로의 동작을 설명한다. 코어 A에서의 기입/소거 실행 중에 코어 A에 판독 명령이 입력되었을 때, 코어 A의 인에이블 신호 ENBa는 "L", 코어 A의 선택 신호 SELa도 "L"이다. 이에 의해, 코어 A에서의 판독 동작이 금지된다. 그리고, 이 때는, 코어 A에서는 데이터 폴링 신호 POL이 "H"로 되고, 이것이 폴링 버스에 출력되어, 데이터 폴링 신호로서 출력 전환 회로(904)에 입력된다. 출력 전환 회로(904)는, 그 신호를 받아, 출력 버퍼 회로(906)에 판독용 S/A1(11a)의 출력이 아니라, 폴링 데이터를 출력한다.
도 12는, 본 발명의 일 실시예에 따른 플래시 메모리의 칩 상에 형성된 시스템 구성의 일부를 도시하고 있으며, 기본적으로는, 도 1에 도시한 동시 실행 가능한 플래시 메모리의 시스템 구성과 마찬가지이다.
도 12에서, 메모리 셀부는 메모리 셀을 어레이 형상으로 배치하고, 최소 소거 단위(블록)마다 행렬 디코더(2)를 갖고, 복수의 블록 및 이들에 공통인 행렬 프리디코더(도시 생략)와 데이터선(로컬 데이터선)(4)을 갖는 코어가 구성된다. 그리고, 1 내지 복수의 코어로 뱅크가 구성된다.
각 코어는, 코어 내의 블록에 대한 데이터 기입/소거 명령이 입력되었을 때에 데이터 기입/소거 동작 동안, 데이터 기입 플래그 또는 소거 플래그를 유지하는 코어 블록 레지스터(도 6에서의 참조 부호 42에 상당, 도시 생략)를 구비하고 있다. 그리고, 이 코어 블록 레지스터의 플래그를 감시하여, 이 코어 내의 블록이 데이터 기입/소거 동작을 실행하고 있는 경우에 기입 인에이블 신호 또는 소거 인에이블 신호로서 코어 비지 신호를 출력하는 코어 비지 출력 회로(43)(도 6에서의 참조 부호 43에 상당)를 구비하고 있다. 또한, 코어 비지 신호와는 역 논리의 신호를 레디 신호(ready signal)로 한다.
상기 뱅크 근방에는, 판독용 어드레스선(6a), 기입/소거용 어드레스선(오토용 어드레스선)(6b), 판독용 데이터선(글로벌 판독용 데이터선)(7a), 기입/소거용 데이터선(글로벌 오토용 데이터선)(7b), 판독용 전원선(8a) 및 기입/소거용(오토용) 전원선(8b)이 배치되어 있다.
상기 각 어드레스선(6a, 6b)은 어드레스 버퍼에 접속되고, 상기 글로벌 판독용 데이터선(7a)은 판독용 감지 증폭기에 접속되며, 상기 글로벌 오토용 데이터선(7b)은 기입/소거용(오토용) 감지 증폭기에 접속되어 있다.
각 코어의 어드레스·전원 스위치(3)는, 비지 신호 및 코어 선택 신호에 의해 제어되며, 코어의 비지 시에는 코어 내의 행렬 디코더(2)를 오토용 어드레스선(6b) 및 오토용 전원선(8b)에 접속하고, 코어의 레디 시에는 코어 내의 행렬 디코더(2)를 판독용 어드레스선(6a) 및 판독용 전원선(8a)에 접속하도록 전환 제어한다. 이에 의해, 선택된 셀에 원하는 전위가 인가되게 된다.
각 코어의 데이터선 스위치(16)는, 비지 신호 및 코어 선택 신호에 의해 제어되고, 레디 코어의 선택 시/비선택 시에 대응하여, 로컬 데이터선(4)과 글로벌 판독용 데이터선(7a)을 접속/비접속 상태로 한다. 또한, 비지 코어의 선택 시/비선택 시에 대응하여, 로컬 데이터선(4)과 글로벌 오토용 데이터선(7b)을 접속/비접속 상태로 한다.
또한, 제어 회로로서, 외부로부터의 커맨드 입력을 수취하는 제어 회로부(커맨드 사용자 인터페이스; CUI)(141)와, 이 CUI(141)로부터 비동기로 발생하는 커맨드를 동기적으로 받아들여 기입/소거 동작의 각 상태 천이를 자동 제어하는 회로부(기입 스테이트 머신; WSM)(42)를 갖는다.
상기한 본 발명의 일 실시예에 따른 플래시 메모리는, 기본적으로는 도 1에 도시한 동시 실행 가능한 플래시 메모리와 마찬가지로, 어드레스선, 데이터선, 감지 증폭기가 기입/소거용과 판독용으로 완전하게 분리되어 있다. 그리고, 기입/소거 동작의 대상 코어는, 비지 신호에 의해 제어되며, 판독 동작의 대상 코어와는 서로 간섭하지 않기 때문에, 다중 선택이 방지된다.
(1) 기입/소거 동작 개시 시의 타이밍 관계
도 13은 본 실시예의 플래시 메모리에서의 기입/소거 동작 개시 시의 다중 선택을 방지하는 제어 신호의 타이밍 관계를 도시하고 있다.
각 코어의 코어 비지 출력 회로(43)는, 기입 커맨드가 성립하면, 어드레스 버퍼(10)의 래치 회로(도 7에서의 참조 부호 505)에서 래치되어 있는 오토용 어드레스에 기초하여, 그 코어가 선택되어 있는지의 여부를 판정한다. 선택 상태라고 판정된 경우에는, 비지 신호와 코어 선택 신호를 출력하여 상기 행렬 디코더(2)를 오토용 전원선(8b)에 접속하고, 선택된 셀에 WSM(142)으로부터의 제어를 받아, 기입 동작이 개시된다.
또한, 코어 비지 출력 회로(4)는, 각 코어 내의 블록수만큼 플래그 레지스터를 갖고 있으며, 소거 커맨드 입력 시에는 대상 블록의 플래그 레지스터에 플래그를 세트해 가고, 소거 커맨드 성립 시에 플러그가 세트되어 있는 코어가 비지로 된다.
그리고, 어드레스 버퍼(10)의 카운터(도 7의 참조 부호 506)의 카운트 출력에 의해 선택된 블록을 갖는 코어는, 코어 선택 신호를 출력하여 행렬 디코더(2)를 오토용 전원선(8b)에 접속하고, 선택된 블록에 WSM(142)으로부터의 제어를 받아 소거 동작이 개시된다.
상기한 바와 같은 기입/소거 동작 개시 시의 커맨드 성립, 비지 신호 성립, 코어 선택 신호 성립의 순서 관계는, 반드시 첫번째로 커맨드 성립, 두번째로 비지 신호 성립, 세번째로 코어 선택 신호 성립으로 되어 있기 때문에, 비지 상태의 코어와 레디 상태의 코어와의 어드레스적인 다중 선택은 발생하지 않고, 또한, 다중선택이 발생하지 않기 때문에 오토용 전원선으로부터 본 각 코어측의 용량은 일정해져, 전원 전위의 천이도 안정적으로 되어 있다.
또한, 로컬 데이터선(4)은, 반드시 비지·코어에만 접속된다. 즉, 도 13에 도시한 바와 같이 신호의 순서 관계를 갖게 함으로써, 기입/소거 동작 개시 직후의 다중 선택이 완전하게 방지되어, 기입/소거 동작과 판독 동작이 완전하게 분리된다.
(2) 기입/소거 동작 종료 시의 타이밍 관계
도 14는 본 실시예의 플래시 메모리에서의 기입/소거 동작 종료 시의 다중 선택을 방지하는 제어 신호의 타이밍 관계를 도시하고 있다.
도 14에 실선으로 나타낸 바와 같이, 커맨드, 비지 신호, 코어 선택 신호의 리세트의 순서 관계를, 첫번째로 커맨드 리세트, 두번째로 코어 선택 신호 리세트, 세번째로 비지 신호 리세트로 한다. 상기 커맨드의 리세트는, 기입/소거 동작이 종료되면, WSM으로부터 발생하는 기입/소거 커맨드를 리세트하는 신호를 이용하여 CUI를 리세트함으로써 행해진다.
이 때, 상기 코어 비지 출력 회로(43)는, 커맨드 성립 시에는 커맨드 성립을 받아 즉시 비지 신호를 출력하고, 커맨드 리세트 시에는 코어 선택 신호 리세트를 대기하여 비지 신호를 리세트하도록 한 딜레이 회로(커맨드에 대하여 하강을 지연시키는 회로)를 적절하게 조립할 필요가 있다.
또한, 본 실시예에 따른 플래시 메모리에서의 기입/소거 동작 종료 시, 상기 기입/소거 동작 개시에서의 신호 성립의 순서 관계를 반전시킨 경우를 생각해 본다. 이 경우, 도 14에 점선으로 나타낸 바와 같이, 첫번째로 커맨드 리세트, 두번째로 비지 신호 리세트, 세번째로 코어 선택 신호 리세트의 순서로 되지만, 비지 신호 리세트로부터 코어 선택 신호 리세트의 기간, 비지 상태인 코어는 순간적으로 레디 상태로 되어, 판독 동작을 행하고 있는 다른 코어와의 사이에서 다중 선택이 발생한다.
다중 선택이 발생하면, 판독용 전원선으로부터 본 용량도 변화되기 때문에, 판독 전위가 안정되지 않는다고 하는 문제점이 발생한다. 또한, 상기 로컬 데이터선(4)이 판독 중에 다중 선택되기 때문에, 판독 데이터를 정확하게 판독할 수 없다고 하는 문제점이 발생한다.
이들 문제점은, 도 14에 실선으로 나타낸 바와 같이 신호 성립의 순서 관계를 갖게 함으로써 해결할 수 있다.
(3) 기입/소거 동작의 서스펜드 입력 시, 리쥼 입력 시
본 실시예의 플래시 메모리가 기입/소거 동작을 일시 중단하는 서스펜드 기능, 및 일시 중단 후에 재차 기입/소거 동작을 복귀시키는 리쥼 기능을 갖는 경우, 다중 선택을 방지하기 위한 제어 신호의 바람직한 타이밍 관계를 이하에 설명한다.
도 15는 기입/소거 동작의 서스펜드 기능을 갖는 플래시 메모리의 기입/소거 동작의 서스펜드 입력 시에서의 다중 선택을 방지하는 제어 신호의 타이밍 관계를 도시하고 있다.
도 16은 기입/소거 동작의 리쥼 기능을 갖는 플래시 메모리의 기입/소거 동작의 리쥼 입력 시에서의 다중 선택을 방지하는 제어 신호의 타이밍 관계를 도시하고 있다.
우선, 기입/소거 동작의 일시 중단 시에는, 주로 기입/소거 동작을 실행하고 있던 코어 내의 비대상 블록의 셀 데이터를 판독한다. 이 때, 기입/소거 커맨드를 리세트하지 않고, 코어를 비지 상태로부터 레디 상태로 전환할 필요가 있다. 또한, 상기 오토용 전원선(8b)으로부터 판독용 전원선(8a)으로 전환할 필요가 있기 때문에, 전원 천이를 위해 어느 정도 시간을 필요로 한다. 그 동안에도, 다른 코어의 판독 동작이 발생한다.
따라서, 기입/소거 동작의 서스펜드 입력 시에는, 도 15에 도시한 바와 같이, 기입/소거 동작을 행하고 있는 코어의 코어 비지 출력 회로(43)는, 첫번째로 코어 선택 신호 리세트, 두번째로 비지 신호 리세트라는 순서 관계로 신호를 리세트한다.
또한, 기입/소거 동작의 리쥼 입력 시에는, 도 16에 도시한 바와 같이, 첫번째로 비지 신호 성립, 두번째로 코어 선택 신호 성립이라는 순서 관계로 신호를 복귀시킨다.
또한, 이상의 설명에서, 일 실시예에 대해서만, 본 발명의 반도체 기억 장치의 구성과 동작을 예시하였지만, 본 발명은, 반드시 이 실시예에 한정되는 것은 아니다. 본 발명의 반도체 기억 장치의 구성에는 이 외에도 많은 변형예가 존재하며, 그에 수반하여 다른 회로 동작이 발생하는 것은 물론이다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명의 반도체 기억 장치에 따르면, 기입/소거 동작 중의 뱅크와 판독 동작 중의 뱅크가, 기입/소거 실행 개시 시나 종료 시, 기입/소거의 일시 중단이나 그 복귀 시의 각 전환 시에 타이밍을 적절하게 취함으로써, 서로 간섭하지 않도록 회로적으로 완전하게 분리되어, 기입/소거 실행 뱅크와 판독 실행 뱅크의 다중 선택을 확실하게 방지할 수 있기 때문에, 기입/소거와 판독을 정상적으로 동시 실행시키는 것이 가능해진다.
또한, 이상의 설명으로부터, 본 발명의 반도체 기억 장치에서, 기입/소거 동작 중의 뱅크와 판독 동작 중의 뱅크가, 상기 기입/소거 실행 개시 시나 종료 시, 기입/소거의 일시 중단이나 그 복귀 시의 전체를 포함하는 전환 시에 타이밍을 적절하게 취함으로써, 서로 간섭하지 않도록 회로적으로 완전하게 분리되어, 기입/소거 실행 뱅크와 판독 실행 뱅크의 다중 선택을 확실하게 방지함으로써, 기입/소거와 판독을 정상적으로 동시 실행시키는 것도 용이하다.

Claims (10)

  1. 전기적 재기입 가능한 불휘발성 메모리 셀을 갖고, 데이터 소거의 단위로 되는 메모리 셀의 범위를 1블록으로 하며, 1 내지 복수의 블록의 집합을 1코어로 하여 복수의 코어가 배열된 메모리 셀 어레이와,
    상기 복수의 코어 중 데이터 기입/소거를 행하기 위해 임의 개수의 코어를 선택하는 코어 선택 회로와,
    상기 코어 선택 회로에 의해 선택된 코어 내의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 회로와,
    상기 코어 선택 회로에 의해 선택된 코어 내의 선택된 블록의 데이터 소거를 행하는 데이터 소거 회로와,
    상기 코어 선택 회로에 의해 선택되지 않은 코어 내의 메모리 셀에 대하여 데이터 판독을 행하는 데이터 판독 회로
    를 포함하며,
    기입/소거 동작 개시 시에, 기입/소거 동작 또는 판독 동작을 코어에 지시하는 커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입/소거 모드에 있는 것을 나타내는 비지 신호의 성립의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택이 발생하지 않도록 설정되는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 각 코어에 대응하여 설치되며, 대응하는 코어에 관한 상기 비지 신호를 출력하는 코어 비지 출력 회로를 포함하며,
    상기 코어 비지 출력 회로는, 상기 기입/소거 동작 개시 시에, 첫번째로 커맨드 성립, 두번째로 비지 신호 출력, 세번째로 코어 선택 신호 성립의 순서 관계를 만족시키도록 비지 신호를 출력하는 반도체 기억 장치.
  3. 전기적 재기입 가능한 불휘발성 메모리셀을 갖고, 데이터 소거의 단위로 되는 메모리 셀의 범위를 1블록으로 하며, 1 내지 복수의 블록의 집합을 1코어로 하여 복수의 코어가 배열된 메모리 셀 어레이와,
    상기 복수의 코어 중 데이터 기입/소거를 행하기 위해 임의 개수의 코어를 선택하는 코어 선택 회로와,
    상기 코어 선택 회로에 의해 선택된 코어 내의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 회로와,
    상기 코어 선택 회로에 의해 선택된 코어 내의 선택된 블록의 데이터 소거를 행하는 데이터 소거 회로와,
    상기 코어 선택 회로에 의해 선택되지 않은 코어 내의 메모리 셀에 대하여 데이터 판독을 행하는 데이터 판독 회로
    를 포함하며,
    기입/소거 동작 종료 시, 기입/소거 동작 또는 판독 동작을 코어에 지시하는커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입 또는 소거 모드에 있는 것을 나타내는 비지 신호의 리세트의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택이 발생하지 않도록 설정되어 있는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 각 코어에 대응하여 설치되며, 대응하는 코어에 관한 상기 비지 신호를 출력하는 코어 비지 출력 회로를 포함하며,
    상기 코어 비지 출력 회로는, 상기 기입/소거 동작 종료 시의 커맨드 리세트 시에, 첫번째로 코어 선택 신호 리세트, 두번째로 비지 신호 리세트의 순서 관계를 만족시키도록 비지 신호를 출력하는 반도체 기억 장치.
  5. 전기적 재기입 가능한 불휘발성 메모리셀을 갖고, 데이터 소거의 단위로 되는 메모리 셀의 범위를 1블록으로 하며, 1 내지 복수의 블록의 집합을 1코어로 하여 복수의 코어가 배열된 메모리 셀 어레이와,
    상기 복수의 코어 중 데이터 기입/소거를 행하기 위해 임의 개수의 코어를 선택하는 코어 선택 회로와,
    상기 코어 선택 회로에 의해 선택된 코어 내의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 회로와,
    상기 코어 선택 회로에 의해 선택된 코어 내의 선택된 블록의 데이터 소거를행하는 데이터 소거 회로와,
    상기 코어 선택 회로에 의해 선택되지 않은 코어 내의 메모리 셀에 대하여 데이터 판독을 행하는 데이터 판독 회로
    를 포함하며,
    기입/소거 동작의 일시 중단 시에, 기입/소거 동작 또는 판독 동작을 코어에 지시하는 커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입 또는 소거 모드에 있는 것을 나타내는 비지 신호의 리세트의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택이 발생하지 않도록 설정되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 각 코어에 대응하여 설치되며, 대응하는 코어에 관한 상기 비지 신호를 출력하는 코어 비지 출력 회로를 포함하며,
    상기 코어 비지 출력 회로는, 상기 기입/소거 동작의 일시 중단 시에, 커맨드가 리세트되지 않은 상태 그대로, 첫번째로 코어 선택 신호 리세트, 두번째로 비지 신호 리세트의 순서 관계를 만족시키도록 비지 신호를 출력하는 반도체 기억 장치.
  7. 전기적 재기입 가능한 불휘발성 메모리셀을 갖고, 데이터 소거의 단위로 되는 메모리 셀의 범위를 1블록으로 하며, 1 내지 복수의 블록의 집합을 1코어로 하여 복수의 코어가 배열된 메모리 셀 어레이와,
    상기 복수의 코어 중 데이터 기입/소거를 행하기 위해 임의 개수의 코어를 선택하는 코어 선택 회로와,
    상기 코어 선택 회로에 의해 선택된 코어 내의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 회로와,
    상기 코어 선택 회로에 의해 선택된 코어 내의 선택된 블록의 데이터 소거를 행하는 데이터 소거 회로와,
    상기 코어 선택 회로에 의해 선택되지 않은 코어 내의 메모리 셀에 대하여 데이터 판독을 행하는 데이터 판독 회로
    를 포함하며,
    기입/소거 동작의 일시 중단으로부터 재복귀할 때, 기입/소거 동작 또는 판독 동작을 코어에 지시하는 커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입 또는 소거 모드에 있는 것을 나타내는 비지 신호의 성립의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택이 발생하지 않도록 설정되는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 각 코어에 대응하여 설치되며, 대응하는 코어에 관한 상기 비지 신호를 출력하는 코어 비지 출력 회로를 포함하며,
    상기 코어 비지 출력 회로는, 상기 기입/소거 동작의 일시 중단으로부터 재복귀할 때, 첫번째로 비지 신호 출력, 두번째로 코어 선택 신호 성립의 순서 관계를 만족시키도록 비지 신호를 출력하는 반도체 기억 장치.
  9. 전기적 재기입 가능한 불휘발성 메모리 셀을 갖고, 데이터 소거의 단위로 되는 메모리 셀의 범위를 1블록으로 하며, 1 내지 복수의 블록의 집합을 1코어로 하여 복수의 코어가 배열된 메모리 셀 어레이와,
    상기 복수의 코어 중 데이터 기입/소거를 행하기 위해 임의 개수의 코어를 선택하는 코어 선택 회로와,
    상기 코어 선택 회로에 의해 선택된 코어 내의 선택된 메모리 셀에 데이터 기입을 행하는 데이터 기입 회로와,
    상기 코어 선택 회로에 의해 선택된 코어 내의 선택된 블록의 데이터 소거를 행하는 데이터 소거 회로와,
    상기 코어 선택 회로에 의해 선택되지 않은 코어 내의 메모리 셀에 대하여 데이터 판독을 행하는 데이터 판독 회로
    를 포함하며,
    기입/소거 동작 개시 시에, 기입/소거 동작 또는 판독 동작을 코어에 지시하는 커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입/소거 모드에 있는 것을 나타내는 비지 신호의 성립의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택이 발생하지 않도록 설정되며,
    기입/소거 동작 종료 시에, 기입/소거 동작 또는 판독 동작을 코어에 지시하는 커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입 또는 소거 모드에 있는 것을 나타내는 비지 신호의 리세트의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택이 발생하지 않도록 설정되며,
    기입/소거 동작의 일시 중단 시에, 기입/소거 동작 또는 판독 동작을 코어에 지시하는 커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입 또는 소거 모드에 있는 것을 나타내는 비지 신호의 리세트의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택이 발생하지 않도록 설정되며,
    기입/소거 동작의 일시 중단으로부터 재복귀할 때에, 기입/소거 동작 또는 판독 동작을 코어에 지시하는 커맨드와, 코어가 선택되어 있는지의 여부를 지시하는 코어 선택 신호와, 코어가 기입 또는 소거 모드에 있는 것을 나타내는 비지 신호의 성립의 순서 관계가, 기입/소거 동작 중의 코어와 판독 동작 중의 코어의 다중 선택이 발생하지 않도록 설정되는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 각 코어에 대응하여 설치되며, 대응하는 코어에 관한 상기 비지 신호를 출력하는 코어 비지 출력 회로를 포함하며,
    상기 코어 비지 출력 회로는, 상기 기입/소거 동작 개시 시에, 첫번째로 커맨드 성립, 두번째로 비지 신호 출력, 세번째로 코어 선택 신호 성립의 순서 관계를 만족시키고,
    상기 기입/소거 동작 종료 시의 커맨드 리세트 시에, 첫번째로 코어 선택 신호 리세트, 두번째로 비지 신호 리세트의 순서 관계를 만족시키며,
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