JP2003123488A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003123488A
JP2003123488A JP2001314163A JP2001314163A JP2003123488A JP 2003123488 A JP2003123488 A JP 2003123488A JP 2001314163 A JP2001314163 A JP 2001314163A JP 2001314163 A JP2001314163 A JP 2001314163A JP 2003123488 A JP2003123488 A JP 2003123488A
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泰彦 本多
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秀雄 加藤
Masao Kuriyama
正男 栗山
Sakatoshi Saito
栄俊 斉藤
Norimasa Hara
徳正 原
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Toshiba Corp
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Abstract

(57)【要約】 【課題】書き込み／消去動作と読み出し動作を同時実行
可能なフラッシュメモリで、書き込み／消去動作の開始
時や終了時、一時中断や復帰時の切換時に、書き込み／
消去実行バンクと読み出し実行バンクの多重選択を確実
に防止する。 【解決手段】書き込み／消去動作と読み出し動作を同時
実行可能なフラッシュメモリにおいて、コアビジー出力
回路43は、書き込み／消去動作の開始時や終了時、一時
中断や復帰時に、書き込み／消去動作または読み出し動
作をコアに指示するコマンドと、コアが選択されている
か否かを指示するコア選択信号と、コアが書き込みまた
は消去モードにあることを示すビジー信号の成立の順序
関係あるいはリセットの順序関係が、書き込み／消去動
作中のコアと読み出し動作中のコアの多重選択が発生し
ないように適切なタイミングをとって設定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的にデータの
消去／再書き込み可能な不揮発性の半導体記憶装置（Ｅ
ＥＰＲＯＭ）に係り、特に複数個のバンクを有し、ある
バンクでデータの消去または書き込みを実行中に他のバ
ンクのデータを読み出しが可能な構成を有する半導体メ
モリに関するもので、書き込みまたは消去動作と読み出
し動作を同時実行可能な一括消去可能な半導体メモリ
（フラッシュメモリ）などに使用されるものである。
【０００２】
【従来の技術】最近のフラッシュメモリにおいては、シ
ステムに必要なメモリチップ数を削減するために、ある
メモリ領域でデータ読み出しを行いながら同時に別のメ
モリ領域でデータの書き込みまたは消去を行うことを可
能とした、RWW （Read While Write）型と呼ばれるメモ
リシステムが提案されている。
【０００３】本願出願人は、特願2000-127106の出願に
より、データ書き込みまたは消去データ動作と読み出し
動作が同時実行可能なフラッシュメモリを具体的に実現
し得る「半導体装置」を提案した。
【０００４】このような同時実行機能を有するフラッシ
ュメモリにおいては、書き込み／消去実行バンクと読み
出しバンクとを互いに干渉しないように回路的に完全に
分離されていないと、書き込み／消去実行バンクと読み
出し実行バンクとの多重選択が発生し、読み出し時のデ
ータが正しく読み出せないことがある。
【０００５】
【発明が解決しようとする課題】上記提案の半導体装置
においては、書き込み／消去および読み出しを同時実行
中に書き込み／消去実行バンクと読み出し実行バンクの
多重選択を確実に防止することが重要である。
【０００６】本発明は上記の事情に鑑みてなされたもの
で、書き込み／消去動作中のバンクと読み出し動作中の
バンクを、書き込み／消去動作開始時の切り換り時にタ
イミングを適切にとって回路的に完全に分離することが
でき、書き込み／消去実行バンクと読み出し実行バンク
の多重選択を確実に防止し、書き込み／消去実行バンク
と読み出し実行バンクとを互いに干渉しないように完全
に分離し、正常に同時実行させることが可能となる半導
体記憶装置を提供することを目的とする。
【０００７】また、本発明の他の目的は、書き込み／消
去動作中のバンクと読み出し動作中のバンクを、書き込
み／消去動作終了時の切り換り時にタイミングを適切に
とって回路的に完全に分離することができ、書き込み／
消去実行バンクと読み出し実行バンクの多重選択を確実
に防止し、書き込み／消去実行バンクと読み出し実行バ
ンクとを互いに干渉しないように完全に分離し、正常に
同時実行させることが可能となる半導体記憶装置を提供
することにある。
【０００８】また、本発明の他の目的は、書き込み／消
去動作中のバンクと読み出し動作中のバンクを、書き込
み／消去動作の一時中断やその復帰時の切換時にタイミ
ングを適切にとって回路的に完全に分離することがで
き、書き込み／消去実行バンクと読み出し実行バンクの
多重選択を確実に防止し、書き込み／消去実行バンクと
読み出し実行バンクとを互いに干渉しないように完全に
分離し、正常に同時実行させることが可能となる半導体
記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の第１の半導体記
憶装置は、電気的書き換え可能な不揮発性メモリセルを
有し、データ消去の単位となるメモリセルの範囲を１ブ
ロックとし、１乃至複数のブロックの集合を１コアとし
て複数のコアが配列されたメモリセルアレイと、前記複
数のコアのうちデータ書き込みまたは消去を行うために
任意個数のコアを選択するコア選択手段と、前記コア選
択手段により選択されたコア内の選択されたメモリセル
にデータ書き込みを行うデータ書き込み手段と、前記コ
ア選択手段により選択されたコア内の選択されたブロッ
クのデータ消去を行うデータ消去手段と、前記コア選択
手段により選択されていないコア内のメモリセルに対し
てデータ読み出しを行うデータ読み出し手段とを備えた
半導体記憶装置において、書き込み／消去動作開始時
に、書き込み／消去動作または読み出し動作をコアに指
示するコマンドと、コアが選択されているか否かを指示
するコア選択信号と、コアが書き込みまたは消去モード
にあることを示すビジー信号の成立の順序関係が、書き
込み／消去動作中のコアと読み出し動作中のコアの多重
選択が発生しないように適切なタイミングをとって設定
されることを特徴とする。
【００１０】本発明の第２の半導体記憶装置は、電気的
書き換え可能な不揮発性メモリセルを有し、データ消去
の単位となるメモリセルの範囲を１ブロックとし、１乃
至複数のブロックの集合を１コアとして複数のコアが配
列されたメモリセルアレイと、前記複数のコアのうちデ
ータ書き込みまたは消去を行うために任意個数のコアを
選択するコア選択手段と、前記コア選択手段により選択
されたコア内の選択されたメモリセルにデータ書き込み
を行うデータ書き込み手段と、前記コア選択手段により
選択されたコア内の選択されたブロックのデータ消去を
行うデータ消去手段と、前記コア選択手段により選択さ
れていないコア内のメモリセルに対してデータ読み出し
を行うデータ読み出し手段とを備えた半導体記憶装置に
おいて、書き込み／消去動作終了時に、書き込み／消去
動作または読み出し動作をコアに指示するコマンドと、
コアが選択されているか否かを指示するコア選択信号
と、コアが書き込みまたは消去モードにあることを示す
ビジー信号のリセットの順序関係が、書き込み／消去動
作中のコアと読み出し動作中のコアの多重選択が発生し
ないように適切なタイミングをとって設定されることを
特徴とする。
【００１１】本発明の第３の半導体記憶装置は、電気的
書き換え可能な不揮発性メモリセルを有し、データ消去
の単位となるメモリセルの範囲を１ブロックとし、１乃
至複数のブロックの集合を１コアとして複数のコアが配
列されたメモリセルアレイと、前記複数のコアのうちデ
ータ書き込みまたは消去を行うために任意個数のコアを
選択するコア選択手段と、前記コア選択手段により選択
されたコア内の選択されたメモリセルにデータ書き込み
を行うデータ書き込み手段と、前記コア選択手段により
選択されたコア内の選択されたブロックのデータ消去を
行うデータ消去手段と、前記コア選択手段により選択さ
れていないコア内のメモリセルに対してデータ読み出し
を行うデータ読み出し手段とを備えた半導体記憶装置に
おいて、書き込み／消去動作の一時中断時に、書き込み
／消去動作または読み出し動作をコアに指示するコマン
ドと、コアが選択されているか否かを指示するコア選択
信号と、コアが書き込みまたは消去モードにあることを
示すビジー信号のリセットの順序関係が、書き込み／消
去動作中のコアと読み出し動作中のコアの多重選択が発
生しないように適切なタイミングをとって設定されるこ
とを特徴とする。
【００１２】本発明の第４の半導体記憶装置は、電気的
書き換え可能な不揮発性メモリセルを有し、データ消去
の単位となるメモリセルの範囲を１ブロックとし、１乃
至複数のブロックの集合を１コアとして複数のコアが配
列されたメモリセルアレイと、前記複数のコアのうちデ
ータ書き込みまたは消去を行うために任意個数のコアを
選択するコア選択手段と、前記コア選択手段により選択
されたコア内の選択されたメモリセルにデータ書き込み
を行うデータ書き込み手段と、前記コア選択手段により
選択されたコア内の選択されたブロックのデータ消去を
行うデータ消去手段と、前記コア選択手段により選択さ
れていないコア内のメモリセルに対してデータ読み出し
を行うデータ読み出し手段とを備えた半導体記憶装置に
おいて、書き込み／消去動作の一時中断から再復帰する
時に、書き込み／消去動作または読み出し動作をコアに
指示するコマンドと、コアが選択されているか否かを指
示するコア選択信号と、コアが書き込みまたは消去モー
ドにあることを示すビジー信号の成立の順序関係が、書
き込み／消去動作中のコアと読み出し動作中のコアの多
重選択が発生しないように適切なタイミングをとって設
定されることを特徴とする。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１４】＜第１の実施形態＞図１は、本発明が適用
される半導体記憶装置として、前記特願2000-127106の
出願に記載された同時実行可能なフラッシュメモリのチ
ップ構成の一例を示す。
【００１５】図１において、メモリセルアレイ1 は、そ
れぞれn 個のブロックBO〜Bn−1 を配列してなるm 個の
コア0 〜m −1 により構成されている。各ブロックBO〜
Bn−1 は、データ消去の最小単位であり、それぞれ複数
のメモリセルが配列されている。メモリセルは、例えば
スタックト・ゲート構造の不揮発性メモリセルである。
コアは、1 乃至複数のブロックの集合として定義される
が、図の例ではn 個づつのブロックBO〜Bn−1 により構
成されており、バンクを形成している。
【００１６】各コアには、メモリセルを選択するための
行デコーダと列デコーダを含む行列デコーダ2 、アドレ
ス線や電源線を切り換えるアドレス線・電源線スイッチ
回路（アドレスSW）3 、ローカルデータ線4 、データ線
スイッチ回路（データ線SW）16が設けられている。
【００１７】メモリセルアレイ1 の全コアに対して共通
に、データ読み出し動作時にメモリセルを選択するため
の第１のアドレスバス線（リード用アドレスバス線）6a
と、データ書き込みまたは消去時のオート動作に必要な
第２のアドレスバス線（ライト／イレーズ用アドレスバ
ス線）6bが配設されている。
【００１８】また、全コアに対して共通に、データ読み
出し動作に用いられる第１のデータバス線（リード用デ
ータバス線）7aと、データ書き込みまたは消去動作に用
いられる第２のデータバス線（ライト／イレーズ用デー
タバス線）7bが配設される。
【００１９】これらのデータバス線7a，7bにそれそれ対
応して、データ読み出し動作に用いられる第１のセンス
アンプ回路（リード用センスアンプ回路）11a と、デー
タ書き込みまたは消去時のべリフアイ読み出しに用いら
れる第２のセンスアンプ回路（べリフアイ用センスアン
プ回路）11b が設けられている。
【００２０】また、全コアに対して共通に、読み出し用
電源12a から読み出し用電源電位が供給される第１の電
源線（リード用電源線）8aが配設され、書き込みまたは
消去電源12b からデータ書き込みまたは消去用電源電位
が供給される第２の電源線（ライト／イレーズ用電源
線）8bが配設されている。リード用電源線8aにはデータ
読み出し時、電源VCC より昇圧された電圧が与えられ、
これがメモリセルのゲートに供給されて高速読み出しが
可能となっている。
【００２１】さらに、前記リード用アドレスバス線6aお
よびライト／イレーズ用アドレスバス線6bにアドレス信
号を供給するためのアドレスバッファ回路10と、外部と
のインタフエースをとるインタフエース回路14が設けら
れている。
【００２２】即ち、このフラッシュメモリは、電気的書
き換え可能な不揮発性メモリセルを有し、データ消去の
単位となるメモリセルの範囲を1 ブロックとし、1 乃至
複数のブロックの集合を1 コアとして複数のコアが配列
されたメモリセルアレイと、前記複数のコアのうちデー
タ書き込みまたは消去を行うために任意個数のコアを選
択するコア選択手段と、前記コア選択手段により選択さ
れたコア内の選択されたメモリセルにデータ書き込みを
行うデータ書き込み手段と、前記コア選択手段により選
択されたコア内の選択されたブロックのデータ消去を行
うデータ消去手段と、前記コア選択手段により選択され
ていないコア内のメモリセルに対してデータ読み出しを
行うデータ読み出し手段とを具備することを特徴とす
る。
【００２３】次に、上記フラッシュメモリにおける動作
を簡単に説明する。
【００２４】外部から入力されるアドレス信号はインタ
フエース回路14内のアドレス入力回路を経てアドレスバ
ッファ回路10に供給される。このアドレスバッファ10回
路から、動作モードに応じて、アドレスバス線6a，6bに
それぞれ読み出し用アドレス，書き込みまたは消去用ア
ドレスが供給される。各アドレスバス線6a，6bに供給さ
れたアドレスは、各コア毎に設けられたスイッチ回路3
により選択的に各コアの行列デコーダ2 に転送される。
また、電源線8a，8bもスイッチ回路3 により選択的に切
り換えられて各コアの行列デコーダ2 に供給される。
【００２５】各コアにおいて、ローカルデータ線4 は、
データ線スイッチ回路16により、データ読み出し時はリ
ード用データバス線7aに接続され、データ書き込みまた
は消去時はライト／イレーズ用データバス線7bに接続さ
れる。
【００２６】即ち、各コアの選択メモリセルのデータ
は、ローカルデータ線4 に読み出され、動作モードに応
じてデータ線スイッチ回路16によりデータバス線7aまた
は7bに転送され、それそれリード用センスアンプ回路11
a 、べリフアイ用センスアンプ回路11b により検知増幅
される。
【００２７】べリフアイ用センスアンプ回路11b の読み
出し結果は、書き込み／消去制御回路15に送られ、ここ
で、書き込みまたは消去が十分であるか否かが判定さ
れ、不十分であれば再書き込みまたは再消去の制御が行
われる。
【００２８】以上のように、データ読み出しと、データ
書き込みまたは消去を同時に実行しても、それそれの動
作を独立のアドレスバス線、データバス線、センスアン
プ回路、電源回路により制御できることになる。
【００２９】次に、データ書き込みと読み出しを同時に
実行する場合の動作例として、コア0 に対してデータ書
き込みが行われ、他のコア内のセルデータを読み出す場
合の動作を具体的に説明する。
【００３０】チップ外部から、コア0 部の選択アドレス
信号が入力され、書き込みコマンドが入力されると、イ
ンタフエース回路14で書き込みコマンドが判定され、書
き込みフラグが立つ。このフラグにより、コア0 部のス
イッチ回路3 により、ライト／イレーズ用アドレスバス
線6bのアドレス信号がコア0 の行列デコーダ2 に入力さ
れ、ライト／イレーズ用電源12b の電源が供給される。
また、データ線スイッチ回路16によりコア0 部のデータ
線4 はべリフアイ用センスアンプ回路11b につながるラ
イト／イレーズ用データバス線7bに接続される。
【００３１】このようにアドレスバス線、データバス
線、及び電源線をセットすることにより、コア0 では選
択されたワード線に昇圧された書き込み電圧が印加さ
れ、ビット線には書き込みデータに応じて書き込み制御
回路15から高電圧、もしくは低電圧が印加される。これ
により、メモリセルがフローティングゲート型のMOS ト
ランジスタ構造のものである場合、選択されたメモリセ
ルのフローティングゲートにホットエレクトロン注入が
なされて、データ書き込みが行われる。一回の書き込み
が終了すると、データが読み出されてべリフアイ用セン
スアンプ回路11b で検知される。そして、書き込み制御
回路15によりべリフアイ判定され、書き込み十分であれ
ば動作を終了し、書き込み不十分であれば更に追加書き
込みが行われる。
【００３２】以上のコア0 に対するデータ書き込みの
間、他の任意のコア、例えばコア1 でのデータ読み出し
を行うことが可能である。即ち、外部から入力されたア
ドレスにより、読み出したいメモリセルを含むコア1 の
行列デコーダ2 にはリード用アドレスバス線6aのアドレ
ス信号が供給され、リード用電源12a の電源出力が供給
される。また、データ線4 はスイッチ回路16を介してリ
ード用データバス線7aに接続される。データ書き込みも
データ読み出しもなされない他のコアの行列デコーダ2
には、アドレス信号は入力されず、データバス線も接続
されない。
【００３３】コア1 の選択メモリセルから読み出された
データは、リード線データバス線7aを介してリード用セ
ンスアンプ回路11a で検知増幅される。この読み出しデ
ータは、インタフエース回路14を介してチップ外部に出
力される。
【００３４】即ち、データ書き込みを行っているコア0
以外のコアであれば、コア2 でもコア3 でもコアm −1
でも、任意に読み出すことが可能である。データ書き込
みを行っているコア0 のアドレスを入力してデータ読み
出しを実行することは禁止される。このように、データ
書き込み中のコアに対して読み出し要求があった場合に
は、選択されたコアが書き込み動作中であることを示す
ビジー信号を出力して、外部に知らせるようになってい
る。
【００３５】データ消去とデータ読み出しを同時に実行
する場合の動作も、上記したデータ書き込みと読み出し
を同時に実行する場合の動作と基本的に同様である。
【００３６】いま、例えばコア0 の選択ブロックに対し
てデータ消去を行い、他のコア内のセルデータを読み出
す場合の動作について説明する。
【００３７】チップ外部から、コア0 内のブロックの選
択アドレス信号が入力され、消去コマンドが入力される
と、インタフエース回路14で消去コマンドが判定されて
消去フラグが立つ。このフラグによりコア0 のスイッチ
回路3 により、ライト／イレーズ用アドレスバス線6bの
アドレス信号がコア0 の行列デコーダ2 に入力され、ラ
イト／イレーズ用電源12b の消去用電源電位が供給され
る。また、データ線スイッチ回路16によりコア0 部のデ
ータ線4 はべリフアイ用センスアンプ回路11bにつなが
るライト／イレーズ用データバス線7bに接続される。
【００３８】このようにアドレスバス線、データバス線
及び電源線をセットすることで、選択されたコア0 の選
択ブロックのワード線には全て負電圧が印加され、ビッ
ト線はオープン、ソース線には消去用の正の高電圧が印
加され、ブロック単位で消去される。
【００３９】一回のデータ消去が終了すると、データが
読み出されてべリフアイ用センスアンプ回路11b で検知
される。制御回路15では、消去が十分か否かの判定がな
され、十分であれば動作を終了し、NGであればさらに追
加消去される。
【００４０】以上のコア0 に対するデータ消去の間、他
の任意のコアに対してデータ読み出し要求が入ると、そ
のコアでのデータ読み出しが行われる。
【００４１】なお、本例において、コアとは、前述のよ
うにデータ消去の単位となるブロックの集合であるが、
より具体的には、アドレス線、電源線及びデータ線を共
有する複数ブロックのかたまりであり、且つ、その中の
１つのブロックにアクセスしている時に他のブロックヘ
のアクセスが禁止される複数フロックの集合として定義
される。
【００４２】次に、図１の各部の具体構成を説明する。
【００４３】図２は、図１中の各コアにおけるアドレス
線スイッチ回路3 に含まれるアドレス線スイッチ回路部
の構成例を示す。
【００４４】このスイッチ回路3 は、二つの選択スイッ
チ群31a ，31b と、これらを選択駆動するコア選択回路
32a ，32b を有する。コア選択回路32a ，32b は、それ
ぞれ対応してイネーブル信号ENBa，ENBbにより活性化さ
れる。
【００４５】イネーブル信号ENBbは、後述するように書
き込みまたは消去コマンドが入力されたときに"H" とな
る書き込みまたは消去イネーブル信号であり、これをイ
ンバータ11で反転したイネーブル信号ENBaは、データ読
み出し時に"H" となる読み出しイネーブル信号である。
【００４６】一方のコア選択回路32b は、データ書き込
み時または消去時にイネーブル信号ENBb＝"H" により活
性化されるアンド(AND) ゲートG3により構成されてい
る。このAND ゲートG3には、ライト／イレーズ用アドレ
スバス線6bのコア選択用アドレス信号が入り、選択され
たコアについてコア選択信号SELb＝"H" を出力する。こ
のコア選択信号SELbにより、データ書き込みまたは消去
時に選択スイッチ群31bがオンになる。これにより、ラ
イト／イレーズ用アドレスバス線6bの書き込みまたは消
去用のアドレス信号ADb が選択されたコアの行列デコー
ダ2 に供給される。
【００４７】他方のコア選択回路32a は、読み出しイネ
ーブル信号ENBaにより活性化されるAND ゲートG1により
構成され、このAND ゲートG1にはリード用アドレスバス
線6aのコア選択アドレスが入る。イネーブル信号ENBb
が"H" の時、イネーブル信号ENBaは"L" であり、AND ゲ
ートG1の出力であるコア選択信号SELaは、そのコアがデ
ータ書き込みまたは消去として選択されている時に
は、"L" となる。この時、選択スイッチ群31a はオフを
保つ。コアがデータ読み出しとして選択された時、選択
信号SELa＝"H" となり、これにより選択スイッチ群31a
がオンし、リード用アドレスバス線6aの読み出し用アド
レス信号ADa が行列デコーダ2 に送られる。
【００４８】即ち、本例においては、一つのコアについ
て、書き込みまたは消去用のコア選択信号SELbと読み出
し用のコア選択信号SELaとは同時に"H" になること（グ
リッチ）が禁止されている。これにより、あるコアにつ
いて、データ書き込みまたは消去が行われる時には、同
じコアではデータ読み出しができないようになってい
る。
【００４９】コア選択回路32a 内には、AND ゲートG1と
同じ読み出し用のコア選択アドレス信号が入るもう一つ
のAND ゲートG2が設けられている。このAND ゲートG2
は、データ書き込みまたは消去中のコアに対して読み出
し要求が入った時に、そのコアがデータ書き込みまたは
消去中であることを知らせるデータポーリング信号発生
回路である。このAND ゲートG2には、書き込みまたは消
去イネーブル信号ENBbが活性化信号として入る。したが
って、このAND ゲートG2は、書き込みまたは消去を行っ
ているコアに対して読み出し要求が入った場合に、コア
選択信号SELa＝"L" を保持しながら、データポーリング
信号POL ＝"H" を出力する。
【００５０】前記二つのコア選択信号SELa，SELbが共
に"L" の時は、そのコアが非選択であることを示す。こ
れは、ノア(NOR) ゲートG4により検知され、非選択コア
のアドレス線を非活性にする信号DISABLE を出す。
【００５１】図４は、図２中の非選択コア内のアドレス
信号線等を信号DISABLE により強制的に接地するための
回路部の一例を示している。
【００５２】図示のように、各コア内にアドレス信号線
およびデータ線4 を接地する短絡用トランジスタ383 を
設ける。この短絡用トランジスタ383 は、NOR ゲートG4
により制御される。コアが非選択のとき、DISABLE ＝"
H" となり、短絡用トランジスタ383 はオンになり、そ
のコア内の全アドレス線およびデータ線の電荷が放電さ
れる。
【００５３】以上の動作により、非選択コアでアドレス
線およびデータ線がフローティングになることが防止さ
れる。この結果、静電ノイズ等による誤動作や各部ゲー
ト絶縁膜の破壊、データ破壊等が防止される。
【００５４】なお、図２で示したアドレス線スイッチ回
路は、二つのコア選択信号SELa，SELbが共に"L" の時
は、アドレス線スイッチ群31a ，31b 共にオフし、リー
ド用アドレスバス線6aとライト／イレーズ用アドレスバ
ス線6bに非選択コアの無用な配線容量が接続されない方
式を用いたが、アドレス線スイッチ群31a ，31b を各対
応してイネーブル信号ENBa，ENBbで制御する方式を採用
することもでき、その一例を図３に示す。
【００５５】図３は、図１中の各コアにおけるアドレス
線スイッチ回路3 に含まれるアドレス線スイッチ回路部
の構成の他の例を示す。
【００５６】このアドレス線スイッチ回路は、対応する
コア内で書き込みまたは消去が実行される時には、アド
レス線スイッチ群31b がオンし、ライト／イレーズ用ア
ドレスバス線6bの書き込みまたは消去用アドレス信号AD
b が行列デコーダ2 に供給される。これに対して、対応
するコア内で書き込みまたは消去が実行されない時は、
常にアドレス線スイッチ群31a がオンし、リード用アド
レスバス線6aの読み出し用アドレス信号ADa が行列デコ
ーダ2 に供給される。非選択コアでは、デイセーブル信
号DISABLE が"H" になり、行列デコーダ2 が全非選択と
なり、データ線も放電される。
【００５７】この方式では、データ読み出し時にアドレ
ス線スイッチ群31a をオンする必要がなく、スイッチン
グ時間を省略することができ、データ読み出しの高速化
を図ることができる。
【００５８】図５は、図１中の隣接するコア1 ，ｉ＋1
に着目して、それらのローカルデータ線4 と、リード用
データバス線7aおよびライト／イレーズ用データバス線
7bとの間の接続切り換えを行うデータ線スイッチ回路16
の構成例を示している。
【００５９】NMOSトランジスタQ3のグループが前述のコ
ア選択回路32a の出力であるコア選択信号SELaにより制
御されて、ローカルデータ線4 とリード用データバス線
7aの接続，非接続を切り換える。NMOSトランジスタQ4の
グループが前述のコア選択回路32b の出力であるコア選
択信号SELbにより制御されて、ローカルデータ線4 とラ
イト／イレーズ用データバス線7bとの接続，非接続を切
り換える。
【００６０】即ち、あるコアがデータ書き込みまたは消
去のモードの時、そのコアではコア選択信号SELb（ｉ）
が"H" であり、これによりトランジスタQ4がオンして、
ローカルデータ線4 はライト／イレーズ用データバス線
7bに接続される。逆に、あるコアがデータ読み出しモー
ドの時、そのコアではコア選択信号SELa（ｉ）が"H"で
あり、これによりトランジスタQ3がオンして、ローカル
データ線4 はリード用データバス線7bに接続される。
【００６１】図６は、図１の各コアにおけるアドレス線
スイッチ回路3 に含まれる電源線スイッチ回路部41の構
成を示している。ここでは、図２では図示を省略したイ
ネーブル信号ENBa，ENBbの発生経路を示している。
【００６２】この電源線スイッチ回路部41は、図２に示
したスイッチ回路3 内のコア選択回路32b により選択的
に活性化されるレベルシフタ402a，402bと、これらのレ
ベルシフタ402a，402bの出力によりそれぞれ制御される
トランスファゲート403a，403bを有する。トランスファ
ゲート403a，403bはそれぞれリード用電源線8a，ライト
／イレーズ用電源線8bを行列デコーダ2 に選択的に接続
するものである。
【００６３】例えば、コア選択回路32b の出力であるコ
ア選択信号SELbが"H" の時、即ち、そのコアがデータ書
き込みまたは消去モードの時、レベルシフタ402bが活性
化される。これにより、レベルシフタ402bから得られる
電圧レベルがシフトされた制御信号によりトランスファ
ゲート403bがオンし、ライト／イレーズ用電源線8bの書
き込みまたは消去用電源電位（例えば昇圧された電位VS
W ）が行列デコーダ2に供給される。
【００６４】コアが読み出しモードの時は、コア選択信
号SELbは"L" であり、この時、レベルシフタ402aが活性
化され、トランスファゲート403aがオンする。これによ
り、リード用電源線8aのリード用電源電位Vddrがトラン
スファゲート403aを介して行列デコーダ2 に供給され
る。
【００６５】インタフエース回路14においてコマンドを
デコードして得られるデータ書き込み信号WRITE または
消去信号ERASE は、各コア毎に用意されたコアブロック
レジスタ42に、コア内のどのブロックが書き込みまたは
消去として選択されたかを示す情報として保持される。
このコアブロックレジスタ42の情報に基づいて、コアビ
ジー出力回路43が、そのコアが書き込みまたは消去モー
ドにあることを示すビジー出力として、イネーブル信号
ENBb＝"H" を出すことになる。これらのコアブロックレ
ジスタ42およびコアビジー出力回路43の詳細は後述す
る。
【００６６】図７は、図１中のアドレスバッファ10の構
成例を示している。
【００６７】アドレスバッファ10は、第１のバッファ段
501 、第２のバッファ段502 および第3 のバッファ段50
3 ，504 の3 段構成となっている。第１のバッファ段50
1 は、チップ外部から供給されるアドレス信号のノイズ
低減や内部保護の機能を持つ。第２のバッファ段502 で
は、供給されるアドレス信号をそのままスルーして第3
のバッファ段503 に供給すると共に、ラッチ回路505 に
供給する。
【００６８】データ読み出しモードの時は、第２のバッ
ファ段502 をスルーしたアドレス信号が、第3 のバッフ
ァ段503 において相補信号に変換されてリード用アドレ
スバス線6aに供給される。データ書き込みの時は、アド
レス信号は動作終了までラッチ回路505 に保持され、そ
のアドレス信号が第3 のバッファ段504 に供給されて相
補信号に変換されてライト／イレーズ用アドレスバス線
6bに供給される。
【００６９】第２のバッファ段502 におけるカウンタ回
路506 は、データ消去モードにおいて、べリフアイ動作
の際にアドレスをインクリメントするためのものであ
る。即ち、消去べリフアイにおいては、カウンタ回路50
6 により順次更新されるアドレス信号がバッファ段504
を介してライト／イレーズ用アドレスバス線6bに供給さ
れることになる。
【００７０】図８は、図６中のコアブロックレジスタ42
とコアビジー出力回路43の構成例を示している。
【００７１】コアフロックレジスタ42は、各コア毎に、
コア内のブロック数n に等しい数のレジスタRO〜Rn−1
を有する。データ書き込み信号WRITE または消去信号ER
ASEが入ると、選択されたコアの選択されたブロックに
対応するレジスタにフラグ"H" が動作終了まで保持され
る。コアピジー出力回路43は、コアレジスタブロック42
の各レジスタの出力の論理和をとるオア(OR)ゲート431
を有する。あるコアについて、書き込みまたは消去のブ
ロックが一つでも選択されると、コアビジー出力回路43
ではORゲート431 がコアビジー出力（即ち、書き込みま
たは消去イネーブル信号）ENBb＝"H" を出す。書き込み
または消去の選択がなされていないコアにおいては、EN
Bb＝"L" であり、これは読み出しイネーブルであること
を示す。
【００７２】図９は、図１中のコア内の具体的な構成例
を示し、図１０は、図１中のブロック内の具体的な構成
例を示す。
【００７３】図９中の各ブロックBO〜Bn−1 は、複数本
づつのビット線BLとワード線WLが交差して配設され、そ
れらの交差部にメモリセルMCが配置される。各ブロック
BO〜Bn−1 は、ビット線BLとワード線WLが連続して配設
されて、一括消去の単位となる。これらのブロックBO〜
Bn−1 の配列の端部にワード線を選択するメイン行デコ
ーダ701 が配置され、各ブロックの問にブロック選択を
行う行サブデコーダ702 が配置される。列デコーダは、
各ブロックBO〜Bn−1 のビット線端部に配置されてビッ
ト線選択を行うカラムゲート704 と列ブリデコーダ703
とから構成されている。
【００７４】図１１は、図１中のリード用センスアンプ
回路11a およびべリフアイ用センスアンプ回路11b と外
部人出力パッドの間に配置される入出力回路部の構成例
を示す。
【００７５】ORゲート901 ，902 は、図２で説明した各
コアのコア選択回路32a が出力するデータポーリング信
号POLi（1 ＝0 〜m −1 ）を順次足し算して出力するた
めのデータポーリング出力回路を構成している。
【００７６】出力切り換え回路904 は、リード用センス
アンプ回路11a の読み出し出力と、データポーリング信
号とを切り換えて出力バッファ906 に転送する。
【００７７】データ比較回路905 は、データ書き込みま
たは消去時にべリフアイ用センスアンプ回路11b により
べリフアイ読み出しされた出力データを判定する。書き
込みの場合であれば、入力バッファ907 から供給される
書き込みデータとべリフアイ読み出しデータを比較する
ことになる。判定結果がNGであれば、その判定結果はラ
イト／イレーズ制御回路15に送られ、再書き込みの制御
がなされる。消去の時も同様に、べリフアイ結果がNGで
あればライト／イレーズ制御回路15に送られ、再消去が
なされる。
【００７８】以上のように構成されたフラッシュメモリ
において、データ書き込み動作とデータ読み出し動作の
同時実行の詳細、具体的にはあるコアについてデータ書
き込み中に他のコアでのデータ読み出しを行う場合の動
作を以下に説明する。
【００７９】チップに対して書き込みコマンドが入力さ
れると、インタフエース回路14から書き込みフラグWRIT
E が出力される。この内部信号を受けて、アドレスバッ
ファ10では、書き込みを行うメモリセルのアドレス信号
が書き込み終了までラッチされ、同時にライト／イレー
ズ用アドレスバス線6bにラッチしたアドレスデータが出
力される。同時に書き込み対象となったセルを含むブロ
ックの情報がコアブロックレジスタ42の対応するレジス
タに、ビジー情報"H" として書き込まれる。
【００８０】こうして選択されたコアを例えばコアA と
称する。コアA では、コアビジー出力回路43がコアビジ
ー出力"H" （即ち、イネーブル信号ENBb＝"H" ）を出力
する。これにより、コアA のコア選択信号SELbが"H" と
なり、コアA への読み出し要求は禁止される。
【００８１】また、イネーブル信号ENBbとコア選択信号
SELbとにより、ライト／イレーズ用アドレスバス線6b上
の書き込み用アドレス信号が選択されたコアA のデコー
ダ2に入力され、同時に各デコーダ2 の電源にはライト
／イレーズ用電源線8bの電源電位が供給され、コアA の
データ線4 にライト／イレーズ用データバス線7bが接続
される。これにより、選択されたコアA の選択されたメ
モリセルでのデータ書き込みが実行される。
【００８２】書き込みモードでは、I/O パッドから入力
され、データ入力バッファ907 を介してデータ比較回路
905 にラッチされた書き込みデータに対応して、書き込
み負荷回路が制御される。その間に、コアA 以外の例え
ばコアB のメモリセルに対してデータ読み出し要求が入
ると、コアB では、コアピジー出力即ちイネーブル信号
ENBbが"L" 、コア選択信号SELbが"L" であるので、デー
タ読み出しが実行される。
【００８３】即ち、リード用アドレスバス線6aのアドレ
ス信号がコアB の行列デコーダ2 に供給され、同時にそ
の行列デコーダ2 にはリード用電源電位が供給される。
選択されたメモリセルのデータは、データ線4 に読み出
され、これがリード用データバス線7aを介してリード用
センスアンプ回路11a に転送されて検知増幅される。読
み出しアドレスとして、書き込み実行中のコアA 内のア
ドレスが入力されると、コアA ではイネーブル信号ENBb
が"H" であるので、コアA でのデータポーリング信号PO
L が"H" となる。このデータポーリング信号は、出力切
り換え回路904 により外部に出力される。
【００８４】データ読み出し動作は、書き込み実行中の
コアA 以外のメモリセルのデータに関してはどこでも実
行可能となり、バンクエリアの制限はなくなる。
【００８５】次に、データ消去動作の実行中にデータ読
み出し動作を行う場合の回路動作について説明する。
【００８６】データ消去コマンド命令が入力されると、
インタフエース回路14から消去フラグERASE が出力され
る。これにより、消去対象のブロックレジスタにビジー
情報び"H" が書き込まれる。これと同時に、アドレスバ
ッファ10ではカウンタ回路506 が動作し、全フロックレ
ジスタを順番にサーチする。そして、ビジー情報"H"が
書き込まれているブロックを含むコアA のアドレスと一
致すると、コア選択信号SELbが"H" となり、書き込みの
場合と同様にコアA のデコーダ回路に、ライト／イレー
ズ電源線8bの消去用電源が供給され、ライト／イレーズ
用アドレスバス線6bのアドレスが供給され、ローカルデ
ータ線がライト／イレーズ用データバス線7bに接続され
る。これにより、対象ブロックに消去電圧が印加され
る。この後、対象ブロックのメモリセルは、カウンタ回
路506 によりインクリメントされて順次べリフアイが実
行される。
【００８７】以上の消去実行中の読み出し動作は、上述
の書き込み実行中の場合と同様である。
【００８８】次に、データポーリング回路動作を説明す
る。コアA での書き込みまたは消去実行中にコアA に読
み出し命令が入力された時、コアA のイネーブル信号EN
Baは"L" 、コアA の選択信号SELaも"L" である。これに
より、コアA での読み出し動作が禁止される。そして、
この時は、コアA ではデータポーリング信号POL が"H"
となり、これがポーリングバス線に出力され、データポ
ーリング信号として出力切り換え回路904 に入力され
る。出力切り換え回路904 は、その信号を受けて、出力
バッファ回路906 にセンスアンプ回路11a の出力ではな
く、ポーリングデータを出力する。
【００８９】＜第１の実施形態＞図１２は、本発明の第
１の実施形態に係るフラッシュメモリのチップ上に形成
されたシステム構成の一部を示しており、基本的な構成
は図１に示した同時実行可能なフラッシュメモリのシス
テム構成と同じである。
【００９０】図１２において、メモリセル部はメモリセ
ルをアレイ状に配置し、最小消去単位（ブロック）毎に
行列デコーダ2 を有し、複数のブロックおよびこれらに
共通の行列プリデコーダ（図示せず）とデータ線（ロー
カルデータ線）4 を有するコアが構成される。そして、
１ないし複数のコアからバンクが構成される。
【００９１】各コアは、コア内のブロックに対するデー
タ書き込みまたは消去命令が入力された時にデータ書き
込みまたは消去動作の間、データ書き込みフラグまたは
消去フラグを保持するコアブロックレジスタ（図６中の
42に相当、図示せず）を備えている。そして、このコア
ブロックレジスタのフラグを監視して、当該コア内のブ
ロックがデータ書き込みまたは消去動作が実行されてい
る場合に書き込みイネーブル信号または消去イネーブル
信号としてコアビジー信号を出力するコアビジー出力回
路43（図５中の43に相当）を備えている。なお、コアビ
ジー信号とは逆論理の信号をレディー信号とする。
【００９２】前記バンクの近傍には、読み出し用アドレ
ス線（リード用アドレス線）6a、書き込み／消去用アド
レス線（オート用アドレス線）6b、読み出し用データ線
（グローバルリード用データ線）7a、書き込み／消去用
データ線（グローバルオート用データ線）7b、読み出し
用（リード用）電源線8aおよび書き込み／消去用（オー
ト用）電源線8bが配設されている。
【００９３】前記各アドレス線6a、6bはアドレスバッフ
ァに接続され、前記グローバルリード用データ線7aは読
み出し用（リード用）センスアンプに接続され、前記グ
ローバルオート用データ線7bは書き込み／消去用（オー
ト用）センスアンプに接続されている。
【００９４】各コアのアドレス・電源スイッチ3 は、ビ
ジー信号およびコア選択信号により制御され、コアのビ
ジー時にはコア内の行列デコーダ2 をオート用アドレス
線6bおよびオート用電源線8bに接続し、コアのレディー
時にはコア内の行列デコーダ2 をリード用アドレス線6a
およびリード用電源線8aに接続するように切り換え制御
する。これにより、選択されたセルに所望の電位が印加
されるようになる。
【００９５】各コアのデータ線スイッチ16は、ビジー信
号およびコア選択信号により制御され、レディー・コア
の選択時／非選択時に対応して、ローカルデータ線4 と
グローバルリード用データ線7aとを接続／非接続状態に
する。また、ビジー・コアの選択時／非選択時に対応し
て、ローカルデータ線4 とグローバルオート用データ線
7bとを接続／非接続状態にする。
【００９６】さらに、制御回路として、外部からのコマ
ンド入力を受けつける制御回路部（コマンドユーザーイ
ンタフェイスCUI ）141 と、このCUI 141 から非同期で
発生するコマンドを同期的に取り込んで書き込み／消去
動作の各状態遷移を自動制御する回路部（ライトステー
トマシーンWSM ）142 とを有する。
【００９７】上記した第１の実施形態のフラッシュメモ
リは、基本的な構成は図１に示した同時実行可能なフラ
ッシュメモリと同じであり、アドレス線・データ線・セ
ンスアンプが書き込み／消去用と読み出し用に完全に分
離されている。そして、書き込み／消去動作の対象コア
は、ビジー信号により制御され、読み出し動作の対象コ
アとは互いに干渉しないので、多重選択が防止される。
【００９８】＜書き込み／消去動作開始時のタイミング
関係＞図１３は、第１の実施形態のフラッシュメモリに
おける書き込み／消去動作開始時の多重選択を防止する
ための制御信号のタイミング関係を示している。
【００９９】前記各コアのコアビジー出力回路43は、書
き込みコマンドが成立すると、アドレスバッファ10のラ
ッチ回路（図７中、505 ）でラッチされているオート用
アドレスに基づいて、そのコアが選択されているかどう
かを判定する。選択状態であると判定した場合には、ビ
ジー信号とコア選択信号を出力して前記行列デコーダ2
をオート用電源線8bに接続し、選択されたセルにWSM 14
2 からの制御を受けて書き込み動作が開始される。
【０１００】また、前記コアビジー出力回路43は、各コ
ア内のブロック数分だけフラグレジスタを有しており、
消去コマンド入力時には対象ブロックのフラグレジスタ
にフラグをセットしていき、消去コマンド成立時にフラ
グがセットされているコアがビジーになる。
【０１０１】そして、前記アドレスバッファ10のカウン
タ回路（図７中、506 ）のカウント出力により選択され
たブロックを有するコアは、コア選択信号を出力して行
列デコーダ2 をオート用電源線8bに接続し、選択された
ブロックにWSM 142 からの制御を受けて消去動作が開始
される。
【０１０２】上記したような書き込み／消去動作開始時
のコマンド成立、ビジー信号成立、コア選択信号成立の
順序関係は、必ずコマンド成立→ビジー信号成立→コア
選択信号成立となっているので、ビジー状態のコアとレ
ディー状態のコアとのアドレス的な多重選択は発生せ
ず、かつ、多重選択が発生しないのでオート用電源線か
らみた各コア側を容量は一定となり、電源電位の遷移も
安定している。
【０１０３】なお、ローカルデータ線4 は、必ずビジー
・コアにのみ接続される。
【０１０４】即ち、図１３に示したように信号の順序関
係を持たせることにより、書き込み／消去動作開始直後
の多重選択が完全に防止され、書き込み／消去動作と読
み出し動作が完全に分離される。
【０１０５】＜書き込み／消去動作終了時のタイミング
関係＞図１４は、第１の実施形態のフラッシュメモリに
おける書き込み／消去動作終了時の多重選択を防止する
ための制御信号のタイミング関係を示している。
【０１０６】図１４中に実線で示すように、コマンド、
ビジー信号、コア選択信号のリセットの順序関係を、コ
マンドリセット→コア選択信号リセット→ビジー信号リ
セットとする。上記コマンドのリセットは、書き込み／
消去動作が終了すると、WSMより発生する書き込み／消
去コマンドをリセットする信号を用いてCUI をリセット
する。
【０１０７】この際、前記コアビジー出力回路43は、コ
マンド成立時にはコマンド成立を受けて直ぐにビジー信
号を出力し、コマンドリセット時にはコア選択信号リセ
ットを待ってビジー信号をリセットするようなディレイ
回路（コマンドに対して立下りを遅延させる回路）を適
切に組み入れる必要がある。
【０１０８】なお、第１の実施形態のフラッシュメモリ
における書き込み／消去動作終了時に、前記書き込み／
消去動作開始時における信号成立の順序関係を反転した
場合を考えてみる。この場合、図１４中に点線で示すよ
うに、コマンドリセット→ビジー信号リセット→コア選
択信号リセットの順序となるが、ビジー信号リセット→
コア選択信号リセットの期間、ビジー状態だったコアは
一瞬レディー状態となってしまい、読み出し動作を行っ
ている他のコアと多重選択が発生する。
【０１０９】多重選択が発生すると、読み出し用電源線
からみた容量も変化するので、読み出し電位が安定しな
いといった不具合が発生する。また、前記ローカルデー
タ線4 が読み出し中に多重選択されるので、読み出しデ
ータが正しく読めないといった不具合が発生する。
【０１１０】これらの不具合は、図１４中に実線で示し
たように信号成立の順序関係を持たせることにより解決
することができる。
【０１１１】＜書き込み／消去動作のサスペンド入力
時、レジユーム入力時＞第１の実施形態のフラッシュメ
モリが書き込み／消去動作を一時中断する（サスペン
ド）機能、および、一時中断後に再度書き込み／消去動
作を復帰させる（レジユーム）機能を有する場合、多重
選択を防止するための制御信号の望ましいタイミング関
係を以下に説明する。
【０１１２】図１５は、書き込み／消去動作のサスペン
ド機能を有するフラッシュメモリにおける書き込み／消
去動作のサスペンド入力時における多重選択を防止する
ための制御信号のタイミング関係を示している。
【０１１３】図１６は、書き込み／消去動作のレジユー
ム機能を有するフラッシュメモリにおける書き込み／消
去動作のレジユーム入力時における多重選択を防止する
ための制御信号のタイミング関係を示している。
【０１１４】まず、書き込み／消去動作の一時中断時に
は、主に書き込み／消去動作を実行していたコア内の非
対象ブロックのセルデータを読み出す。この際、書き込
み／消去コマンドをリセットすることなく、コアをビジ
ー状態からレディー状態に切り換える必要がある。ま
た、前記オート用電源線8bからリード用電源線8aに切り
換える必要があるので、電源遷移のためにある程度時間
を要する。その間にも、他のコアの読み出し動作が発生
する。
【０１１５】そこで、書き込み／消去動作のサスペンド
入力時には、図１５に示すように、書き込み／消去動作
を行っていたコアの前記コアビジー出力回路43は、コア
選択信号リセット→ビジー信号リセットという順序関係
で信号をリセットする。
【０１１６】また、書き込み／消去動作のレジユーム入
力時には、図１６に示すように、ビジー信号成立→コア
選択信号成立という順序関係で信号を復帰させる。
【０１１７】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、書き込み／消去動作中のバンクと読み出し動
作中のバンクを、書き込み／消去実行開始時や終了時、
書き込み／消去の一時中断やその復帰時の各切換時にタ
イミングを適切にとって回路的に完全に分離することが
でき、書き込み／消去実行バンクと読み出し実行バンク
の多重選択を確実に防止できるので、書き込み／消去実
行バンクと読み出し実行バンクとを互いに干渉しないよ
うに完全に分離でき、正常に同時実行させることが可能
となる。
【図面の簡単な説明】
【図１】本発明が適用される半導体記憶装置として、同
時実行可能なフラッシュメモリのチップ構成の一例を示
すブロック図。
【図２】図１中の各コアにおけるアドレス線スイッチ回
路に含まれるアドレス線スイッチ回路部の構成の一例を
示す回路図。
【図３】図１中の各コアにおけるアドレス線スイッチ回
路に含まれるアドレス線スイッチ回路部の構成の他の例
を示す回路図。
【図４】図２中の非選択コア内のアドレス信号線等を信
号DISABLE により強制的に接地するための回路部の一例
を示す回路図。
【図５】図１中の隣接するコア1 ，ｉ＋1 に着目してデ
ータ線スイッチ回路の構成例を示す回路図。
【図６】図１中の各コアにおけるアドレス線スイッチ回
路に含まれる電源線スイッチ回路部の構成例を示す回路
図。
【図７】図１中のアドレスバッファの構成例を示すブロ
ック図。
【図８】図６中のコアブロックレジスタとコアビジー出
力回路の構成例を示す回路図。
【図９】図１中のコア内の具体的な構成例を示すブロッ
ク図。
【図１０】図１中のブロック内の具体的な構成例を示す
回路図。
【図１１】図１中のリード用センスアンプ回路およびべ
リフアイ用センスアンプ回路と外部人出力パッドの間に
配置される入出力回路部の構成例を示す回路図。
【図１２】本発明の第１の実施形態に係るフラッシュメ
モリのチップ上に形成されたシステム構成の一部を示す
ブロック図。
【図１３】第１の実施形態のフラッシュメモリにおける
書き込み／消去動作開始時の多重選択を防止するための
制御信号のタイミング関係を示す図。
【図１４】第１の実施形態のフラッシュメモリにおける
書き込み／消去動作終了時の多重選択を防止するための
制御信号のタイミング関係を示す図。
【図１５】第１の実施形態のフラッシュメモリにおける
書き込み／消去動作のサスペンド入力時の多重選択を防
止するための制御信号のタイミング関係を示す図。
【図１６】第１の実施形態のフラッシュメモリにおける
書き込み／消去動作のレジユーム入力時の多重選択を防
止するための制御信号のタイミング関係を示す図。
【符号の説明】
1 …メモリセルアレイ、 2 …行列デコーダ、 3 …アドレス線・電源線スイッチ、 4 …ローカルデータ線、 16…データ線スイッチ、 6a…第１のアドレスバス線（リード用アドレスバス
線）、 6b…第２のアドレスバス線（ライト／イレーズ用アドレ
スバス線）、 7a…第１のデータバス線（リード用データバス線）、 7b…第２のデータバス線（ライト／イレーズ用データバ
ス線）、 8a…第１の電源線（リード用電源線）、 8b…第２の電源線（ライト／イレーズ用電源線）、 43…コアビジー出力回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 秀雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 栗山 正男 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 斉藤 栄俊 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 原 徳正 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD04 AD05 AD08 AD15 AE08

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 電気的書き換え可能な不揮発性メモリセ
    ルを有し、データ消去の単位となるメモリセルの範囲を
    １ブロックとし、１乃至複数のブロックの集合を１コア
    として複数のコアが配列されたメモリセルアレイと、 前記複数のコアのうちデータ書き込みまたは消去を行う
    ために任意個数のコアを選択するコア選択手段と、 前記コア選択手段により選択されたコア内の選択された
    メモリセルにデータ書き込みを行うデータ書き込み手段
    と、 前記コア選択手段により選択されたコア内の選択された
    ブロックのデータ消去を行うデータ消去手段と、 前記コア選択手段により選択されていないコア内のメモ
    リセルに対してデータ読み出しを行うデータ読み出し手
    段とを備えた半導体記憶装置において、 書き込み／消去動作開始時に、書き込み／消去動作また
    は読み出し動作をコアに指示するコマンドと、コアが選
    択されているか否かを指示するコア選択信号と、コアが
    書き込みまたは消去モードにあることを示すビジー信号
    の成立の順序関係が、書き込み／消去動作中のコアと読
    み出し動作中のコアの多重選択が発生しないように適切
    なタイミングをとって設定されることを特徴とする半導
    体記憶装置。
  2. 【請求項２】 電気的書き換え可能な不揮発性メモリセ
    ルを有し、データ消去の単位となるメモリセルの範囲を
    １ブロックとし、１乃至複数のブロックの集合を１コア
    として複数のコアが配列されたメモリセルアレイと、 前記複数のコアのうちデータ書き込みまたは消去を行う
    ために任意個数のコアを選択するコア選択手段と、 前記コア選択手段により選択されたコア内の選択された
    メモリセルにデータ書き込みを行うデータ書き込み手段
    と、 前記コア選択手段により選択されたコア内の選択された
    ブロックのデータ消去を行うデータ消去手段と、 前記コア選択手段により選択されていないコア内のメモ
    リセルに対してデータ読み出しを行うデータ読み出し手
    段とを備えた半導体記憶装置において、 書き込み／消去動作終了時に、書き込み／消去動作また
    は読み出し動作をコアに指示するコマンドと、コアが選
    択されているか否かを指示するコア選択信号と、コアが
    書き込みまたは消去モードにあることを示すビジー信号
    のリセットの順序関係が、書き込み／消去動作中のコア
    と読み出し動作中のコアの多重選択が発生しないように
    適切なタイミングをとって設定されることを特徴とする
    半導体記憶装置。
  3. 【請求項３】 電気的書き換え可能な不揮発性メモリセ
    ルを有し、データ消去の単位となるメモリセルの範囲を
    １ブロックとし、１乃至複数のブロックの集合を１コア
    として複数のコアが配列されたメモリセルアレイと、 前記複数のコアのうちデータ書き込みまたは消去を行う
    ために任意個数のコアを選択するコア選択手段と、 前記コア選択手段により選択されたコア内の選択された
    メモリセルにデータ書き込みを行うデータ書き込み手段
    と、 前記コア選択手段により選択されたコア内の選択された
    ブロックのデータ消去を行うデータ消去手段と、 前記コア選択手段により選択されていないコア内のメモ
    リセルに対してデータ読み出しを行うデータ読み出し手
    段とを備えた半導体記憶装置において、 書き込み／消去動作の一時中断時に、書き込み／消去動
    作または読み出し動作をコアに指示するコマンドと、コ
    アが選択されているか否かを指示するコア選択信号と、
    コアが書き込みまたは消去モードにあることを示すビジ
    ー信号のリセットの順序関係が、書き込み／消去動作中
    のコアと読み出し動作中のコアの多重選択が発生しない
    ように適切なタイミングをとって設定されることを特徴
    とする半導体記憶装置。
  4. 【請求項４】 電気的書き換え可能な不揮発性メモリセ
    ルを有し、データ消去の単位となるメモリセルの範囲を
    １ブロックとし、１乃至複数のブロックの集合を１コア
    として複数のコアが配列されたメモリセルアレイと、 前記複数のコアのうちデータ書き込みまたは消去を行う
    ために任意個数のコアを選択するコア選択手段と、 前記コア選択手段により選択されたコア内の選択された
    メモリセルにデータ書き込みを行うデータ書き込み手段
    と、 前記コア選択手段により選択されたコア内の選択された
    ブロックのデータ消去を行うデータ消去手段と、 前記コア選択手段により選択されていないコア内のメモ
    リセルに対してデータ読み出しを行うデータ読み出し手
    段とを備えた半導体記憶装置において、 書き込み／消去動作の一時中断から再復帰する時に、書
    き込み／消去動作または読み出し動作をコアに指示する
    コマンドと、コアが選択されているか否かを指示するコ
    ア選択信号と、コアが書き込みまたは消去モードにある
    ことを示すビジー信号の成立の順序関係が、書き込み／
    消去動作中のコアと読み出し動作中のコアの多重選択が
    発生しないように適切なタイミングをとって設定される
    ことを特徴とする半導体記憶装置。
  5. 【請求項５】 請求項１乃至４に記載された４通りの順
    序関係の全てを満たすように構成されることを特徴とす
    る半導体記憶装置。
  6. 【請求項６】 前記各コアに対応して設けられ、対応す
    るコアに関する前記ビジー信号を出力するコアビジー出
    力回路を具備し、 前記コアビジー出力回路は、前記書き込み／消去動作開
    始時に、コマンド成立→ビジー信号出力→コア選択信号
    成立の順序を満たすようにビジー信号を出力することを
    特徴とする請求項１記載の半導体記憶装置。
  7. 【請求項７】 前記各コアに対応して設けられ、対応す
    るコアに関する前記ビジー信号を出力するコアビジー出
    力回路を具備し、 前記コアビジー出力回路は、前記書き込み／消去動作終
    了時のコマンドリセットの際に、コア選択信号リセット
    →ビジー信号リセットの順序を満たすようにビジー信号
    を出力することを特徴とする請求項２記載の半導体記憶
    装置。
  8. 【請求項８】 前記各コアに対応して設けられ、対応す
    るコアに関する前記ビジー信号を出力するコアビジー出
    力回路を具備し、 前記コアビジー出力回路は、前記書き込み／消去動作の
    一時中断時に、コマンドがリセットされない状態のま
    ま、コア選択信号リセット→ビジー信号リセットの順序
    を満たすようにビジー信号を出力することを特徴とする
    請求項３記載の半導体記憶装置。
  9. 【請求項９】 前記各コアに対応して設けられ、対応す
    るコアに関する前記ビジー信号を出力するコアビジー出
    力回路を具備し、 前記コアビジー出力回路は、前記書き込み／消去動作の
    一時中断から再復帰する時に、ビジー信号出力→コア選
    択信号成立の順序を満たすようにビジー信号を出力する
    ことを特徴とする請求項４記載の半導体記憶装置。
  10. 【請求項１０】 前記コアビジー出力回路は、請求項６
    乃至９に記載された４通りの順序関係の全てを満たすよ
    うにビジー信号を出力することを特徴とする半導体記憶
    装置。
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