JPH11339487A

JPH11339487A - 不揮発性半導体記憶装置

Info

Publication number: JPH11339487A
Application number: JP14070598A
Authority: JP
Inventors: Toshio Yamamura; 俊雄山村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-05-22
Filing date: 1998-05-22
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】消去対象となっているセルブロック以外のメ
モリセルに対して、先に実行されている消去動作中に、
書込み、読み出しが可能にし、見かけ上の消去時間を短
縮する。【解決手段】電気的に書き換え可能なメモリセルがマ
トリクス状に配置される複数のセルアレイと、隣り合う
セルアレイのビット線同志の接続および両端に位置する
セルアレイのビット線とセンスアンプとの接続を制御す
るトランスファーゲートと、セルアレイに対応して設け
られ、それぞれのセルアレイの選択されたワード線に各
動作モードに応じた電位を印加するワード線ドライバ回
路と、前記トランスファーゲートの接続を制御するアレ
イセレクタとを具備し、あるセルアレイが消去状態のと
きに他のセルアレイをセンスアンプに接続するよう制御
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＥＥＰＲＯＭのブ
ロック消去動作に関するものである。

【０００２】

【従来の技術】現在、一括消去型のＥＥＰＲＯＭはパー
ソナル・コンピュータのメモリカード、ディジタル形態
端末における音声、画像記録用と向けに開発されてお
り、その市場は確立されつつある。また、さらなる大容
量化に向けた開発が盛んに行われている。

【０００３】図１２（ａ）にＮＡＮＤ型ＥＥＰＲＯＭの
メモリセルの構成とその消去動作時のバイアス電圧の関
係を示す。ＮＡＮＤ接続されたメモリセル束は、その一
端を選択トランジスタＱ１、Ｑ２を介してビット線ビッ
ト線ＢＬ１、ＢＬ２に接続され、他端を選択トランジス
タＱ３、Ｑ４を介して接地電位に接続される。消去時の
各部の電位は、ドレインセレクト線ＳＬ１とソースセレ
クト線ＳＬ２にはＶPPが印加され、メモリセルのワード
線ＷＬ１〜ＷＬ８には０Ｖが印加され、メモリセルの基
板電位にはＶPPが印加される。また、全てのビット線と
ソース線はＯＰＥＮとなる。このときのメモリセルの状
態を図１２（ｂ）に示す。ワード線すなわち制御ゲート
１２０１に０Ｖが印加され基板１２０３にＶPPが印加さ
れるので、浮遊ゲート１２０２中の電子は基板中に引き
抜かれる。このようにしてＮＡＮＤ型ＥＥＰＲＯＭは一
括消去される。

【０００４】図１３に上記ＮＡＮＤ型ＥＥＰＲＯＭの断
面図を示す。Ｎ型半導体基板上に形成されたＰウエル１
に周辺回路部が形成され、Ｐウエル２にメモリセルアレ
イが形成される。消去時は、このＰウエル２に消去電圧
ＶPPが印加され、Ｐウエル２に形成されるメモリセルは
一括消去される。

【０００５】図１４に従来の一括消去型ＥＥＰＲＯＭの
一例としてＮＡＮＤ型ＥＥＰＲＯＭの回路ブロックを示
す。複数の消去ブロック１４０１よりなるメモリセルア
レイ１４０２と、消去ブロック毎に設けられ、ブロック
内のワード線を選択するロウデコーダ１４０３と、メモ
リセルに記憶されるデータの読み出しを行うセンスアン
プ回路１４０４と、入力アドレスＡｄｄおよび各制御信
号Ｃｔｒｌによりメモリセルアレイ内の書込み、読み出
し、消去の制御を行う制御回路１４０５と、書込み昇圧
回路１４０６と、消去昇圧回路１４０７とより構成され
る。書込み昇圧回路１４０６より出力される書込み昇圧
電位ＶPPは、書込み時にロウデコーダ１４０３に入力さ
れ任意のワード線に印加される。また、消去電圧昇圧回
路１４０７より出力される消去昇圧電位ＶEEは消去時に
メモリセルアレイに１４０２に入力され、メモリセルア
レイが形成されるウエルに印加される。

【０００６】このような構成のＮＡＮＤ型ＥＥＰＲＯＭ
において、ブロック消去動作について簡単に説明する。
例えば消去ブロック２を消去する場合、前記消去昇圧電
位ＶEE（例えば２０Ｖ）はメモリセルアレイの全てのメ
モリセルの基板に印加される。つまり、消去対象となっ
ていない消去ブロック１、３〜ｎのメモリセルの基板に
も同様に消去昇圧電位ＶEEが印加されることになる。一
方、ロウデコーダ２は消去ブロック２の全てのワード線
に接地電位を印加し、行デコーダ１、３〜ｎは消去ブロ
ック１、３〜ｎの全てワード線に前記書込み昇圧電位Ｖ
PP（例えば２０Ｖ）を印加する。このため、消去ブロッ
ク２のみが一括消去され、消去ブロック１、３〜ｎのデ
ータはメモリセル内に保持される。

【０００７】このように、従来の一括消去型のＥＥＰＲ
ＯＭにおいては、メモリセルアレイの基板に消去電圧Ｖ
EE、選択された消去ブロックのメモリセルのゲートには
接地電位、非選択の消去ブロックのメモリセルのゲート
には書込み電位ＶPPを印加することになり、消去動作中
はメモリセルアレイに含まれる全てのメモリセルが消去
の電圧設定状態となる。従って、消去対象となっていな
い消去ブロック内のメモリセルに対して、書込み、読み
出しの必要がある場合でも、実行中の消去動作が終了す
るまで、待たなければならないという問題点があった。
特に、１回あたりの消去時間は、書込み、読み出しの動
作時間よりも数十倍から数百倍長く、その間、一括消去
型のＥＥＰＲＯＭを使用するメモリシステムは消去対象
である消去ブロック以外のメモリセルへの書込み、読み
出しを行うことができない。この問題を解決する手段と
して、消去動作を中断し、非選択の消去ブロックへの書
込み、読み出しを行った後、先に行われていた消去動作
を再開するというサスペンド・レジューム機能を設けた
ＥＥＰＲＯＭがある。しかし、この機能を用いても、非
選択の消去ブロックへの書込み、読み出しが行われてい
る間、消去動作が中断されているだけに過ぎず、この間
に選択ブロックの消去が行われるわけではない。

【０００８】さらに微細化が進み、１つのセルアレイの
メモリ容量が大きくなるほど、１つのセルブロックの消
去中に他のセルブロックの読み出し、書込みができない
ことが問題となってくる。

【０００９】

【発明が解決しようとする課題】本願発明は上記問題点
を鑑みてなされたものであり、消去対象となっているセ
ルブロック以外のメモリセルに対して、先に実行されて
いる消去動作中に、書込み、読み出しが可能となるよう
にし、見かけ上の消去時間を短縮するものである。

【００１０】

【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、電気的に書き換え可能なメモリセルが
マトリクス状に配置され、選択されたメモリセルの書込
みデータのもしくは読み出しデータを転送する複数のビ
ット線と前記複数のメモリセルを選択するための複数の
ワード線を有する２以上のセルアレイと、前記ビット線
に書込み、読み出し動作に応じた電位を印加するセンス
アンプ回路と、前記複数のビット線と前記センスアンプ
の接続を制御するトランスファーゲートと、前記セルア
レイに対応して設けられ、それぞれのセルアレイの選択
されたワード線に消去、書込み、読み出し動作に応じた
電位を印加するワード線ドライバ回路と、前記トランス
ファーゲートの接続を制御するアレイセレクタとを具備
する。このため、一方のセルアレイの消去動作と他方の
セルアレイの読み出しもしくは書込み動作とを同時に行
うことができる。

【００１１】また、電気的に書き換え可能なメモリセル
がマトリクス状に配置され、選択されたメモリセルの書
込みデータもしくは読み出しデータを転送する複数のビ
ット線と前記複数のメモリセルを選択するための複数の
ワード線を有する２以上のセルアレイと、前記ビット線
に書込み、読み出し動作に応じた電位を印加する第１お
よび第２のセンスアンプ回路と、隣り合う前記セルアレ
イのビット線同志の接続を制御する第１のトランスファ
ーゲートと、前記セルアレイのうち一端に位置するセル
アレイのビット線の一端と前記第１のセンスアンプ回路
との接続を制御する第２のトランスファーゲートと、前
記セルアレイのうち他端に位置するセルアレイのビット
線の一端と前記第２のセンスアンプ回路との接続を制御
する第３のトランスファーゲートと、前記セルアレイに
対応して設けられ、それぞれのセルアレイの選択された
ワード線に消去、書込み、読み出し動作に応じた電位を
印加するワード線ドライバ回路と、前記トランスファー
ゲートの接続を制御するアレイセレクタとを具備する。
このため、一方のセルアレイの消去動作およびそれに続
く消去ベリファイ動作と他方のセルアレイの読み出しも
しくは書込み動作およびそれに続く書込みベリファイ動
作とを同時に行うことができる。

【００１２】

【発明の実施の形態】本願発明の第１の実施例のブロッ
ク図を図１に示す。セルアレイ１〜４はそれぞれ別個の
ウェル内に形成され、ビット線トランスファーゲートＱ
０１〜Ｑ４ｎを介してそれぞれビット線ＢＬ１〜ＢＬｎ
を共有する。

【００１３】センスアンプ１、２は前記ビット線ＢＬ１
〜ＢＬｎの両端に接続される。センスアンプ１、２はセ
ルアレイからの１ページ分の読み出しデータを一度にセ
ンスして保持し、メモリセルの読み出しデータは、図示
しない出力制御回路によってシリアルに出力される。ま
た、センスアンプ回路１、２は書き込み時は書込みデー
タを書込み動作中保持する。

【００１４】ワード線ドライバ回路１〜４はそれぞれ前
記セルアレイ１〜４に対応して設けられ、セルアレイ中
に含まれるローデコーダを介して、消去、書込み、読み
出し時に、メモリセルの制御ゲートすなわちワード線に
所定の電位を供給する。

【００１５】アレイアドレスプリデコーダは内部アドレ
ス信号Ａ２０、Ａ２１より、アレイアドレスをデコード
して信号Ｓｉ（ｉ＝１〜４）を送出する。ブロックアド
レスプリデコーダは内部アドレス信号信号Ａ１２〜Ａ１
９より、セルアレイを構成する２５６のブロックのブロ
ックアドレスをデコードする。ページアドレスプリデコ
ーダは内部アドレス信号Ａ８〜Ａ１１より、ブロックを
構成する１６のページのページアドレスをデコードす
る。

【００１６】基板電圧切替回路１〜４はそれぞれ前記セ
ルアレイ１〜４に対応して設けられ、セルアレイの形成
されるウェルに印加する電位を切り替える。アレイセレ
クタはビット線トランスファーゲートＱ０１〜Ｑ４ｎの
ＯＮ／ＯＦＦを制御し、任意のセルアレイをセンスアン
プ１もしくは２に接続する。

【００１７】入出力およびシーケンス制御回路はアドレ
ス信号Ａｄｄとコマンド信号Ｃｏｍを受けて、内部アド
レス信号Ａ８〜２１、セルアレイの動作状態を示す信号
ＥＲＡＳＥｉ、ＰＲＯＧｉ、ＲＥＡＤｉ（ｉ＝１〜４）
を送出し、ワード線ドライバ、各アドレスデコーダおよ
びアレイセレクタの制御を行う。

【００１８】ここで、ワード線ドライバ回路１〜４の出
力信号ＣＧ１〜４はそれぞれブロック内のワード線に対
応する本数（例えば１６本）の出力を有する。ブロック
はメモリセルの消去の単位である。

【００１９】図２は図１の入出力およびシーケンス制御
回路の構成を示すブロック図である。本実施例はコマン
ド制御方式のＥＥＰＲＯＭを前提としているので、消
去、書込み、読み出しの各動作はチップ外部から入力さ
れるコマンドＣｏｍにより制御される。入出力回路およ
びシーケンス制御回路は、入出力回路部２０１とアレイ
選択制御部２０２とシーケンス制御回路部２０３とで構
成される。

【００２０】入出力回路部２０１はコマンドレジスタ２
０４とカラムアドレスレジスタ２０５とページアドレス
レジスタ２０６ブロックアドレスレジスタ２０７とアレ
イアドレスレジスタ２０８より構成される。外部からコ
マンドＣｏｍが入力されると、コマンドレジスタ２０４
にはコマンドフラグがラッチされる。コマンドフラグ
は、書込みモードがＰｃｍｄ、読み出しモードがＲｃｍ
ｄ、消去モードがＥｃｍｄとなっている。この後の一連
の動作は、前記各モードのシーケンサによって制御され
る。シーケンサは書込み、消去、モードでは内部ベリフ
ァイ動作および、書込み、消去が正しく行われたかどう
かを判定するパス・フェイル判定までを含めてチップ内
部で自動的に制御を行う。アレイアドレスレジスタ、ブ
ロックアドレスレジスタ、ページアドレスレジスタ、カ
ラムアドレスレジスタはそれぞれ、アレイ、ブロック、
ページ、カラムの各アドレスを保持する。本実施例では
メモリセルアレイが４つなので、各アレイのアドレスは
アドレス信号の上位２ビットで示される。

【００２１】アレイ選択制御部２０２は消去アレイ選択
フラグ２０９、書込みアレイ選択フラグ２１０、読み出
しアレイ選択フラグ２１１より構成され、前記アレイア
ドレスレジスタ２０８に保持されるアレイアドレスＡ２
１、Ａ２２と前記コマンドレジスタに保持されるコマン
ドフラグＥｃｍｄ、Ｐｃｍｄ、Ｒｃｍｄより、各アレイ
毎に消去、書込み、読み出し中であることを示すアレイ
選択フラグＥＲＡＳＥｉ、ＰＲＯＧｉ、ＲＥＡＤｉ（ｉ
＝１〜４）を生成する。

【００２２】シーケンス制御回路部２０３は消去制御回
路２１２、プログラム制御回路２１３、読み出し制御回
路２１４より構成される。消去制御回路２１２は消去コ
マンドフラグＥｃｍｄより、消去実行信号Ｅｅｘｅｃお
よび消去ベリファイ実行信号Ｅｖｅｒｉｆｙと前記消去
アレイ選択フラグ２０９のリセット信号ＲＥＳＴＥを生
成する。書込み制御回路２１３は書込みコマンドフラグ
Ｐｃｍｄより、書込み実行信号Ｐｅｘｅｃおよび書込み
ベリファイ実行信号Ｅｖｅｒｉｆｙと前記書込みアレイ
選択フラグ２１０のリセット信号ＲＥＳＴＰを生成す
る。読み出し制御回路２１４は読み出しコマンドフラグ
Ｒｃｍｄより、読み出し実行信号Ｒｅｘｅｃと前記読み
出しアレイ選択フラグ２１１のリセット信号ＲＥＳＴＲ
を生成する。

【００２３】図３（ａ）は図２のアレイ選択制御部２０
２を構成する消去アレイ選択フラグ２０９の詳細を示し
た図である。図２（ａ）の回路の数はメモリセルアレイ
の数に対応して設けられており、表に示すアレイアドレ
スの組み合わせで、対応するメモリセルアレイの消去選
択フラグＥＲＡＳＥｉ（ｉ＝１〜４）を生成する。

【００２４】図３（ｂ）は図２のアレイ選択制御部２０
２を構成する書込みアレイ選択フラグ２１０の詳細を示
した図である。図２（ｂ）の回路の数はメモリセルアレ
イの数に対応して設けられており、表に示すアレイアド
レスの組み合わせで、対応するメモリセルアレイの書込
み選択フラグＰＲＯＧｉ（ｉ＝１〜４）を生成する。書
込みアレイ選択フラグ２１０の入力には対応する前記消
去アレイ選択フラグ２０９より生成される消去選択フラ
グＥＲＡＳＥｉ（ｉ＝１〜４）が入力されるため、消去
動作中のメモリセルアレイに対して書込み選択フラグＰ
ＲＯＧｉ（ｉ＝１〜４）は生成されない。

【００２５】図３（ｃ）は図２のアレイ選択制御部２０
２を構成する読み出しアレイ選択フラグ２１１の詳細を
示した図である。回路構成は書込みアレイ選択フラグ２
１０と同様であり、消去動作中のメモリセルアレイに対
して書込み選択フラグＰＲＯＧｉ（ｉ＝１〜４）は生成
されない。

【００２６】図４は図１に示す１つのセルアレイ１とそ
の周辺回路を示す図である。セルアレイ４０１は２５６
のセルブロック１〜２５６より構成され、それぞれのセ
ルブロックにはロウデコーダ１〜２５６対応して設けら
れる。ここでセルブロックは消去の最小単位となってい
る。メモリセルアレイ４０１のビット線ＢＬｉ０〜ＢＬ
ｉｎはビット線トランファーゲートＱｉ１〜Ｑｉｎを介
して隣接するセルアレイのビット線ＢＬｉ−１０〜ＢＬ
ｉ−１ｎもしくはセンスアンプと接続され、さらに、ビ
ット線トランファーゲートＱｉ＋１１〜Ｑｉ＋１ｎを介
して隣接するセルアレイのビット線ＢＬｉ＋１０〜ＢＬ
ｉ＋１ｎと接続される。ビット線トランスファーゲート
Ｑｉ１〜Ｑｉｎ、Ｑ（ｉ＋１）１〜Ｑ（ｉ＋１）ｎのＯ
Ｎ／ＯＦＦはそれぞれ、図示しないアレイセレクタの出
力信号ＡＳｉ、ＡＳ（ｉ＋１）によって制御される。基
板電位切替え回路４０２は、セルアレイ４０１の基板す
なわちセルアレイ４０１が形成されるウエルに印加され
る電位ＶPWELLiを供給する。消去時にＶPWELLiはＶEEと
なる。ワード線ドライバ４０３はセルアレイ４０１のロ
ウデコーダに昇圧電位ＶPPi 、ワード線電位ＣＧｉ００
〜ＣＧｉ１５、対応するセルアレイへの消去実行信号Ｅ
ｅｘｅｃｉとその反転信号／Ｅｅｘｅｃｉ、を供給す
る。ロウデコーダ１〜２５６は、前記ワード線ドライバ
４０３より供給される信号と、図１のアレイアドレスプ
リデコーダのデコード信号Ｓｉ、ブロックアドレスプリ
デコーダのデコード信号ＲＢ１〜ＲＢ１６より、対応す
るセルブロックのワード線に所定の電位を供給する。

【００２７】図５は図４のロウデコーダとセルブロック
の詳細な回路図である。セルブロックは、選択トランジ
スタＳＧ１、ＳＧ２とＮＡＮＤ接続されたメモリセルＭ
Ｃ００〜ＭＣ１５より構成される。ロウデコーダはセル
ブロックデコード部５０１、電圧変換部５０２、トラン
スファーゲート部５０３、５０４、より構成される。ト
ランスファーゲート部５０３、５０４はセルアレイを挟
んで対称に配置されている。本実施例ではひとつのセル
アレイは、図５に示すロウデコーダとメモリセル部が２
５６個で構成されることになる。

【００２８】セルブロックデコード部５０１はデコーダ
回路５０５とラッチ回路５０６より構成される。デコー
ダ回路５０５はアレイアドレスプリデコーダの出力信号
Ｓｉとブロックアドレスプリデコーダの出力信号ＲＢｊ
より対応するセルブロックのアドレスをデコードする。
このデコード信号は電圧変換部５０２に送出されるとと
もに、一方の入力に消去アドレス入力コマンドフラグＥ
Ａｃｍｄを有するＮＡＮＤゲートを介してラッチ回路５
０６に入力される。ラッチ回路５０６は消去アドレス入
力コマンドフラグＥＡｃｍｄが“Ｈ”となり、消去アレ
イ選択フラグＥＲＡＳＥｉが“Ｈ”となった時、すなわ
ち、対応するセルブロックの消去アドレス入力時に消去
情報を取り込み、消去情報を保持する。この消去情報に
基づき対応するセルブロックの消去動作およびベリファ
イ動作が行われる。従って、他のメモリセルアレイがア
クセスされても、対応するセルブロックは消去情報を保
持するので、１つのセルアレイの消去中に他のセルアレ
イを選択して、書込み、読み出しを行うことが可能とな
る。

【００２９】電圧変換部５０２はクロックドインバータ
５０７、５０８とレベルシフト回路５０９より構成され
る。クロックドインバータ５０７はデコーダ回路５０５
の出力に接続され、消去アレイ選択フラグが“Ｈ”の時
デコード信号をレベルシフト回路５０９に送出する。一
方、クロックドインバータ５０８はラッチ回路５０６の
出力に接続され、消去アレイ選択フラグが“Ｌ”の時消
去情報をレベルシフト回路５０９に送出する。レベルシ
フト回路５０９一方の入力はロックドインバータ５０
７、５０８の出力、他方の入力はその反転信号となり、
その電位によって２つの出力ノードＮ１、Ｎ２にＶPPRi
もしくは接地電位を供給する。

【００３０】トランスファーゲート部５０３はノードＮ
１の電位に応じて、端子ＳＧＤの電位をセルアレイの選
択ゲートＳＧ１のゲートに供給するための駆動回路５１
０と、電位ＶPPRiに応じて、端子ＳＧＳの電位をセルア
レイの選択ゲートＳＧ２のゲートに供給するためのトラ
ンジスタ５１１と、ノードＮ１、Ｎ２の電位に応じて、
ワード線ドライバからのワード線駆動信号ＣＧｉ００〜
ＣＧｉ１５をセルアレイのワード線ＷＬ０〜ＷＬ１５に
伝達するトランスファーゲートＴＧ０〜ＴＧ１５と、ノ
ードＮ１の電位に応じて、セルアレイのワード線ＷＬ０
〜ＷＬ１５に接地電位を供給するトランジスタＱ０〜Ｑ
１５より構成される。

【００３１】ロウデコーダのブロック消去時の動作につ
いて以下に説明する。消去セルブロックが含まれるセル
アレイ中のロウデコーダの電圧変換部５０２のＶPPRiに
はワード線ドライバより、内部昇圧電位ＶPPが供給され
る。また、消去選択セルブロックのロウデコーダは、前
記ラッチ回路５０６に保持される消去情報に基づいて、
対応するセルブロックのノードＮ１には昇圧電位ＶPP、
ノードＮ２には接地電位を供給するので、トランスファ
ーゲート部５０３、５０４のトランスミッションゲート
ＴＧ０〜ＴＧ１５はＯＦＦする。このときトランジスタ
Ｑ０〜Ｑ１５がＯＮするので、消去されるセルブロック
のワード線ＷＬ０〜ＷＬ１５には全て接地電位が印加さ
れる。この時、消去選択セルアレイの基板電位ＶPWELL
にＶEEが印加されるので、対応するセルブロック中のメ
モリセルは一括消去される。一方、消去セルブロックが
含まれるセルアレイ中の非選択セルブロックのロウデコ
ーダは、ノードＮ１には接地電位、ノードＮ２には昇圧
電位ＶPPを供給するので、トランスファーゲート部５０
３、５０４のトランスミッションゲートＴＧ０〜ＴＧ１
５はＯＮする。ＣＧｉ００〜ＣＧｉ１５はワード線ドラ
イバ回路よりＶEEが印加されているので、非選択のセル
ブロックのワード線ＷＬ０〜ＷＬ１５には全てＶEEが印
加される。消去選択セルアレイの基板電位ＶPWELL はＶ
EEであることから、非選択セルブロックは消去されな
い。

【００３２】図６は図１に示すアレイ選択セレクタの回
路例である。本実施例は４つのセルアレイより構成され
るため、アレイ選択信号はＡＳ０〜ＡＳ４まで必要であ
る。このため、本実施例のアレイセレクタは図６に示す
回路の入力信号の組み合わせを変えた回路を５つ有する
ことになる。図６に示す回路は信号ＡＳ０を生成する回
路である。このアレイ選択セレクタの出力信号出力ＡＳ
０〜ＡＳ４は、図７、図８に示すように、アレイ毎の動
作モードに対応して電源電圧ＶCC、接地電位ＶSS、ワー
ド線書込み禁止電位ＶPIのいずれかの電位に制御され
る。ワード線書込み禁止電位ＶPIは書込み時に、選択ト
ランジスタのゲートに印加される電位である。ワード線
書込み禁止電位ＶPIは十分昇圧された電位であるため、
非選択ビット線に印加されるビット線書込み禁止電位Ｖ
BLI はしきい値落ちすることなくメモリセルのドレイン
に印加される。

【００３３】例えば図１のセルアレイ２を消去中にセル
アレイ１を読み出すとき、図７に示すようにＡＳ０はＶ
CC、ＡＳ１〜ＡＳ４はＶSSとなり、セルアレイ１はセン
スアンプ１に接続される。セルアレイ２が消去ベリファ
イ動作に入ると、ＡＳ０はＶCC、ＡＳ１はＶSS、ＡＳ２
〜ＡＳ４はＶCCとなり、セルアレイ１はセンスアンプ１
に接続され、セルアレイ２はセンスアンプ２に接続され
る。

【００３４】また、例えば図１のセルアレイ２を消去中
にセルアレイ３に書込みを行うとき、図８に示すように
ＡＳ０〜ＡＳ２はＶSS、ＡＳ３、ＡＳ４はＶPIとなり、
セルアレイ３はセンスアンプ２に接続される。セルアレ
イ２が消去ベリファイ動作に入ると、ＡＳ０、ＡＳ１は
ＶCC、ＡＳ２はＶSS、ＡＳ３、ＡＳ４はＶPIとなり、セ
ルアレイ２はセンスアンプ１に接続され、セルアレイ３
はセンスアンプ２に接続される。

【００３５】図１に示す実施例の動作を図９のタイミン
グチャートを用いて説明する。まず、２つのセルアレイ
間で消去と読み出しを同時に実行する場合を、アレイ２
の消去動作中にアレイ１の読み出し動作を行う場合を例
に説明する。信号ＷＥＢはチップのコントロールピンで
ある。コマンドはこの信号に同期して外部より取り込ま
れる。まず最初に消去対象となるセルブロックを指定す
るために、消去アドレス入力コマンドＥＡｃｏｍｄが入
力され、続いてアドレスデータＡ０〜Ａ２１が入力され
る。これにより図２に示した、ブロックアドレスレジス
タ２０７、アレイアドレスレジスタ２０８に、消去対象
となるセルブロックのアドレスデータがセットされる。
セルブロックのアドレスを示すＡ１２〜Ａ１９によって
セルブロックが、セルアレイのアドレスを示すＡ２０、
Ａ２１によってセルアレイが選択される。このとき、図
５に示す、消去選択されたセルブロックのロウデコーダ
内のラッチ回路５０６には対応するセルブロックの消去
情報が保持される。このラッチ回路５０６は、対応する
セルブロックの消去動作とそれに続く消去ベリファイ動
作中に、上記各アドレスレジスタが並行して行う他のセ
ルアレイの書込み、読み出しアドレスを示しても、ラッ
チ内に保持される消去情報に基づき対応するセルブロッ
クの消去選択状態を保持する。

【００３６】次いで、図２に示すコマンドレジスタ２０
５に消去コマンドが入力されると、消去コマンドフラグ
Ｅｃｍｄが“Ｈ”となり、シーケンス制御回路部２０３
の消去制御回路２１２によって消去実行信号Ｅｅｘｅｃ
が“Ｈ”となり、消去動作が開始される。今、セルアレ
イ２中のセルブロックのアドレスが指定されたので、ア
レイ選択制御部２０２の消去アレイ選択フラグ２０９は
ＥＲＡＳＥ２をセットする。この後、図示しない消去昇
圧回路により消去電圧ＶEEが昇圧され、図４に示す基板
電位切替え回路４０２によって、セルアレイ２の基板電
位ＶPWELL2に消去電圧ＶEEが印加される。また、ワード
線ドライバ２によってＶPPR2、ＣＧ２００〜ＣＧ２１５
がセルアレイ２内のロウデコーダ回路に供給され、消去
選択セルブロックのロウデコーダは対応するセルブロッ
クの全てのワード線にＶSSを印加する。セルアレイ２中
の非選択ブロックのロウデコーダは対応するセルブロッ
クの全てのワード線に消去電位ＶEEを印加するので、セ
ルアレイ２は消去状態となる。

【００３７】上記消去状態中に、信号ＷＥＢに同期し
て、読み出しコマンドが入力され、セルアレイ１のアド
レスが入力される。これにより図２に示した、カラムア
ドレスレジスタ２０５、ページアドレスレジスタ２０
６、ブロックアドレスレジスタ２０７、アレイアドレス
レジスタに２０８に読み出しアドレスデータがセットさ
れる。

【００３８】次に、読み出しコマンドフラグＲｃｍｄが
“Ｈ”となり、シーケンス制御回路部２０３の読み出し
制御回路２１４によって読み出し実行信号Ｒｅｘｅｃが
“Ｈ”となり、読み出し動作が開始される。今、セルア
レイ１中のセルブロックのアドレスが指定されたので、
アレイ選択制御部２０２の読み出しアレイ選択フラグ２
１１はＲＥＡＤ１をセットする。また、ＲＥＡＤ１がセ
ットされると、アレイセレクタの出力ＡＳ０〜ＡＳ４が
変化して、図７に示すようにＡＳ０がＶCC、ＡＳ１〜Ａ
Ｓ４がＶSSとなり、セルアレイ１はセンスアンプ１に接
続される。また、ワード線ドライバ１によってＶPPR1、
ＣＧ１００〜ＣＧ１１５がセルアレイ１内のロウデコー
ダ回路に供給され、読み出し選択セルブロックのロウデ
コーダは対応するセルブロックの対応する選択ワード線
にＶSS、非選択ワード線にＶCCを印加するので、セルア
レイ１の対応するセルブロックは読み出し状態となる。
センスアンプ１に接続されるビット線ＢＬＵｉはセンス
アンプ１によって充電されており、読み出しデータが
“１”のとき、ＮＡＮＤセルに電流が流れるためビット
線電位が下がり、センスアンプ１により“１”データが
読み出される。このとき、セルアレイ２は消去動作を継
続している。

【００３９】上記動作中に、アレイ２は消去動作を終了
し、シーケンス制御回路部２０３の消去制御回路２１２
は消去ベリファイ信号Ｅｖｅｒｉｆｙをセットし、ベリ
ファイ動作に入る。Ｅｖｅｒｉｆｙがセットされると、
アレイセレクタの出力ＡＳ０〜ＡＳ４が変化して、図７
に示すようにＡＳ０がＶCC、ＡＳ１がＶSS、ＡＳ２〜Ａ
Ｓ４がＶCCとなり、セルアレイ１はセンスアンプ１に、
セルアレイ２はセンスアンプ２に接続される。また、ワ
ード線ドライバ２によってＶPPR2、ＣＧ２００〜ＣＧ２
１５がセルアレイ２のロウデコーダ回路に供給され、消
去選択セルブロックのロウデコーダは対応するセルブロ
ックの全１６本のワード線にＶSSを印加するので、セル
アレイ２の対応するセルブロックは消去ベリファイ状態
となる。センスアンプ２に接続されるビット線ＢＬＬｉ
はセンスアンプ２によって充電されており、選択ブロッ
ク無いのセルが消去されていればビット線電位が下が
り、センスアンプ１により“１”データが読み出され、
消去されたことが確認される。

【００４０】次に、２つのセルアレイ間で消去と書込み
を同時に実行する場合を、アレイ２の消去動作中にアレ
イ３の書込み動作を行う場合を例に図１０のタイミング
チャートを用いて説明する。アレイ２が選択されて、消
去状態となるまでの動作は図９に示す場合と同じなの
で、説明を省略する。

【００４１】セルアレイ２の消去状態中に、信号ＷＥＢ
に同期して、書込みコマンドが入力され、セルアレイ３
のアドレスが入力される。これにより図２に示した、カ
ラムアドレスレジスタ２０５、ページアドレスレジスタ
２０６、ブロックアドレスレジスタ２０７、アレイアド
レスレジスタ２０８に書込みアドレスデータがセットさ
れる。

【００４２】次に、書込みコマンドフラグＰｃｍｄが
“Ｈ”となり、シーケンス制御回路部２０３の書込み制
御回路２１３によって書込み実行信号Ｐｅｘｅｃが
“Ｈ”となり、書込み動作が開始される。今、セルアレ
イ３中のセルブロックのアドレスが指定されたので、ア
レイ選択制御部２０２の書込みアレイ選択フラグ２１０
はＰＲＯＧ３をセットする。この後、図示しない書込み
昇圧回路により、書込み電位ＶPP、ワード線書込み禁止
電位ＶPI、ビット線書込み禁止電位ＶBLI が昇圧され
る。また、ＰＲＯＧ３がセットされると、アレイセレク
タの出力ＡＳ０〜ＡＳ４が変化して、図８に示すように
ＡＳ０〜ＡＳ２がＶSS、ＡＳ３、ＡＳ４がＶPIとなり、
セルアレイ３がセンスアンプ２に接続される。またワー
ド線ドライバ３によって、ＶPPR3、ＣＧ３００〜ＣＧ３
１５がセルアレイ３内のロウデコーダ回路に供給され、
書込み選択セルブロックのロウデコーダは対応するセル
ブロックの対応する選択ワード線にＶPP、非選択ワード
線にＶPIを印加するので、セルアレイ３の対応するセル
ブロックは書込み状態となる。センスアンプ２に接続さ
れるビット線ＢＬＬｉはセンスアンプ２によって、選択
ビット線にはＶSS、非選択ビット線にはビット線書込み
禁止電圧ＶPIが印加され、選択セルに書込みが行われ
る。このとき、セルアレイ２は消去動作を継続してい
る。

【００４３】上記状態中に、アレイ２は消去動作を終了
し、シーケンス制御回路部２０３の消去制御回路２１２
は消去ベリファイ信号Ｅｖｅｒｉｆｙをセットし、ベリ
ファイ動作に入る。Ｅｖｅｒｉｆｙがセットされると、
アレイセレクタの出力ＡＳ０〜ＡＳ４が変化して、図８
に示すようにＡＳ０、ＡＳ１がＶCC、ＡＳ２が接地電
位、ＡＳ３、ＡＳ４がＶCCとなり、セルアレイ２はセン
スアンプ１に接続され、ワード線ドライバ３によってＶ
PPR3、ＣＧ３００〜ＣＧ３１５がセルアレイ３のロウデ
コーダ回路に供給され、書込み選択セルブロックのロウ
デコーダは対応するセルブロック対応する選択ワード線
にベリファイ電位Ｖvrf 、非選択ワード線にＶCCを印加
するので、セルアレイ３の対応するセルブロックは書込
みベリファイ状態となる。センスアンプ２に接続される
ビット線ＢＬＬｉはセンスアンプ２によって充電されて
おり、選択セルの書込みが終了していれば、ＮＡＮＤセ
ルに電流が流れずビット線放電されないので、センスア
ンプ２により“０”データが読み出される。

【００４４】次に、本願発明の第２の実施例について説
明する。セルアレイ１、２はそれぞれ別個のウェル内に
形成される。セルアレイ１のビット線ＢＬ１１〜ＢＬ１
ｎはビット線トランスファーゲートＱ１１〜Ｑ１ｎを介
してセンスアンプに接続され、セルアレイ２のビット線
ＢＬ２１〜ＢＬ２ｎはビット線トランスファーゲートＱ
２１〜Ｑ２ｎを介してセンスアンプに接続される。本実
施例が、先に述べた第２の実施例と異なる点は２つのセ
ルアレイ間で１つのセンスアンプをビット線トランスフ
ァーゲートを介して共有する点である。その他の回路は
実施例１と同様の構成となる。

【００４５】本実施例ではセンスアンプが１つなので、
メモリセルのレイアウト面積の増大は第１の実施例に比
べて小さい。しかし、センスアンプが１つであるため、
２つのセルアレイ間で一方のセルアレイの消去ベリファ
イ動作と、他方のセルアレイの書込みもしくは読み出し
動作を同時に実行することはできない。このため、一方
のセルアレイの消去ベリファイのタイミングが他方のセ
ルアレイの書込みもしくは読み出し動作に重なった場合
のみ、消去ベリファイ動作を保留し、他方のアレイの読
み出し、書込み動作を優先させて行う。この、割り込み
動作の制御は、入出力およびシーケンス制御回路にて行
われる。

【００４６】消去時間と消去ベリファイ動作時間の合計
である全体の消去時間に消去ベリファイ時間が占める割
合は１／１００以下と低い。したがって、一方のセルア
レイの消去中にセルアレイの読み出し、書込みを行った
場合、消去されるセルアレイが割り込まれる確立は、消
去動作、ベリファイ動作の両方に割り込みを行う従来の
サスペンド・レジューム昨日に比べて１・１００以下と
低く、消去動作に有する時間は短縮されることになる。

【００４７】

【発明の効果】以上のように、複数のセルアレイ間で共
有されたビット線をビット線トランスファーゲートによ
り分割して動作させることにより、複数のセルアレイの
うち任意の２つのセルアレイで同時に異なる動作を実行
させることを可能とし、消去セルアレイ以外のセルアレ
イに対して、先に実行されている消去動作が終了するま
で、書込みもしくは読み出しができない問題を解決し、
見かけ上の消去時間を短縮することができる。

【図面の簡単な説明】

【図１】本願発明の第1 の実施例に係る不揮発性半導体
記憶装置の構成を示す図である。

【図２】図１に示す入出力およびシーケンス制御回路の
構成を示す図である。

【図３】図２に示すコマンド実行信号生成部の構成を示
す図である。

【図４】図１に示すセルアレイの構成を示す図である。

【図５】図４に示すロウデコーダの詳細な回路図であ
る。

【図６】図１に示すアレイセレクタの詳細な回路図であ
る

【図７】各動作モードでのアレイセレクタの出力の組み
合わせを示す図表である。

【図８】各動作モードでのアレイセレクタの出力の組み
合わせを示す図表である。

【図９】アレイ２が消去動作中にアレイ１の読み出しを
行う場合の各信号のタイミングチャートである。

【図１０】アレイ２が消去動作中にアレイ３の書込みを
行う場合の各信号のタイミングチャートである。

【図１１】本願発明の第２の実施例に係る不揮発性半導
体記憶装置の構成を示す図である。

【図１２】従来のＮＡＮＤ型ＥＥＰＲＯＭの消去動作を
説明する図である。

【図１３】従来のＮＡＮＤ型ＥＥＰＲＯＭの断面図であ
る。

【図１４】従来のＥＥＰＲＯＭの構成を示す図である。

【符号の説明】

ＢＬ１〜ＢＬｎビット線Ｑ００〜Ｑ４ｎビット線トランスファー
ゲートＱｉ１〜Ｑ（ｉ＋１）ｎビット線トランスファー
ゲートＴＧ０〜ＴＧ１５トランスミッションゲー
トＱ１〜Ｑ１５トランジスタＭＣ０〜ＭＣ１５メモリセルＢＬｋビット線ＳＧ１、ＳＧ２選択ゲートＷＬ０〜ＷＬ１５ワード線５０５デコーダ回路５０６ラッチ回路５０７、５０８クロックドインバータ５０９レベルシフト回路Ｎ１、Ｎ２ノード

Claims

【特許請求の範囲】

【請求項１】電気的に書き換え可能なメモリセルがマ
トリクス状に配置され、選択されたメモリセルの書込み
データもしくは読み出しデータを転送する複数のビット
線と、前記複数のメモリセルを選択するための複数のワ
ード線を有する２以上のセルアレイと、前記ビット線に書込み、読み出し動作に応じた電位を印
加するセンスアンプ回路と、前記複数のビット線と前記センスアンプの接続を制御す
るトランスファーゲートと、前記セルアレイに対応して設けられ、それぞれのセルア
レイの選択されたワード線に消去、書込み、読み出し動
作に応じた電位を印加するワード線ドライバ回路と、前記トランスファーゲートの接続を制御するアレイセレ
クタとを具備することを特徴とする不揮発性半導体記憶
装置。
【請求項２】電気的に書き換え可能なメモリセルがマ
トリクス状に配置され、選択されたメモリセルの書込み
データもしくは読み出しデータを転送する複数のビット
線と、前記複数のメモリセルを選択するための複数のワ
ード線を有する２以上のセルアレイと、前記ビット線に書込み、読み出し動作に応じた電位を印
加する第１および第２のセンスアンプ回路と、隣り合う前記セルアレイのビット線同志の接続を制御す
る第１のトランスファーゲートと、前記セルアレイのうち一端に位置するセルアレイのビッ
ト線の一端と前記第１のセンスアンプ回路との接続を制
御する第２のトランスファーゲートと、前記セルアレイのうち他端に位置するセルアレイのビッ
ト線の一端と前記第２のセンスアンプ回路との接続を制
御する第３のトランスファーゲートと、前記セルアレイに対応して設けられ、それぞれのセルア
レイの選択されたワード線に消去、書込み、読み出し動
作に応じた電位を印加するワード線ドライバ回路と、前記トランスファーゲートの接続を制御するアレイセレ
クタとを具備することを特徴とする不揮発性半導体記憶
装置。
【請求項３】前記アレイセレクタは、前記セルアレイ
のうちで１つのセルアレイの消去動作中に、他のセルア
レイの読み出しもしくは書込みコマンドが入力される
と、読み出しもしくは書込みセルアレイをセンスアンプ
に接続するよう前記トランスファーゲートを制御するこ
とを特徴とする請求項１乃至２記載の不揮発性半導体記
憶装置。
【請求項４】前記ワード線ドライバ回路は、前記セル
アレイのうちで１つのセルアレイの消去動作中に、他の
セルアレイの読み出しもしくは書込みコマンドが入力さ
れると、消去セルアレイに対しては対応するワード線に
前記消去動作に必要な電位の印加を継続し、読み出しも
しくは書込みセルアレイに対しては対応するワード線に
読み出しもしくは書込み動作に必要な電位を印加するこ
とを特徴とする不揮発性半導体記憶装置。
【請求項５】前記セルアレイはそれぞれ独立したウエ
ル内に形成されることを特徴とする不揮発性半導体記憶
装置。