JP2000293994A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 大容量化されたフラッシュメモリ等の書き込
み動作の低消費電力化及び高速化ならびにチップサイズ
の縮小を図る。 【解決手段】 書き込み動作時、ローカルビット線ＬＢ
０〜ＬＢｎに比較的大きな絶対値の内部電圧ＶＷＤが選
択的に印加されることを必要とする２層ゲート構造型メ
モリセルＭＣを含むメモリアレイＡＲＹＵを具備するフ
ラッシュメモリ等において、書き込み動作時、センスア
ンプデータラッチＳＡＤＬから各グローバルビット線に
供給される書き込み信号のハイレベルを例えば電源電圧
ＶＣＣのような比較的絶対値の小さな電位とするととも
に、ローカルビット線ＬＢ０〜ＬＢｎを、書き込みデー
タの論理値に関係なく一斉に内部電圧ＶＷＤにプリチャ
ージした後、スイッチＭＯＳＦＥＴＮ１を介して、しか
も書き込み信号に従って選択的にグローバルビット線側
にディスチャージすることで、書き込みに必要な内部電
圧ＶＷＤをローカルビット線ＬＢ０〜ＬＢｎに選択的に
印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、ＦＮトンネル現象による消去・書き込み
を行う大容量のフラッシュメモリ及びその書き込み動作
の高速化，低消費電力化ならびにチップサイズの縮小に
利用して特に有効な技術に関する。

【０００２】

【従来の技術】コントロールゲート及びフローティング
ゲートを有するいわゆる２層ゲート構造型メモリセルが
あり、このような２層ゲート構造型メモリセルが格子配
列されてなるメモリアレイをその基本構成要素とするフ
ラッシュメモリがある。また、大容量化が進むフラッシ
ュメモリの中には、その消費電力の低減を図る意味合い
から、ＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネ
ル現象によって記憶データの消去及び書き込みを行うも
のが多くなりつつある。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、ＦＮトンネル現象により記憶データの
消去及び書き込みを行う大容量のフラッシュメモリの開
発に従事し、次のような問題点に気付いた。すなわち、
このフラッシュメモリは、図１０に示されるように、例
えば６４個のメモリセルブロックＭＣＢ０〜ＭＣＢ６３
からなるメモリアレイＡＲＹＵを備え、これらのメモリ
セルブロックのそれぞれは、ワード線Ｗ００〜Ｗ０ｍな
いしＷ６３０〜Ｗ６３ｍとローカルビット線ＬＢ０〜Ｌ
Ｂｎとの交点に格子配列される２層ゲート構造型のメモ
リセルＭＣを含む。

【０００４】メモリアレイＡＲＹＵの各メモリセルブロ
ックを構成するローカルビット線ＬＢ０〜ＬＢｎは、そ
のゲートにブロック選択信号ＭＤ０〜ＭＤ６３をそれぞ
れ共通に受けるスイッチＭＯＳＦＥＴ（金属酸化物半導
体型電界効果トランジスタ。この明細書では、ＭＯＳＦ
ＥＴをして絶縁ゲート型電界効果トランジスタの総称と
する）Ｎ１を介して、対応するグローバルビット線ＧＢ
Ｕ０〜ＧＢＵｎに結合される。また、各メモリセルブロ
ックのメモリセルＭＣは、ｍ＋１個を単位としてセルユ
ニットを構成し、各セルユニットを構成するメモリセル
ＭＣのドレイン及びソースは、対応するローカルビット
線ＬＢ０〜ＬＢｎならびにソース線ＳＳＬ０〜ＳＳＬｎ
にそれぞれ共通結合される。ソース線ＳＳＬ０〜ＳＳＬ
ｎは、そのゲートにブロック選択信号ＭＳ０〜ＭＳ６３
をそれぞれ共通に受けるスイッチＭＯＳＦＥＴＮ３を介
して、共通のソース線ＳＬに結合される。

【０００５】メモリアレイＡＲＹＵを構成するグローバ
ルビット線ＧＢＵ０〜ＧＢＵｎは、そのゲートに内部制
御信号ＴＲＵを共通に受けるスイッチＭＯＳＦＥＴＮ４
を介して、センスアンプデータラッチＳＡＤＬの対応す
る単位データラッチＵＤＬ０〜ＵＤＬｎの上部端子にそ
れぞれ結合される。これらの単位データラッチの下部端
子には、そのゲートに内部制御信号ＴＲＬを共通に受け
るスイッチＭＯＳＦＥＴＮ５を介して、図示されないメ
モリアレイＡＲＹＬの対応するグローバルビット線ＧＢ
Ｌ０〜ＧＢＬｎがそれぞれ結合される。

【０００６】このフラッシュメモリにおいて、記憶デー
タの書き込み動作はＦＮトンネル現象を用いて、しかも
ワード線単位で行われる。このため、例えばメモリアレ
イＡＲＹＵの指定されたワード線Ｗ００には、図１１に
示されるように、例えば＋１５Ｖ（ボルト）のワード線
選択電圧ＶＷＷが書込バイアス電圧として印加され、メ
モリセルＭＣのドレインが結合されるローカルビット線
ＬＢ０〜ＬＢｎには、ワード線Ｗ００に対するワード線
選択電圧ＶＷＷの印加に先立って、記憶データの論理レ
ベルに対応した書き込み電圧が印加される。この書き込
み電圧は、センスアンプデータラッチＳＡＤＬの単位デ
ータラッチＵＤＬ０〜ＵＤＬｎからスイッチＭＯＳＦＥ
ＴＮ４，グローバルビット線ＧＢＵ０〜ＧＢＵｎならび
にＭＯＳＦＥＴＮ１を介して伝達され、その電位は、メ
モリセルＭＣに対する書き込みが必要なとき、例えば接
地電位ＶＳＳとされ、メモリセルＭＣに対する書き込み
が必要ないとき、例えば＋６Ｖのような内部電圧ＶＷＤ
とされる。

【０００７】これにより、そのコントロールゲートがワ
ード線Ｗ００に共通結合されるｎ＋１個のメモリセルＭ
Ｃでは、そのドレインつまり対応するローカルビット線
ＬＢ０〜ＬＢｎに接地電位ＶＳＳのようなロウレベルの
書き込み電圧が印加されることを条件に選択的にＦＮト
ンネル現象が生じ、そのフローティングゲートに電子が
注入されて、そのしきい値電圧が選択的に高くされる。
言うまでもなく、そのドレインつまり対応するローカル
ビット線ＬＢ０〜ＬＢｎに内部電圧ＶＷＤのようなハイ
レベルの書き込み電圧が印加されるメモリセルＭＣで
は、ＦＮトンネル現象が発生せず、そのしきい値電圧は
低いままとされる。

【０００８】周知のように、ＦＮトンネル現象による２
層ゲート構造型メモリセルの書き込み動作は、いわゆる
ホットエレクトロンによる書き込み動作に比較して所要
電流が少なく、フラッシュメモリの消費電力の削減を図
ることができる。また、書き込み時の所要電流が少ない
ことから、ハイレベルの書き込み電圧となる内部電圧Ｖ
ＷＤは内蔵の内部電圧発生回路により生成されることが
多く、これによってフラッシュメモリの所要動作電源を
単一化することが可能となる。

【０００９】ところが、このフラッシュメモリでは、前
記のように、記憶データの書き込みがワード線単位で行
われるため、書き込み電圧のハイレベルとなる内部電圧
ＶＷＤは、図１２に示されるように、メモリアレイＡＲ
ＹＵのグローバルビット線ＧＢＵ０〜ＧＢＵｎに一斉に
かつ選択的に供給されるとともに、負荷バランスを図る
ため、対をなすメモリアレイＡＲＹＬのグローバルビッ
ト線ＧＢＬ０〜ＧＢＬｎにも相補的に供給される。この
結果、フラッシュメモリの大容量化が進むにしたがっ
て、グローバルビット線ＧＢＵ０〜ＧＢＵｎならびにＧ
ＢＬ０〜ＧＢＬｎの寄生容量が大きくなり、これらのグ
ローバルビット線を内部電圧ＶＷＤにチャージするため
の消費電力が増大するともに、グローバルビット線を内
部電圧ＶＷＤにチャージするための所要時間が長くな
る。この結果、フラッシュメモリの低消費電力化が制限
され、その高速化が制約を受けるとともに、内部電圧発
生回路ＶＧに比較的大きな電流供給能力が必要とされる
ことでそのレイアウト所要面積が大きくなり、フラッシ
ュメモリのチップサイズが増大する。

【００１０】この発明の目的は、ＦＮトンネル現象によ
り記憶データの消去及び書き込みを行う大容量のフラッ
シュメモリ等の半導体記憶装置の書き込み動作の高速化
及び低消費電力化ならびにチップサイズの縮小を図るこ
とにある。

【００１１】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、グローバルビット線と、第１
のスイッチ手段を介してグローバルビット線に選択的に
接続されるローカルビット線と、ローカルビット線に結
合され、書き込み動作時、ローカルビット線に比較的大
きな絶対値の内部電圧が書き込みデータの論理値に応じ
て選択的に印加されることを必要とする２層ゲート構造
型のメモリセルとを含むメモリアレイを具備するフラッ
シュメモリ等の半導体記憶装置において、書き込み動作
時、グローバルビット線に書き込みデータの論理値に応
じて選択的に印加される書き込み信号のハイレベルを、
例えば電源電圧のような比較的絶対値の小さな電位とす
るとともに、ローカルビット線を、例えば共通ソース線
から第４のスイッチ手段を介して、書き込みデータの論
理値に関係なく一斉に上記内部電圧にプリチャージした
後、選択的にグローバルビット線側にディスチャージす
ることにより、メモリセルの書き込みに必要な上記内部
電圧をローカルビット線に選択的に印加する。

【００１３】上記した手段によれば、比較的寄生容量の
大きなグローバルビット線を上記内部電圧にチャージす
ることなく、指定メモリセルブロックのローカルビット
線のみに選択的に内部電圧を印加することができる。こ
の結果、書き込み動作時におけるローカルビット線のチ
ャージ時間を短縮し、そのチャージ電流を削減すること
ができるとともに、内部電圧発生回路に対する負荷を軽
減し、そのレイアウト所要面積を縮小することができる
ため、フラッシュメモリ等の高速化及び低消費電力化な
らびにチップサイズの縮小を図ることができる。

【００１４】

【発明の実施の形態】図１には、この発明が適用された
フラッシュメモリ（半導体記憶装置）の一実施例のブロ
ック図が示され、図２には、そのメモリアレイ及び周辺
回路に関する一実施例の部分的なブロック図が示されて
いる。両図をもとに、まずこの実施例のフラッシュメモ
リの構成及び動作の概要について説明する。なお、図１
及び図２の各ブロックを構成する回路素子は、公知のＭ
ＯＳＦＥＴ集積回路の製造技術により、単結晶シリコン
のような１個の半導体基板面上に形成される。

【００１５】図１において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＡＲＹをその基本構成要素として備え、さらに、
その直接周辺回路となるＸアドレスデコーダＸＤ，セン
スアンプデータラッチＳＡＤＬ，Ｙゲート回路ＹＧなら
びにＹアドレスデコーダＹＤを備える。

【００１６】ここで、メモリアレイＡＲＹは、実際に
は、図２に示されるように、センスアンプデータラッチ
ＳＡＤＬを挟んで配置される２個のメモリアレイＡＲＹ
Ｕ及びＡＲＹＬに分割され、これらのメモリアレイＡＲ
ＹＵ及びＡＲＹＬは、さらにそれぞれ６４個のメモリセ
ルブロックＭＣＢ０〜ＭＣＢ６３あるいはＭＣＢ６４〜
ＭＣＢ１２７に分割される。同様に、Ｘアドレスデコー
ダＸＤは、メモリアレイＡＲＹＵ及びＡＲＹＬに対応し
て、内部電圧発生回路ＶＧを挟んで配置される２個のＸ
アドレスデコーダＸＤＵ及びＸＤＬに分割され、これら
のＸアドレスデコーダＸＤＵ及びＸＤＬは、さらにそれ
ぞれ６４個の単位ＸアドレスデコーダＵＸＤ０〜ＵＸＤ
６３あるいはＵＸＤ６４〜ＵＸＤ１２７に分割される。

【００１７】メモリアレイＡＲＹＵ及びＡＲＹＬを構成
するメモリセルブロックＭＣＢ０〜ＭＣＢ６３ならびに
ＭＣＢ６４〜ＭＣＢ１２７のそれぞれは、後述するよう
に、図の水平方向に平行して配置されるｍ＋１本のワー
ド線と、垂直方向に平行して配置されるｎ＋１本のロー
カルビット線とを含む。これらのワード線及びローカル
ビット線の交点には、フローティングゲート及びコント
ロールゲートを有する２層ゲート構造型のメモリセルが
格子状に配置される。

【００１８】この実施例において、フラッシュメモリ
は、階層ビット線方式をとり、メモリアレイＡＲＹＵ及
びＡＲＹＬのメモリセルブロックＭＣＢ０〜ＭＣＢ６３
ならびにＭＣＢ６４〜ＭＣＢ１２７を構成するメモリセ
ルは、後述するように、同一列に配置されるｍ＋１個を
単位としてセルユニットにグループ分割される。また、
各セルユニットを構成するｍ＋１個のメモリセルのドレ
インは、対応するローカルビット線にそれぞれ共通結合
され、そのソースは、対応する分割ソース線にそれぞれ
共通結合される。各セルユニットのローカルビット線
は、そのゲートに対応するブロック選択信号ＭＤ０〜Ｍ
Ｄ６３あるいはＭＤ６４〜ＭＤ１２７を受けるＮチャン
ネルＭＯＳＦＥＴを介して対応するグローバルビット線
にそれぞれ結合され、各セルユニットの分割ソース線
は、そのゲートにブロック選択信号ＭＳ０〜ＭＳ６３あ
るいはＭＳ６４〜ＭＳ１２７を受けるＮチャンネルＭＯ
ＳＦＥＴを介して共通のソース線ＳＬに結合される。な
お、メモリアレイＡＲＹＵ及びＡＲＹＬならびにメモリ
セルブロックＭＣＢ０〜ＭＣＢ６３ならびにＭＣＢ６４
〜ＭＣＢ１２７の具体的構成については、後で詳細に説
明する。

【００１９】図１に戻ろう。メモリアレイＡＲＹを構成
するワード線は、その左方においてＸアドレスデコーダ
ＸＤに結合され、選択的に所定の選択又は非選択レベル
とされる。ＸアドレスデコーダＸＤには、Ｘアドレスバ
ッファＸＢから所定ビットの内部Ｘアドレス信号が供給
されるとともに、メモリ制御回路ＭＣから内部制御信号
ＸＤＧが供給され、さらに内部電圧発生回路ＶＧから所
定のワード線選択電圧ＶＷＷが供給される。また、Ｘア
ドレスバッファＸＢには、データ入出力端子ＩＯ０〜Ｉ
Ｏ７からデータ入出力回路ＩＯ及びマルチプレクサＭＸ
を介して所定ビットのＸアドレス信号が供給され、メモ
リ制御回路ＭＣから内部制御信号ＸＬ１及びＸＬ２が供
給される。なお、ワード線選択電圧ＶＷＷは、特に制限
されないが、例えば＋１５Ｖのような比較的絶対値の大
きな正電位とされ、後述する書き込み動作時のワード線
書込バイアス電圧となる。

【００２０】この実施例において、Ｘアドレス信号は、
８を超えるビット数とされ、データ入出力端子ＩＯ０〜
ＩＯ７から２回のサイクルに分けて時分割的に供給され
る。このうち、１回目のサイクルで入力されるＸアドレ
ス信号の下位ビットは、内部制御信号ＸＬ１に従ってＸ
アドレスバッファＸＢの下位ビットに取り込まれ、２回
目のサイクルで入力される上位ビットは、内部制御信号
ＸＬ２に従ってＸアドレスバッファＸＢの上位ビットに
取り込まれる。ＸアドレスバッファＸＢは、これらのＸ
アドレス信号をもとにそれぞれ非反転及び反転信号から
なる内部Ｘアドレス信号を形成し、Ｘアドレスデコーダ
ＸＤに供給する。

【００２１】ＸアドレスデコーダＸＤは、Ｘアドレスバ
ッファＸＢから供給される内部Ｘアドレス信号をデコー
ドして、メモリアレイＡＲＹの対応するワード線を選択
的に所定の選択又は非選択レベルとするとともに、上記
メモリセルブロックＭＣＢ０〜ＭＣＢ６３ならびにＭＣ
Ｂ６４〜ＭＣＢ１２７を選択的に活性化するための図示
されないブロック選択信号ＭＤ０〜ＭＤ６３ならびにＭ
Ｄ６４〜ＭＤ１２７，ＭＳ０〜ＭＳ６３ならびにＭＳ６
４〜ＭＳ１２７，ＭＳＤ０〜ＭＳＤ６３ならびにＭＳＤ
６４〜ＭＳＤ１２７を択一的に有効レベルとする。

【００２２】次に、メモリアレイＡＲＹを構成するグロ
ーバルビット線は、その下方においてセンスアンプデー
タラッチＳＡＤＬの対応する単位回路に結合される。セ
ンスアンプデータラッチＳＡＤＬは、メモリアレイＡＲ
Ｙの各グローバルビット線に対応して設けられるｎ＋１
個の単位回路を備え、各単位回路は、読み出し回路とな
る単位センスアンプと、読み出し又は書き込みデータを
保持し書き込み回路ともなる単位データラッチとをそれ
ぞれ含む。センスアンプデータラッチＳＡＤＬの各単位
回路の一方の入出力端子は、メモリアレイＡＲＹの対応
するグローバルビット線に結合され、その他方の入出力
端子は、Ｙゲート回路ＹＧを介して８個つまり１バイト
分ずつ選択的にマルチプレクサＭＸに結合される。

【００２３】ここで、マルチプレクサＭＸは、その左側
に設けられる第１の入出力端子と、その右側に設けられ
る第２及び第３の出力端子ならびに第４の入出力端子と
を備える。このうち、右側に設けられる第４の入出力端
子は、Ｙゲート回路ＹＧを介して上記センスアンプデー
タラッチＳＡＤＬの指定された８個の単位回路の他方の
入出力端子に選択的に接続され、左側に設けられる第１
の入出力端子は、データ入出力回路ＩＯの右側の入出力
端子に結合される。また、その第２の出力端子は、コマ
ンドレジスタＣＲの入力端子に結合され、その第３の出
力端子は、前記ＸアドレスバッファＸＢの入力端子に結
合される。データ入出力回路ＩＯの左側の入出力端子
は、データ入出力端子ＩＯ０〜ＩＯ７に結合される。

【００２４】センスアンプデータラッチＳＡＤＬの各単
位回路の単位センスアンプには、メモリ制御回路ＭＣか
ら図示されない内部制御信号ＳＡが共通に供給され、単
位データラッチには、メモリ制御回路ＭＣから内部制御
信号ＴＲＵ及びＴＲＬが共通に供給される。また、コマ
ンドレジスタＣＲには、メモリ制御回路ＭＣから内部制
御信号ＣＬが供給され、Ｙゲート回路ＹＧには、Ｙアド
レスデコーダＹＤから図示されない所定ビットのビット
線選択信号が供給される。ＹアドレスデコーダＹＤに
は、ＹアドレスカウンタＹＣから所定ビットの内部Ｙア
ドレス信号が供給され、メモリ制御回路ＭＣから内部制
御信号ＹＤＧが供給される。

【００２５】センスアンプデータラッチＳＡＤＬの各単
位センスアンプは、フラッシュメモリが読み出しモード
とされるとき、内部制御信号ＳＡに従って選択的に動作
状態となり、メモリアレイＡＲＹの選択ワード線に結合
されるｎ＋１個のメモリセルから対応するグローバルビ
ット線を介して出力される読み出し信号をそれぞれ増幅
し、その論理レベルを判定して、対応する単位データラ
ッチに伝達する。これらの読み出しデータは、Ｙゲート
回路ＹＧを介して１バイトつまり８ビットずつ選択さ
れ、マルチプレクサＭＸからデータ入出力回路ＩＯなら
びにデータ入出力端子ＩＯ０〜ＩＯ７を介して外部のア
クセス装置に出力される。

【００２６】一方、センスアンプデータラッチＳＡＤＬ
の各単位データラッチは、フラッシュメモリが書き込み
モードとされるとき、外部のアクセス装置からデータ入
出力端子ＩＯ０〜ＩＯ７，データ入出力回路ＩＯ，マル
チプレクサＭＸならびにＹゲート回路ＹＧを介して１バ
イトつまり８ビットずつシリアルに入力される書き込み
データを順次取り込み、保持するとともに、すべての書
き込みデータの取り込みが終了した時点で、これらの書
き込みデータを所定の書き込み信号に変換した後、ｎ＋
１本のグローバルビット線を介してメモリアレイＡＲＹ
の選択ワード線に結合されるｎ＋１個のメモリセルに一
斉に書き込む。

【００２７】なお、この実施例において、フラッシュメ
モリは、ＦＮトンネル現象を用いて記憶データの消去及
び書き込みを行うが、記憶データの書き込み時、メモリ
アレイＡＲＹの各グローバルビット線に供給される書き
込み信号のハイレベルは、例えば＋３．３Ｖのような比
較的絶対値の小さな電源電圧ＶＣＣ（第１の電源電圧）
とされ、そのロウレベルは、接地電位ＶＳＳつまり０Ｖ
とされる。この結果、フラッシュメモリが比較的大きな
記憶容量を有し、グローバルビット線に比較的大きな寄
生容量が結合されるにもかかわらず、書き込み信号をハ
イレベルに設定するためのグローバルビット線のチャー
ジ電流が低減され、これによってフラッシュメモリの書
き込み動作時における高速化，低消費電力化ならびにチ
ップサイズの縮小が図られる。このことについては後で
詳細に説明する。

【００２８】ＹアドレスカウンタＹＣは、図示されない
内部クロック信号に従って歩進動作を行い、所定ビット
の内部Ｙアドレス信号を形成して、Ｙアドレスデコーダ
ＹＤに供給する。また、ＹアドレスデコーダＹＤは、Ｙ
アドレスカウンタＹＣから供給される内部Ｙアドレス信
号をデコードして、Ｙゲート回路ＹＧに対するビット線
選択信号の対応するビットを順次択一的にハイレベルと
する。さらに、Ｙゲート回路ＹＧは、ビット線選択信号
の択一的なハイレベルを受けてセンスアンプデータラッ
チＳＡＤＬの対応する８個の単位回路を順次選択し、マ
ルチプレクサＭＸ及びデータ入出力回路ＩＯとの間を選
択的に接続状態とする。

【００２９】一方、データ入出力回路ＩＯは、外部のア
クセス装置からデータ入出力端子ＩＯ０〜ＩＯ７を介し
て入力されるＸアドレス信号，書き込みデータならびに
コマンドデータをマルチプレクサＭＸに伝達するととも
に、Ｙゲート回路ＹＧからマルチプレクサＭＸを介して
伝達される読み出しデータを、データ入出力端子ＩＯ０
〜ＩＯ７を介して外部のアクセス装置に出力する。ま
た、マルチプレクサＭＸは、データ入出力回路ＩＯから
伝達されるＸアドレス信号，書き込みデータならびにコ
マンドデータを、対応するＸアドレスバッファＸＢ，Ｙ
ゲート回路ＹＧあるいはコマンドレジスタＣＲに伝達す
るとともに、センスアンプデータラッチＳＡＤＬの指定
された８個の単位回路からＹゲート回路ＹＧを介して出
力される８ビットの読み出しデータをデータ入出力回路
ＩＯに伝達する。

【００３０】コマンドレジスタＣＲは、データ入出力端
子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯならびにマ
ルチプレクサＭＸを介して入力される８ビットのコマン
ドデータを内部制御信号ＣＬに従って取り込み、保持す
るとともに、メモリ制御回路ＭＣに伝達する。また、メ
モリ制御回路ＭＣは、例えばマイクロプログラム方式の
ステイトマシンからなり、外部のアクセス装置から起動
制御信号として供給されるシリアルクロック信号ＳＣ，
チップイネーブル信号ＣＥＢ（ここで、それが有効とさ
れるとき選択的にロウレベルとされるいわゆる反転信号
等については、その名称の末尾にＢを付して表す。以下
同様），ライトイネーブル信号ＷＥＢ，出力イネーブル
信号ＯＥＢ，リセット信号ＲＥＳＢならびにコマンドイ
ネーブル信号ＣＤＥＢと、コマンドレジスタＣＲから供
給されるコマンドデータとをもとに上記各種の内部制御
信号等を選択的に形成し、フラッシュメモリの各部に供
給する。また、レディー／ビジー信号Ｒ／ＢＢを選択的
に有効又は無効レベルとして、フラッシュメモリの使用
状況を外部のアクセス装置に知らせる。

【００３１】この実施例のフラッシュメモリは、さら
に、外部端子ＶＣＣを介して供給される電源電圧ＶＣＣ
と、外部端子ＶＳＳを介して供給される接地電位ＶＳＳ
とをもとに、所定のワード線選択電圧ＶＷＷ，内部電圧
ＶＷＤならびにソース電圧ＶＳを生成するための内部電
圧発生回路ＶＧを備える。このうち、ワード線選択電圧
ＶＷＷは、書き込み動作時のワード線選択レベルとして
ＸアドレスデコーダＸＤに供給される。また、内部電圧
ＶＷＤは、書き込み動作時のローカルビット線のプリチ
ャージ電圧としてメモリアレイＡＲＹに供給され、ソー
ス電圧ＶＳは、各動作モード時におけるソース線ＳＬの
有効又は無効レベルとしてメモリアレイＡＲＹのソース
線ＳＬに供給される。特に制限されないが、ワード線選
択電圧ＶＷＷは、＋１５Ｖとされ、内部電圧ＶＷＤは、
＋６Ｖとされる。

【００３２】図３には、図１のフラッシュメモリに含ま
れるメモリアレイＡＲＹＵ及び周辺回路の第１の実施例
の部分的な回路図が示され、図４には、図３のメモリア
レイＡＲＹＵを構成する２層ゲート構造型メモリセルＭ
Ｃの一実施例の動作特性図が示されている。また、図５
には、図１のフラッシュメモリの書き込み動作時の第１
の実施例の信号波形図が示され、図６には、その書き込
み動作時の一実施例の選択概念図が示されている。これ
らの図をもとに、この実施例のフラッシュメモリに含ま
れるメモリアレイＡＲＹＵ及びＡＲＹＬの具体的構成及
び動作，２層ゲート構造型メモリセルＭＣの動作特性，
この実施例のフラッシュメモリの書き込み動作及び接続
形態ならびにその特徴について説明する。

【００３３】なお、以下の回路図において、そのチャン
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
はＰチャンネル型であって、矢印の付されないＮチャン
ネルＭＯＳＦＥＴと区別して示される。また、図３に
は、センスアンプデータラッチＳＡＤＬの書き込み動作
に関する部分、つまり単位データラッチＵＤＬ０〜ＵＤ
Ｌｎと書き込み信号のレベル設定のための回路とが部分
的に示されている。さらに、図３では、メモリアレイＡ
ＲＹＵを例にメモリアレイＡＲＹＵ及びＡＲＹＬを説明
し、メモリセルブロックＭＣＢ０及びＭＣＢ６３を例に
メモリセルブロックＭＣＢ０〜ＭＣＢ６３ならびにＭＣ
Ｂ６４〜ＭＣＢ１２７を説明する。図５及び図６では、
メモリセルブロックＭＣＢ０のワード線Ｗ００が選択レ
ベルとされる場合を例示し、ローカルビット線について
はＬＢ０を代表例とした。加えて、この発明は、フラッ
シュメモリの書き込み動作に関するものであるため、以
下の記述では、書き込み動作を中心に具体的な説明を展
開する。

【００３４】まず、図３において、メモリアレイＡＲＹ
Ｕは、６４個のメモリセルブロックＭＣＢ０〜ＭＣＢ６
３からなり、これらのメモリセルブロックのそれぞれ
は、メモリセルブロックＭＣＢ０及びＭＣＢ６３に代表
されるように、図の水平方向に平行して配置されるｍ＋
１本のワード線Ｗ００〜Ｗ０ｍないしＷ６３０〜Ｗ６３
ｍと、垂直方向に平行して配置されるｎ＋１本のローカ
ルビット線ＬＢ０〜ＬＢｎならびに分割ソース線ＳＳＬ
０〜ＳＳＬｎとを含む。これらのワード線とローカルビ
ット線及び分割ソース線との交点には、（ｍ＋１）×
（ｎ＋１）個の２層ゲート構造型メモリセルＭＣがそれ
ぞれ格子配置される。

【００３５】メモリアレイＡＲＹＵは、特に制限されな
いが、アンド（ＡＮＤ）型アレイとされ、メモリセルブ
ロックＭＣＢ０〜ＭＣＢ６３を構成するメモリセルＭＣ
は、同一列に配置されるｍ＋１個を単位としてセルユニ
ットにグループ分割される。これらのセルユニットを構
成するｍ＋１個のメモリセルＭＣのドレイン及びソース
は、対応するローカルビット線ＬＢ０〜ＬＢｎならびに
分割ソース線ＳＳＬ０〜ＳＳＬｎにそれぞれ共通結合さ
れる。また、各セルユニットのローカルビット線ＬＢ０
〜ＬＢｎは、そのゲートに対応するブロック選択信号Ｍ
Ｄ０〜ＭＤ６３を受けるＮチャンネル型のスイッチＭＯ
ＳＦＥＴＮ１（第１のスイッチ手段）を介して、対応す
るグローバルビット線ＧＢＵ０〜ＧＢＵｎに結合され、
各セルユニットの分割ソース線ＳＳＬ０〜ＳＳＬｎは、
そのゲートに対応するブロック選択信号ＭＳ０〜ＭＳ６
３を受けるＮチャンネル型のスイッチＭＯＳＦＥＴＮ３
（第２のスイッチ手段）を介して、共通のソース線ＳＬ
に結合される。

【００３６】この実施例において、メモリセルブロック
ＭＣＢ０〜ＭＣＢ６３の各セルユニットは、さらに、ロ
ーカルビット線ＬＢ０〜ＬＢｎと対応する分割ソース線
ＳＳＬ０〜ＳＳＬｎとの間にそれぞれ設けられ、そのゲ
ートに対応するブロック選択信号ＭＳＤ０〜ＭＳＤ６３
を共通に受けるＮチャンネル型のスイッチＭＯＳＦＥＴ
Ｎ２（第３のスイッチ手段）をそれぞれ含む。

【００３７】一方、メモリアレイＡＲＹＵを構成するグ
ローバルビット線ＧＢＵ０〜ＧＢＵｎは、そのゲートに
内部制御信号ＴＲＵを共通に受けるＮチャンネル型のス
イッチＭＯＳＦＥＴＮ４を介して、センスアンプデータ
ラッチＳＡＤＬの対応する単位データラッチＵＤＬ０〜
ＵＤＬｎの上部端子にそれぞれ結合される。これらの単
位データラッチの下部端子には、そのゲートに内部制御
信号ＴＲＬを共通に受けるＮチャンネル型のスイッチＭ
ＯＳＦＥＴＮ５を介して、図示されないメモリアレイＡ
ＲＹＬの対応するグローバルビット線ＧＢＬ０〜ＧＢＬ
ｎがそれぞれ結合される。単位データラッチＵＤＬ０〜
ＵＤＬｎには、そのゲートに内部制御信号ＷＣＰを受け
るＰチャンネルＭＯＳＦＥＴＰ１を介して、書き込み信
号のハイレベルとなる電源電圧ＶＣＣが選択的に供給さ
れるとともに、そのゲートに内部制御信号ＷＣＮを受け
るＮチャンネルＭＯＳＦＥＴＮ６を介して、書き込み信
号のロウレベルとなる接地電位ＶＳＳが選択的に供給さ
れる。

【００３８】フラッシュメモリが書き込みモードとされ
るとき、センスアンプデータラッチＳＡＤＬの単位デー
タラッチＵＤＬ０〜ＵＤＬｎには、図５の単位データラ
ッチＵＤＬ０の出力信号ＵＤＬ０ｏｕｔに例示されるよ
うに、ＭＯＳＦＥＴＰ１又はＮ１を介して、書き込みデ
ータの論理レベルに対応した電源電圧ＶＣＣのようなハ
イレベル又は接地電位ＶＳＳのようなロウレベルの書き
込み信号が選択的に入力され、保持される。これらの書
き込み信号は、内部制御信号ＴＲＵが電源電圧ＶＣＣよ
りスイッチＭＯＳＦＥＴＮ４のしきい値電圧Ｖｔｈ分以
上高いハイレベルとされることで、レベル低下されるこ
となくメモリアレイＡＲＹＵのグローバルビット線ＧＢ
Ｕ０〜ＧＢＵｎにそれぞれ伝達される。

【００３９】メモリアレイＡＲＹＵでは、センスアンプ
データラッチＳＡＤＬの単位データラッチＵＤＬ０〜Ｕ
ＤＬｎへの書き込みデータの取り込みとほぼ同時に、内
部電圧発生回路ＶＧからソース線ＳＬに内部電圧ＶＷＤ
のようなプリチャージ電圧が供給される。また、内部制
御信号ＴＲＵがハイレベルとされるのとほぼ同時に、Ｘ
アドレスデコーダＸＤつまり単位ＸアドレスデコーダＵ
ＸＤ０によってブロック選択信号ＭＳＤ０及びＭＳ０が
内部電圧ＶＷＤよりスイッチＭＯＳＦＥＴＮ２及びＮ３
のしきい値電圧Ｖｔｈ分以上高いハイレベルとされ、や
や遅れてブロック選択信号ＭＤ０が電源電圧ＶＣＣのよ
うなハイレベルとされる。

【００４０】これらのことから、メモリセルブロックＭ
ＣＢ０では、まずブロック選択信号ＭＳＤ０及びＭＳ０
のハイレベルを受けて、各セルユニットのスイッチＭＯ
ＳＦＥＴＮ２及びＮ３が一斉にオン状態となる。このた
め、ローカルビット線ＬＢ０〜ＬＢｎには、ソース線Ｓ
ＬからスイッチＭＯＳＦＥＴＮ３，分割ソース線ＳＳＬ
０〜ＳＳＬｎＬｎならびにＭＯＳＦＥＴＮ２を介して、
書き込みデータの論理値に関係なく一斉に内部電圧ＶＷ
Ｄにプリチャージされる。

【００４１】次に、ブロック選択信号ＭＤ０がハイレベ
ルとされると、メモリセルブロックＭＣＢ０では、各セ
ルユニットを構成するスイッチＭＯＳＦＥＴＮ１が、対
応するグローバルビット線ＧＢＵ０〜ＧＢＵｎのレベル
に応じて選択的にオン状態となる。すなわち、メモリセ
ルブロックＭＣＢ０の各セルユニットを構成するスイッ
チＭＯＳＦＥＴＮ１は、対応するグローバルビット線の
電位ＶＧＢに対して図４（ａ）に示されるような動作特
性を有し、対応するグローバルビット線ＧＢＵ０〜ＧＢ
Ｕｎの電位ＶＧＢが低くなるほど強いオン状態となる。
したがって、センスアンプデータラッチＳＡＤＬの単位
データラッチからグローバルビット線ＧＢＵ０に接地電
位ＶＳＳつまり０Ｖのようなロウレベルの書き込み信号
が印加される場合、スイッチＭＯＳＦＥＴＮ１は、図４
（ｂ）に示されるように、完全なオン状態となり、ロー
カルビット線ＬＢ０の内部電圧ＶＷＤのプリチャージ電
位は、スイッチＭＯＳＦＥＴＮ１を介してグローバルビ
ット線ＧＢＵ０側にディスチャージされ、接地電位ＶＳ
Ｓつまり０Ｖに変化する。

【００４２】これにより、ワード線Ｗ００とローカルビ
ット線ＬＢ０つまりグローバルビット線ＧＢＵ０との交
点に配置されるメモリセルＭＣでは、ワード線Ｗ００に
ワード線選択電圧ＶＷＷつまり例えば＋１５Ｖの書込バ
イアス電圧が印加された時点でＦＮトンネル現象が発生
し、そのドレインからフローティングゲートに対して電
子の注入が行われる。この結果、メモリセルＭＣのしき
い値電圧は書込バイアス電圧の印加時間に応じて上昇
し、いわゆる書き込み状態となる。

【００４３】一方、センスアンプデータラッチＳＡＤＬ
からグローバルビット線ＧＢＵ０に電源電圧ＶＣＣつま
り＋３．３Ｖのようなハイレベルの書き込み信号が印加
される場合、各セルユニットのスイッチＭＯＳＦＥＴＮ
１は、図４（ｃ）に示されるように、完全なオフ状態と
なり、ローカルビット線ＬＢ０の内部電圧ＶＷＤのプリ
チャージ電位はそのまま保持される。したがって、ワー
ド線Ｗ００とローカルビット線ＬＢ０つまりグローバル
ビット線ＧＢＵ０との交点に配置されるメモリセルＭＣ
では、ワード線Ｗ００にワード線選択電圧ＶＷＷのよう
な書込バイアス電圧が印加されたとしでもＦＮトンネル
現象は発生せず、メモリセルＭＣのしきい値電圧は低い
ままとなり、いわゆる消去状態を継続する。

【００４４】以上のように、この実施例のフラッシュメ
モリでは、ＦＮトンネル現象による記憶データの消去・
書き込みが行われ、メモリアレイＡＲＹＵ及びＡＲＹＬ
のメモリセルブロックＭＣＢ０〜ＭＣＢ６３ならびにＭ
ＣＢ６４〜ＭＣＢ１２７を構成する２層ゲート構造型メ
モリセルＭＣは、書き込み動作時、そのドレインつまり
対応するローカルビット線ＬＢ０〜ＬＢｎが接地電位Ｖ
ＳＳのようなロウレベルとされることで、ＦＮトンネル
現象による実質的な書き込みを行い、対応するローカル
ビット線ＬＢ０〜ＬＢｎが内部電圧ＶＷＤのようなハイ
レベルとされることで、その実質的な書き込みを行わな
い。

【００４５】この実施例のフラッシュメモリにおいて、
指定メモリセルブロックのローカルビット線ＬＢ０〜Ｌ
Ｂｎに対する内部電圧ＶＷＤの選択的な印加は、まずロ
ーカルビット線ＬＢ０〜ＬＢｎを、ソース線ＳＬから各
セルユニットのスイッチＭＯＳＦＥＴＮ３，分割ソース
線ＳＳＬ０〜ＳＳＬｎならびにスイッチＭＯＳＦＥＴＮ
２を介して、書き込みデータの論理値に関係なく一斉に
内部電圧ＶＷＤにプリチャージした後、各ローカルビッ
ト線のプリチャージ電位を、スイッチＭＯＳＦＥＴＮ１
を介して対応するグローバルビット線ＧＢＵ０〜ＧＢＵ
ｎ側に選択的にディスチャージすることにより行われ
る。

【００４６】このため、内部電圧発生回路ＶＧにより生
成される内部電圧ＶＷＤは、図６に太い実線で例示され
るように、比較的寄生容量の小さな１２８本のソース線
ＳＬと、指定された１個のメモリセルブロックＭＣＢ０
のｎ＋１本のローカルビット線ＬＢ０〜ＬＢｎに供給す
るだけで済む。この結果、ローカルビット線ＬＢ０〜Ｌ
Ｂｎのチャージ動作を高速化し、その内部電圧ＶＷＤへ
のチャージ電流を削減することができるとともに、内部
電圧ＶＷＤを生成する内部電圧発生回路ＶＧへの負荷を
軽減して、そのレイアウト所要面積を縮小することがで
き、これによってフラッシュメモリの書き込み動作の低
消費電力化，高速化ならびにチップサイズの縮小を図る
ことができるものである。

【００４７】なお、グローバルビット線ＧＢＵ０〜ＧＢ
ＵｎならびにＧＢＬ０〜ＧＢＬｎにおける書き込み信号
のハイレベルとなる電源電圧ＶＣＣは、外部の電源装置
から供給されるため、その電流供給能力は充分に大き
く、フラッシュメモリの高速動作やチップサイズつまり
内部電圧発生回路ＶＧのレイアウト所要面積に影響を与
えない。ただ、グローバルビット線が電源電圧ＶＣＣに
チャージされることで、フラッシュメモリとしての消費
電力はその分追加されるが、１本あたり例えば１ｐＦ
（ピコファラッド）程度の大きな寄生容量を有するグロ
ーバルビット線が約２倍の電位の内部電圧ＶＷＤにチャ
ージされる図１０に比べれば小さく、低消費電力化に関
しても充分な効果を得ることができる。

【００４８】図７には、図１のフラッシュメモリに含ま
れるメモリアレイＡＲＹＵ及び周辺回路の第２の実施例
の部分的な回路図が示され、図４には、図１のフラッシ
ュメモリの書き込み動作時の第２の実施例の選択概念図
が示されている。なお、この実施例は、前記図３及び図
６の実施例を基本的に踏襲するものであるため、これと
異なる部分についてのみ説明を追加する。

【００４９】図７において、メモリアレイＡＲＹＵのメ
モリセルブロックＭＣＢ０〜ＭＣＢ６３は、それぞれｍ
＋１個のメモリセルＭＣを含むｎ＋１個のセルユニット
を備える。また、各セルユニットのｍ＋１個のメモリセ
ルＭＣのソースが共通結合される分割ソース線ＳＳＬ０
〜ＳＳＬｎは、そのゲートに対応するブロック選択信号
ＭＳ０〜ＭＳ６３を受けるスイッチＭＯＳＦＥＴＮ３を
介して対応するブロックソース線ＳＬ０〜ＳＬ６３に結
合され、これらのブロックソース線ＳＬ０〜ＳＬ６３
は、そのゲートに対応するブロック選択信号ＳＳ０〜Ｓ
Ｓ６３を受けるＮチャンネル型のスイッチＭＯＳＦＥＴ
Ｎ７（第４のスイッチ手段）を介して共通ソース線ＳＬ
に結合される。なお、ブロック選択信号ＳＳ０〜ＳＳ６
３は、通常接地電位ＶＳＳとされ、対応するブロック選
択信号ＭＳＤ０〜ＭＳＤ６３ならびにＭＳ０〜ＭＳ６３
と同一のタイミングで選択的に、内部電圧ＶＷＤよりス
イッチＭＯＳＦＥＴＮ４のしきい値電圧分以上高いハイ
レベルとされる。

【００５０】これにより、内部電圧発生回路ＶＧにより
生成される内部電圧ＶＷＤは、図８に太い実線で例示さ
れるように、共通ソース線ＳＬと、指定されたメモリセ
ルブロックＭＣＢ０のブロックソース線ＳＬ０，分割ソ
ース線ＳＳＬ０〜ＳＳＬｎならびにローカルビット線Ｌ
Ｂ０〜ＬＢｎにのみ伝達され、他のメモリセルブロック
ＭＣＢ１〜ＭＣＢ６３ならびにＭＣＢ６４〜ＭＣＢ１２
７に対応するブロックソース線ＳＬ１〜ＳＬ６３ならび
にＳＬ６４〜ＳＬ１２７はプリチャージされない。この
結果、フラッシュメモリの書き込み動作のさらなる低消
費電力化，高速化ならびにチップサイズの縮小を図るこ
とができるものである。

【００５１】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）グローバルビット線と、第１のスイッチ手段を介
してグローバルビット線に選択的に接続されるローカル
ビット線と、ローカルビット線に結合され、書き込み動
作時、ローカルビット線に比較的大きな絶対値の内部電
圧が書き込みデータの論理値に応じて選択的に印加され
ることを必要とする２層ゲート構造型のメモリセルとを
含むメモリアレイを具備するフラッシュメモリ等の半導
体記憶装置において、書き込み動作時、グローバルビッ
ト線に書き込みデータの論理値に応じて選択的に印加さ
れる書き込み信号のハイレベルを、電源電圧のような比
較的絶対値の小さな電位とするとともに、ローカルビッ
ト線を、例えば共通ソース線から第４のスイッチ手段を
介して、書き込みデータの論理値に関係なく一斉に上記
内部電圧にプリチャージした後、選択的にグローバルビ
ット線側にディスチャージすることにより、メモリセル
の書き込みに必要な上記内部電圧をローカルビット線に
選択的に印加することで、比較的寄生容量の大きなグロ
ーバルビット線を上記内部電圧にチャージすることな
く、指定メモリセルブロックのローカルビット線のみに
選択的に内部電圧を印加できるという効果が得られる。

【００５２】（２）上記（１）項により、フラッシュメ
モリ等の書き込み動作時におけるローカルビット線のチ
ャージ時間を短縮し、そのチャージ電流を削減すること
ができるとともに、内部電圧発生回路に対する負荷を軽
減し、そのレイアウト所要面積を縮小することができる
という効果が得られる。 （３）上記（２）項により、フラッシュメモリ等の高速
化及び低消費電力化ならびにチップサイズの縮小を図る
ことができるという効果が得られる。

【００５３】（４）上記（１）項ないし（３）項におい
て、ローカルビット線のプリチャージ動作を、ソース線
から第４のスイッチ手段を介して選択的に行うことで、
フラッシュメモリ等の書き込み動作時におけるローカル
ビット線のチャージ時間をさらに短縮し、そのチャージ
電流をさらに削減し、内部電圧発生回路のレイアウト所
要面積をさらに縮小することができるという効果が得ら
れる。 （５）上記（４）項により、フラッシュメモリ等のさら
なる高速化及び低消費電力化ならびにチップサイズ縮小
を図ることができるという効果が得られる。

【００５４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、フラッシュメモリのメモリアレイＡ
ＲＹ及びその周辺回路は、任意数のメモリマットに分割
することができる。また、フラッシュメモリは、例えば
×４ビット，×１６ビット等、任意のビット構成を採り
うるし、例えば４値等の多値フラッシュメモリとするこ
ともできる。さらに、フラッシュメモリは、この実施例
に制約されることなく任意のブロック構成をとり得る
し、各制御信号等の名称及び有効レベルならびに電源電
圧の極性及び絶対値等も、種々の実施形態を採りうる。

【００５５】図２及び図７において、メモリアレイＡＲ
ＹＵ及びＡＲＹＬならびにそのメモリセルブロックＭＣ
Ｂ０〜ＭＣＢ６３，ＭＣＢ６４〜ＭＣＢ１２７は、任意
数の冗長素子を含むことができる。また、メモリアレイ
ＡＲＹＵ及びＡＲＹＬは、例えば図９に示されるよう
に、いわゆるナンド（ＮＡＮＤ）型アレイとすることが
できるし、メモリセルＭＣの接続形態やセルブロックへ
のグループ分割方法等も任意に設定できる。センスアン
プデータラッチＳＡＤＬの具体的構成は、実施例に制約
されることなく種々の実施形態をとりうる。図５におい
て、各信号の絶対的なレベル及び時間関係は、本発明の
主旨に何ら影響を与えない。

【００５６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、ＥＥＰＲＯＭ（電
気的に消去・書き換え可能なリードオンリメモリ）等の
各種メモリ集積回路や、このようなメモリ集積回路装置
を含むシングルチップマイクロコンピュータ等にも適用
できる。この発明は、少なくともその書き込み動作時、
比較的大きな絶対値の内部電圧が選択的に印加されるこ
とを必要とするメモリセルを主たる記憶素子とする半導
体記憶装置ならびにこれを含む装置又はシステムに広く
適用できる。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。グローバルビット線と、第１のスイッ
チ手段を介してグローバルビット線に選択的に接続され
るローカルビット線と、ローカルビット線に結合され、
書き込み動作時、ローカルビット線に比較的大きな絶対
値の内部電圧が書き込みデータの論理値に応じて選択的
に印加されることを必要とする２層ゲート構造型のメモ
リセルとを含むメモリアレイを具備するフラッシュメモ
リ等の半導体記憶装置において、書き込み動作時、グロ
ーバルビット線に書き込みデータの論理値に応じて選択
的に印加される書き込み信号のハイレベルを、例えば電
源電圧のような比較的絶対値の小さな電位とするととも
に、ローカルビット線を、例えば共通ソース線から第４
のスイッチ手段を介して、書き込みデータの論理値に関
係なく一斉に上記内部電圧にプリチャージした後、選択
的にグローバルビット線側にディスチャージすることに
より、メモリセルの書き込みに必要な上記内部電圧をロ
ーカルビット線に選択的に印加する。

【００５８】これにより、比較的寄生容量の大きなグロ
ーバルビット線を上記内部電圧にチャージすることな
く、指定メモリセルブロックのローカルビット線のみに
選択的に内部電圧を印加することができる。この結果、
書き込み動作時におけるローカルビット線のチャージ時
間を短縮し、そのチャージ電流を削減することができる
とともに、内部電圧発生回路に対する負荷を軽減し、そ
のレイアウト所要面積を縮小することができるため、フ
ラッシュメモリ等の高速化及び低消費電力化ならびにチ
ップサイズの縮小を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるメモリアレ
イ及び周辺回路の一実施例を示すブロック図である。

【図３】図１のフラッシュメモリに含まれるメモリアレ
イ及び周辺回路の第１の実施例を示す部分的な回路図で
ある。

【図４】図３のメモリアレイを構成する２層ゲート構造
型メモリセルの一実施例を示す動作特性図である。

【図５】図１のフラッシュメモリの書き込み動作時の第
１の実施例を示す信号波形図である。

【図６】図１のフラッシュメモリの第１の実施例を示す
選択概念図である。

【図７】図１のフラッシュメモリに含まれるメモリアレ
イ及び周辺回路の第２の実施例を示す部分的な回路図で
ある。

【図８】図１のフラッシュメモリの第２の実施例を示す
選択概念図である。

【図９】図１のフラッシュメモリに含まれるメモリアレ
イ及び周辺回路の第３の実施例を示す部分的な回路図で
ある。

【図１０】この発明が先立って本願発明者等が開発した
フラッシュメモリに含まれるメモリアレイ及び周辺回路
の一例を示す部分的な回路図である。

【図１１】図１１のフラッシュメモリの書き込み動作時
の一例を示す信号波形図である。

【図１２】図１１のフラッシュメモリの一例を示す選択
概念図である。

【符号の説明】

ＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＳＡＤＬ……センス
アンプデータラッチ、ＹＧ……Ｙゲート回路、ＹＤ……
Ｙアドレスデコーダ、ＹＣ……Ｙアドレスカウンタ、Ｍ
Ｘ……マルチプレクサ、ＩＯ……入出力バッファ、ＣＲ
……コマンドレジスタ、ＶＧ……内部電圧発生回路、Ｍ
Ｃ……メモリ制御回路、ＳＣ……シリアルクロック信号
又はその入力端子、ＣＥＢ……チップイネーブル信号又
はその入力端子、ＷＥＢ……ライトイネーブル信号又は
その入力端子、ＯＥＢ……出力イネーブル信号又はその
入力端子、ＲＥＳＢ……リセット信号又はその入力端
子、ＣＤＥＢ……コマンドイネーブル信号又はその入力
端子、Ｒ／ＢＢ……レディー／ビジー信号又はその出力
端子、ＩＯ０〜ＩＯ７……入力又は出力データあるいは
その入出力端子、ＶＣＣ……電源電圧又はその入力端
子、ＶＳＳ……接地電位又はその入力端子。ＡＲＹＵ，
ＡＲＹＬ……メモリアレイ、ＭＣＢ０〜ＭＣＢ６３，Ｍ
ＣＢ６４〜ＭＣＢ１２７……メモリセルブロック、ＬＢ
……ローカルビット線、ＧＢＵ，ＧＢＬ……グローバル
ビット線、ＸＤＵ，ＸＤＬ……Ｘアドレスデコーダ、Ｕ
ＸＤ０〜ＵＸＤ６３，ＵＸＤ６４〜ＵＸＤ１２７……単
位Ｘアドレスデコーダ、ＳＬ……ソース線、ＶＷＤ……
内部電圧、ＶＳ……ソース電圧。ＭＣ……２層ゲート構
造型メモリセル、Ｗ００〜Ｗ０ｍないしＷ６３０〜Ｗ６
３ｍ……ワード線、ＭＤ０〜ＭＤ６３，ＭＳＤ０〜ＭＳ
Ｄ６３，ＭＳ０〜ＭＳ６３……ブロック選択信号、ＬＢ
０〜ＬＢｎ……ローカルビット線、ＳＳＬ０〜ＳＳＬｎ
……分割ソース線、ＧＢＵ０〜ＧＢＵｎ，ＧＢＬ０〜Ｇ
ＢＬｎ……グローバルビット線、ＵＤＬ０〜ＵＤＬｎ…
…単位データラッチ。ＶＷＷ……ワード線選択電圧、Ｖ
ｔｈ……しきい値電圧。ＳＳ０〜ＳＳ６３……ブロック
選択信号、ＳＬ０〜ＳＬ６３……ブロックソース線、Ｓ
Ｌ……共通ソース線。Ｎ１〜Ｎ９……ＮチャンネルＭＯ
ＳＦＥＴ、Ｐ１……ＰチャンネルＭＯＳＦＥＴ。

フロントページの続き (72)発明者 佐藤 弘 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 岸本 次郎 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B025 AA02 AB01 AD03 AD04 AD11 AD15 AE05 AE06

Claims (8)

【特許請求の範囲】
1. 【請求項１】 書き込み動作時、比較的小さな絶対値の
   書き込み信号が書き込みデータの論理値に応じて選択的
   に印加されるグローバルビット線と、 第１のスイッチ手段を介して上記グローバルビット線に
   選択的に接続されるローカルビット線と、 上記ローカルビット線に結合され、書き込み動作時、該
   ローカルビット線に比較的大きな絶対値の第１の電圧が
   書き込みデータの論理値に応じて選択的に印加されるこ
   とを必要とする２層ゲート構造型のメモリセルとを含む
   メモリアレイを具備するものであって、かつ、 上記ローカルビット線が書き込みデータの論理値に関係
   なく上記第１の電圧にプリチャージされた後、上記書き
   込み信号に従って選択的にディスチャージされることに
   より、上記第１の電圧が選択的に上記ローカルビット線
   に印加されることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記書き込み信号は、そのハイレベルが第１の電源電圧
   電位とされ、そのロウレベルが第２の電源電圧電位とさ
   れるものであり、 上記第１のスイッチ手段は、そのハイレベルが第１の電
   源電圧電位とされ、そのロウレベルが第２の電源電圧電
   位とされるブロック選択信号をそのゲートに受けるスイ
   ッチＭＯＳＦＥＴからなるものであって、 該スイッチＭＯＳＦＥＴは、上記ブロック選択信号がハ
   イレベルとされ、かつ上記グローバルビット線がロウレ
   ベルとされることで選択的にオン状態となり、上記ロー
   カルビット線のプリチャージ電位を上記グローバルビッ
   ト線側に選択的にディスチャージするものであることを
   特徴とする半導体記憶装置。
3. 【請求項３】 請求項２において、 上記第１の電圧は、上記第１及び第２の電源電圧をもと
   に内部電圧発生回路によって生成されるものであること
   を特徴とする半導体記憶装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記ローカルビット線は、ソース線から対応する第２の
   スイッチ手段を介して選択的に上記第１の電圧にプリチ
   ャージされるものであることを特徴とする半導体記憶装
   置。
5. 【請求項５】 請求項４において、 上記メモリアレイは、 上記第２のスイッチ手段を介して上記ソース線に選択的
   に接続される分割ソース線と、 該分割ソース線と対応する上記ローカルビット線との間
   に設けられる第３のスイッチ手段とを含むものであり、 上記メモリセルは、その所定数を単位として、上記ロー
   カルビット線と上記分割ソース線との間に並列形態に設
   けられるものであって、 上記ローカルビット線は、上記ソース線から上記第２の
   スイッチ手段，分割ソース線ならびに第３のスイッチ手
   段を介して、上記第１の電圧にプリチャージされるもの
   であることを特徴とする半導体記憶装置。
6. 【請求項６】 請求項４において、 上記第１のスイッチ手段，メモリセルならびに第２のス
   イッチ手段は、対応する上記グローバルビット線と上記
   ソース線との間に直列形態に設けられるものであること
   を特徴とする半導体記憶装置。
7. 【請求項７】 請求項４，請求項５又は請求項６におい
   て、 上記ソース線は、 上記グローバルビット線と平行する方向に配置される共
   通ソース線と、 各メモリセルブロックに対応して設けられ、上記ワード
   線と平行する方向に配置されるブロックソース線とを含
   むものであって、 上記第１の電圧は、上記共通ソース線から第４のスイッ
   チ手段を介して選択的に上記ブロックソース線及び分割
   ソース線に供給されるものであることを特徴とする半導
   体記憶装置。
8. 【請求項８】 請求項１，請求項２，請求項３，請求項
   ４，請求項５，請求項６又は請求項７において、 上記半導体記憶装置は、記憶データの消去及び書き込み
   をＦＮトンネル現象により行うフラッシュメモリである
   ことを特徴とする半導体記憶装置。