JP2002334591A

JP2002334591A - 不揮発性半導体メモリ

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Publication number: JP2002334591A
Application number: JP2001135774A
Authority: JP
Inventors: Hiroshi Sugawara; 寛菅原; Toshikatsu Jinbo; 敏且神保; Atsunori Miki; 淳範三木; Noriyuki Kurokawa; 敬之黒川; Kenichi Ushigoe; 謙一牛越
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-05-07
Filing date: 2001-05-07
Publication date: 2002-11-22
Anticipated expiration: 2021-05-07
Also published as: TW554518B; KR100472963B1; KR20030009118A; US20020163033A1; JP4633958B2; US6788600B2

Abstract

(57)【要約】【課題】レイアウトの自由度を向上させることができ
る不揮発性半導体メモリを提供する。【解決手段】グローバルビット線ＧＢが、各スイッチ
群Ｙ２Ｓ００乃至Ｙ２Ｓ０３及びＹ２Ｓ１０乃至Ｙ２Ｓ
１３の上層を行方向に延びるように配置されている。即
ち、スイッチ群Ｙ２Ｓ００の上層には、スイッチ群Ｙ２
Ｓ００に含まれる３２個のトランジスタＴｒ３に夫々接
続された３２本のグローバルビット線ＧＢが設けられ、
他のスイッチ群Ｙ２Ｓ１０等の上層にも、夫々３２本ず
つグローバルビット線ＧＢが設けられている。各グロー
バルビット線ＧＢには、メモリセルアレイＭＣＡ００及
びＭＣＡ０２に共有された１２８本のメインビット線Ｍ
Ｂ並びにメモリセルアレイＭＣＡ０１及びＭＣＡ０３に
共有された１２８本のメインビット線ＭＢから１本ずつ
が接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性フラッシ
ュメモリ等の不揮発性半導体メモリに関し、特に、レイ
アウトの自由度の向上を図った不揮発性半導体メモリに
関する。

【０００２】

【従来の技術】近時、不揮発性フラッシュメモリにおい
ては、複数頁分のデータを複数ビット同時に読み出すも
のがある。図９は８頁分のデータを１６ビット同時に読
み出すことができる従来の不揮発性フラッシュメモリの
レイアウトを示す模式図である。また、図１０は図９に
示す従来の不揮発性フラッシュメモリにおけるメモリセ
ルアレイの制御部を示す回路図である。

【０００３】この従来の不揮発性フラッシュメモリは、
２つのバンクＢ０及びバンクＢ１に区画されている。バ
ンクＢ０には、４個のメモリセルアレイＭＣＡ００乃至
ＭＣＡ０３が平面視で長方形をなすように配置され、バ
ンクＢ１には、４個のメモリセルアレイＭＣＡ１０乃至
ＭＣＡ１３が平面視で長方形をなすように配置されてい
る。１個のメモリセルアレイには、実際５１２列のメモ
リセルＭＣが形成されており、これらのメモリセルＭＣ
に接続され列方向に延びる５１２本のローカルビット線
ＬＢが設けられている。以下、説明の便宜上、図１０に
示すように、１個のメモリセルアレイ中に１６本のロー
カルビット線ＬＢがあるものとして説明する。１６本の
ローカルビット線ＬＢには、図１０に示すように、平面
視で１本おきにその上側にトランジスタＴｒ１が接続さ
れ、トランジスタＴｒ１が接続されていないものには、
平面視で下側にトランジスタＴｒ２が接続されている。
また、１個のメモリセルアレイについては、２個のトラ
ンジスタＴｒ１及び２個のトランジスタＴｒ２の計４個
のトランジスタ毎に１本のメインビット線ＭＢが接続さ
れている。従って、１個のメモリセルアレイに対して、
メインビット線ＭＢは４本（実際には１２８本）設けら
れている。メインビット線ＭＢは列方向に延びており、
平面視で互いに上下に位置するメモリセルアレイ間で共
有されている。

【０００４】なお、１本のメインビット線ＭＢに対し
て、平面視で各メモリセルアレイＭＣＡ００、ＭＣＡ０
１、ＭＣＡ１０及びＭＣＡ１１の上側に夫々８個（実際
には２５６個）ずつ設けられたトランジスタＴｒ１から
スイッチ群Ｙ１Ｓ０が構成され、平面視でこれら４個の
メモリセルアレイの下側に夫々設けられたトランジスタ
Ｔｒ２からスイッチ群Ｙ１Ｓ１が構成されている。ま
た、平面視で各メモリセルアレイＭＣＡ０２、ＭＣＡ０
３、ＭＣＡ１２及びＭＣＡ１３の上側に夫々設けられた
トランジスタＴｒ１からスイッチ群Ｙ１Ｓ２が構成さ
れ、平面視でこれら４個のメモリセルアレイの下側に夫
々設けられたトランジスタＴｒ２からスイッチ群Ｙ１Ｓ
３が構成されている。

【０００５】１個のスイッチ群Ｙ１Ｓ０を構成するトラ
ンジスタＴｒ１のゲートは、図１０に示すように、２本
の信号線Ｄ１０及びＤ１１によってドライバＹ１Ｄ０に
接続されている。他のスイッチ群についても、同様であ
る。ドライバＹ１Ｄ０、Ｙ１Ｄ１、Ｙ１Ｄ２及びＹ１Ｄ
３は、夫々同一バンク内で隣り合う２個のスイッチ群Ｙ
１Ｓ０間、２個のスイッチ群Ｙ１Ｓ１間、２個のスイッ
チ群Ｙ１Ｓ２間及び２個のスイッチ群Ｙ１Ｓ３間に配置
されている。

【０００６】また、各メインビット線ＭＢには、トラン
ジスタＴｒ４が接続されている。バンクＢ０において
は、列方向に並んだメモリセルアレイＭＣＡ００及びＭ
ＣＡ０２により共有された４本のメインビット線ＭＢに
夫々接続された４個（実際には１２８個）のトランジス
タＴｒ４から１個のスイッチ群Ｙ３Ｓ０が構成され、メ
モリセルアレイＭＣＡ０１及びＭＣＡ０３により共有さ
れた４本のメインビット線ＭＢに夫々接続された４個
（実際には１２８個）のトランジスタＴｒ４から他の１
個のスイッチ群Ｙ３Ｓ０が構成されている。各スイッチ
群Ｙ３Ｓ０を構成するトランジスタＴｒ４のゲートは信
号線Ｄ３０に共通接続され、ドライバＹ３Ｄ０に接続さ
れている。バンクＢ１においては、２個のスイッチ群Ｙ
３Ｓ１が設けられ、各スイッチ群Ｙ３Ｓ１を構成するト
ランジスタＴｒ４のゲートが共通接続されてドライバＹ
３Ｄ１に接続されている。

【０００７】更に、従来の不揮発性フラッシュメモリに
おいては、図１０に示すように、メインビット線ＭＢ毎
に、スイッチ群Ｙ３Ｓ０又はＹ３Ｓ１を介して１個のセ
ンスアンプＳＡが設けられている。従って、メモリセル
アレイＭＣＡ００及びＭＣＡ０２には、４個（実際には
１２８個）のセンスアンプＳＡが設けられている。

【０００８】そして、各センスアンプＳＡの出力端子が
接続されたデータの入出力端子としてのＤＱパッドＰＡ
Ｄ１が設けられている。

【０００９】また、アドレス信号及び制御信号等を入力
する入力パッドＰＡＤ２、アドレスバッファ等の周辺回
路Ｐ１、電源生成回路等の周辺回路Ｐ２並びに読み出し
及び書き込みの制御回路等の周辺回路Ｐ３が設けられて
いる。

【００１０】更に、バンクＢ０には、図９に示すよう
に、夫々メモリセルアレイＭＣＡ００乃至ＭＣＡ０３に
設けられたワード線ＷＬを選択する副ＸデコーダＸＳＵ
Ｂ００乃至ＸＳＵＢ０３が設けられている。バンクＢ１
には、同様に、副ＸデコーダＸＳＵＢ１０乃至ＸＳＵＢ
１３が設けられている。

【００１１】更にまた、副ＸデコーダＸＳＵＢ００及び
ＸＳＵＢ０１用の主ＸデコーダＸＤＥＣ１０、副Ｘデコ
ーダＸＳＵＢ０２及びＸＳＵＢ０３用の主ＸデコーダＸ
ＤＥＣ１１、副ＸデコーダＸＳＵＢ１０及びＸＳＵＢ１
１用の主ＸデコーダＸＤＥＣ１２、並びに副Ｘデコーダ
ＸＳＵＢ１２及びＸＳＵＢ１３用の主ＸデコーダＸＤＥ
Ｃ１３が設けられている。また、副ＸデコーダＸＳＵＢ
００乃至ＸＳＵＢ０３用の主ＸデコーダＸＤＥＣ２０並
びに副ＸデコーダＸＳＵＢ１０乃至ＸＳＵＢ１３用の主
ＸデコーダＸＤＥＣ２１が設けられている。主Ｘデコー
ダＸＤＥＣ２０及びＸＤＥＣ２１は、夫々平面視でバン
クＢ０及びＢ１に設けられたドライバＹ１Ｄ０の上側に
配置されている。

【００１２】このような構造の従来の不揮発性フラッシ
ュメモリにおいては、実際、夫々のメモリセルアレイＭ
ＣＡ００、ＭＣＡ０１、ＭＣＡ１０及びＭＣＡ１１は同
時にアクセスされ、また、夫々１２８個のセンスアンプ
を備えているので、５１２個のセンスアンプＳＡからの
出力信号がＤＱパッドＰＡＤ１を介して同時に読み出さ
れる。

【００１３】

【発明が解決しようとする課題】しかしながら、上述の
ような従来の不揮発性フラッシュメモリには、５１２個
のセンスアンプＳＡが並列して配置されているため、行
方向の長さがセンスアンプＳＡの大きさにより定められ
てしまい、レイアウトの自由度が低いという問題点があ
る。この結果、より一層の高集積化が困難となってい
る。

【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、レイアウトの自由度を向上させることがで
きる不揮発性半導体メモリを提供することを目的とす
る。

【００１５】

【課題を解決するための手段】本発明に係る不揮発性半
導体メモリは、２個以上のメモリセルアレイを備えた複
数個のバンクを有し、ｎ（ｎは２以上の自然数）ビット
のデータの同時読み出しが可能な不揮発性半導体メモリ
において、１個の前記メモリセルアレイ内において列を
なす複数個のメモリセルが共通接続されたｎ×ｋ（ｋは
自然数）本の副ビット線と、１個の前記メモリセルアレ
イ毎にｎ本設けられ列方向に延びる第１の主ビット線
と、少なくともｎ個のセンスアンプと、アドレス信号に
基づいて前記第１の主ビット線毎にｋ本の前記副ビット
線のうちの１本を接続させる副ビット線選択手段と、前
記アドレス信号に基づいて互いに同一のメモリセルアレ
イに設けられたｎ本の第１の主ビット線を前記センスア
ンプに１本ずつ接続させる第１の主ビット線選択手段
と、前記アドレス信号に基づいて複数個の前記バンクか
ら活性状態となる１個のバンクを選択するバンク選択手
段と、を有することを特徴とする。

【００１６】本発明においては、第１の主ビット線選択
手段により、同一のメモリセルアレイに設けられたｎ本
の第１の主ビット線がセンスアンプに１本ずつ接続され
るので、第１の主ビット線と同数のセンスアンプを設け
る必要がない。例えば、１個のバンク内に２５６本の第
１の主ビット線が設けられている場合、１個のバンクに
１２８個のセンスアンプを設ければ、第１の主ビット線
選択手段による第１の主ビット線の選択により１２８ビ
ットの同時読み出しを行うことが可能となる。従って、
行方向に並列するセンスアンプの数を従来の半数以下に
することができるため、レイアウトの自由度が向上す
る。

【００１７】なお、前記第１の主ビット線選択手段に、
前記第１の主ビット線に接続され平面視で前記メモリセ
ルアレイの上下に同数個ずつ分散して配置された複数個
のスイッチング素子と、行方向に延びバンク毎にｎ本設
けられ前記スイッチング素子を介して前記第１の主ビッ
ト線に接続される第２の主ビット線と、を設け、前記第
２の主ビット線を、前記スイッチング素子の上層に形成
し、前記センスアンプを、前記バンク間に配置すること
により、列方向におけるレイアウトの自由度をも向上さ
せることができる。この場合、前記バンク選択手段は、
前記バンク間に配置されていることが好ましい。

【００１８】また、階層ビット線構成を有していてもよ
く、前記第１の主ビット線は、列方向で隣り合う２個以
上のメモリセルアレイにより共有されていてもよい。

【００１９】更に、前記ｎの値が１２８である場合、前
記センスアンプとして、１６個の書込・消去用センスア
ンプと、１２８個の読出用センスアンプを有することが
できる。

【００２０】本発明に係る他の不揮発性半導体メモリ
は、複数の主ビット線と、夫々が前記複数の主ビット線
の１つに対応して設けられ夫々複数の副ビット線を備え
た複数の副ビット線群と、夫々が前記複数のビット線の
１つに対応して設けられた複数のメモリセルと、前記複
数の主ビット線のうち一方のグループに共通に接続され
た第１のグローバルビット線と、前記複数の主ビット線
のうち他方のグループに共通に接続された第２のグロー
バルビット線と、第１のグローバルビット線に接続され
た第１のセンスアンプと、前記第２のグローバルビット
線に接続された第２のセンスアンプと、を有することを
特徴とする。

【００２１】なお、前記複数のメモリセルを第１の方向
に沿って配置し、前記第１及び第２のグローバルビット
線を互いに前記複数のメモリセルを挟むようにして配置
し、前記第１及び第２のセンスアンプを前記複数のメモ
リセルから前記第１の方向の延長線上に配置してもよ
い。この場合、前記主ビット線を前記第１の方向に直交
する第２の方向に延在させ、前記複数のメモリセルが形
成されている領域から前記第２の方向に離間した位置に
設けられた接続トランジスタ形成領域に前記第１及び第
２のグローバルビット線と前記主ビット線とを接続する
複数の接続トランジスタを設け、前記第１及び第２のグ
ローバルビット線を前記接続トランジスタ形成領域上を
前記第１の方向に延在させることが好ましい。

【００２２】

【発明の実施の形態】以下、本発明の実施例に係る不揮
発性半導体メモリについて、添付の図面を参照して具体
的に説明する。図１は本発明の第１の実施例に係る不揮
発性フラッシュメモリのレイアウトを示す模式図であ
る。また、図２は第１の実施例に係る不揮発性フラッシ
ュメモリにおけるメモリセルアレイの制御部を示す回路
図である。

【００２３】第１の実施例には、図１に示すように、２
つのバンクＢ０及びバンクＢ１が設けられている。バン
クＢ０には、４個のメモリセルアレイＭＣＡ００乃至Ｍ
ＣＡ０３が平面視で長方形をなすように配置され、バン
クＢ１には、４個のメモリセルアレイＭＣＡ１０乃至Ｍ
ＣＡ１３が平面視で長方形をなすように配置されてい
る。１個のメモリセルアレイには、５１２列のメモリセ
ル（図示せず）が形成されており、これらのメモリセル
に接続され列方向に延びる５１２本のローカルビット線
ＬＢが設けられている。以下、説明の便宜上、図２に示
すように、１個のメモリセルアレイ中に１６本のローカ
ルビット線ＬＢがあるものとして説明する。１６本のロ
ーカルビット線ＬＢには、図２に示すように、平面視で
１本おきにその上側にトランジスタＴｒ１（副ビット線
選択手段）が接続され、トランジスタＴｒ１が接続され
ていないものには、平面視で下側にトランジスタＴｒ２
（副ビット線選択手段）が接続されている。また、１個
のメモリセルアレイについては、２個のトランジスタＴ
ｒ１及び２個のトランジスタＴｒ２の計４個のトランジ
スタ毎に１本のメインビット線ＭＢが接続されている。
従って、１個のメモリセルアレイに対して、メインビッ
ト線ＭＢは４本（実際には１２８本）設けられている。
メインビット線ＭＢは列方向に延びており、平面視で互
いに上下に位置するメモリセルアレイ間で共有されてい
る。即ち、例えばメモリセルアレイＭＣＡ００及びメモ
リセルアレイＭＣＡ０２によって、４本（実際には１２
８本）のメインビット線ＭＢが共有されている。同様
に、例えばメモリセルアレイＭＣＡ１１及びメモリセル
アレイＭＣＡ１３によっても、４本（実際には１２８
本）のメインビット線ＭＢが共有されている。

【００２４】なお、１本のメインビット線ＭＢに対し
て、平面視で各メモリセルアレイＭＣＡ００、ＭＣＡ０
１、ＭＣＡ１０及びＭＣＡ１１の上側に夫々８個（実際
には２５６個）ずつ設けられたトランジスタＴｒ１から
スイッチ群Ｙ１Ｓ０が構成され、平面視で各メモリセル
アレイＭＣＡ００、ＭＣＡ０１、ＭＣＡ１０及びＭＣＡ
１１の下側に夫々８個（実際には２５６個）ずつ設けら
れたトランジスタＴｒ２からスイッチ群Ｙ１Ｓ１が構成
されている。また、平面視で各メモリセルアレイＭＣＡ
０２、ＭＣＡ０３、ＭＣＡ１２及びＭＣＡ１３の上側に
夫々８個（実際には２５６個）ずつ設けられたトランジ
スタＴｒ１からスイッチ群Ｙ１Ｓ２が構成され、平面視
で各メモリセルアレイＭＣＡ０２、ＭＣＡ０３、ＭＣＡ
１２及びＭＣＡ１３の下側に夫々８個（実際には２５６
個）ずつ設けられたトランジスタＴｒ２からスイッチ群
Ｙ１Ｓ３が構成されている。

【００２５】１個のスイッチ群Ｙ１Ｓ０を構成するトラ
ンジスタＴｒ１のゲートは、１個おきに共通接続され、
行方向に延びる２本の信号線Ｄ１０及びＤ１１によって
ドライバＹ１Ｄ０に接続されている。同様に、１個のス
イッチ群Ｙ１Ｓ１を構成するトランジスタＴｒ２のゲー
トは、行方向に延びる２本の信号線Ｄ１２及びＤ１３に
よってドライバＹ１Ｄ１に接続されている。また、１個
のスイッチ群Ｙ１Ｓ２を構成するトランジスタＴｒ１の
ゲートは、１個おきに共通接続され、行方向に延びる２
本の信号線によってドライバＹ１Ｄ２に接続されてい
る。同様に、１個のスイッチ群Ｙ１Ｓ３を構成するトラ
ンジスタＴｒ２のゲートは、行方向に延びる２本の信号
線によってドライバＹ１Ｄ３に接続されている。

【００２６】ドライバＹ１Ｄ０、Ｙ１Ｄ１、Ｙ１Ｄ２及
びＹ１Ｄ３は、夫々同一バンク内で隣り合う２個のスイ
ッチ群Ｙ１Ｓ０間、２個のスイッチ群Ｙ１Ｓ１間、２個
のスイッチ群Ｙ１Ｓ２間及び２個のスイッチ群Ｙ１Ｓ３
間に配置されている。

【００２７】図３はドライバＹ１Ｄ０及びＹ１Ｄ１の構
造を示す回路図である。ドライバＹ１Ｄ０には、２個の
３入力ナンドゲートＮＡＮＤ０及びＮＡＮＤ１並びに２
個のインバータＩＶ０及びＩＶ１が設けられている。イ
ンバータＩＶ０及びＩＶ１の入力端は、夫々ナンドゲー
トＮＡＮＤ０及びＮＡＮＤ１の出力端に接続されてい
る。一方、ドライバＹ１Ｄ１には、２個の３入力ナンド
ゲートＮＡＮＤ２及びＮＡＮＤ３並びに２個のインバー
タＩＶ２及びＩＶ３が設けられている。インバータＩＶ
２及びＩＶ３の入力端は、夫々ナンドゲートＮＡＮＤ２
及びＮＡＮＤ３の出力端に接続されている。

【００２８】ナンドゲートＮＡＮＤ０には、ビット線選
択信号ＡＹ０Ｔ及びＡＹ１Ｔが入力され、ナンドゲート
ＮＡＮＤ１には、ビット線選択信号ＡＹ０Ｎ及びＡＹ１
Ｔが入力される。ビット線選択信号ＡＹ０Ｎは、ビット
線選択信号ＡＹ０Ｔの反転信号である。また、ナンドゲ
ートＮＡＮＤ２には、ビット線選択信号ＡＹ０Ｔ及びＡ
Ｙ１Ｎが入力され、ナンドゲートＮＡＮＤ３には、ビッ
ト線選択信号ＡＹ０Ｎ及びＡＹ１Ｎが入力される。ビッ
ト線選択信号ＡＹ１Ｎは、ビット線選択信号ＡＹ１Ｔの
反転信号である。更に、各ナンドゲートＮＡＮＤ０乃至
ＮＡＮＤ３には、メモリセルアレイＭＣＡ００、ＭＣＡ
０１、ＭＣＡ１０又はＭＣＡ１１を選択するときにアク
ティブになるセクタ選択信号ＳＥＣＴＯＲ０が入力され
る。また、インバータＩＶ０乃至ＩＶ３からは、夫々デ
コード信号Ｄ１０乃至Ｄ１３が出力される。デコード信
号Ｄ１０は、スイッチ群Ｙ１Ｓ０を構成するトランジス
タＴｒ１のゲートが共通接続された一方の信号線に入力
され、デコード信号Ｄ１１は、他方の信号線に入力され
る。また、デコード信号Ｄ１２は、スイッチ群Ｙ１Ｓ１
を構成するトランジスタＴｒ２のゲートが共通接続され
た一方の信号線に入力され、デコード信号Ｄ１３は、他
方の信号線に入力される。

【００２９】ドライバＹ１Ｄ２及びＹ１Ｄ３は、夫々ド
ライバＹ１Ｄ０及びＹ１Ｄ１と同様の構造を有している
が、各ナンドゲートには、セクタ選択信号ＳＥＣＴＯＲ
０の替わりに、メモリセルアレイＭＣＡ０２、ＭＣＡ０
３、ＭＣＡ１２又はＭＣＡ１３を選択するときにアクテ
ィブになるセクタ選択信号ＳＥＣＴＯＲ１が入力され
る。

【００３０】また、各メインビット線ＭＢには、トラン
ジスタＴｒ３（第１の主ビット線選択手段、スイッチン
グ素子）が接続されている。バンクＢ０においては、列
方向に並んだメモリセルアレイＭＣＡ００及びＭＣＡ０
２により共有されたメインビット線ＭＢに夫々接続され
た４個（実際には１２８個）のトランジスタＴｒ３から
スイッチ群Ｙ２Ｓ０が構成され、メモリセルアレイＭＣ
Ａ０１及びＭＣＡ０３により共有されたメインビット線
に接続された４個（実際には１２８個）のトランジスタ
Ｔｒ３からスイッチ群Ｙ２Ｓ１が構成されている。スイ
ッチ群Ｙ２Ｓ０及びＹ２Ｓ１は、いずれも平面視でスイ
ッチ群Ｙ１Ｓ３の下側に配置されている。スイッチ群Ｙ
２Ｓ０を構成する各トランジスタＴｒ３のゲートは共通
接続され、ドライバＹ２Ｄ０に接続されている。一方、
スイッチＹ２Ｓ１を構成する各トランジスタＴｒ３のゲ
ートも共通接続され、ドライバＹ２Ｄ１に接続されてい
る。

【００３１】図４はドライバＹ２Ｄ０の構造を示す回路
図である。ドライバＹ２Ｄ０には、インバータＩＶ４及
びこの出力端に入力端が接続されたインバータＩＶ５が
設けられている。インバータＩＶ４には、メモリセルア
レイＭＣＡ００又はＭＣＡ０２を選択するときにアクテ
ィブになるグループ選択信号ＧＲＯＵＰ０が入力され、
インバータＩＶ５からは、そのデコード信号Ｄ２０が出
力される。

【００３２】ドライバＹ２Ｄ１は、ドライバＹ２Ｄ０と
同様の構造を有しているが、インバータＩＶ４には、グ
ループ選択信号ＧＲＯＵＰ０の替わりに、メモリセルア
レイＭＣＡ０１又はＭＣＡ０３を選択するときにアクテ
ィブになるグループ選択信号ＧＲＯＵＰ１が入力され
る。また、インバータＩＶ５からは、デコード信号Ｄ２
０の替わりに、グループ選択信号ＧＲＯＵＰ１のデコー
ド信号Ｄ２１が出力される。

【００３３】バンクＢ１においても、同様に、スイッチ
群Ｙ２Ｓ０及びＹ２Ｓ１がスイッチ群Ｙ１Ｓ３の下側に
配置され、ドライバＹ２Ｄ０及びＹ２Ｄ１が設けられて
いる。

【００３４】ドライバＹ２Ｄ０及びＹ２Ｄ１は、夫々ス
イッチ群Ｙ２Ｓ０及びＹ２Ｓ１に隣接するようにして、
これらの間に配置されている。

【００３５】更に、各トランジスタＴｒ３の他端にトラ
ンジスタＴｒ４（バンク選択手段）が接続されている。
バンクＢ０においては、スイッチ群Ｙ２Ｓ０に接続され
た４個（実際には１２８個）のトランジスタＴｒ４から
スイッチ群Ｙ３Ｓ０が構成され、また、スイッチ群Ｙ２
Ｓ１に接続された４個（実際には１２８個）のトランジ
スタＴｒ４からスイッチ群Ｙ３Ｓ０が構成されている。
各スイッチ群Ｙ３Ｓ０を構成するトランジスタＴｒ４の
ゲートは共通接続され、夫々個別のドライバＹ３Ｄ０に
接続されている。

【００３６】図５はドライバＹ３Ｄ０の構造を示す回路
図である。ドライバＹ３Ｄ０には、インバータＩＶ６及
びこの出力端に入力端が接続されたインバータＩＶ７が
設けられている。インバータＩＶ６には、バンクＢ０を
選択するときにアクティブになるバンク選択信号ＢＡＮ
Ｋ０が入力され、インバータＩＶ７からは、そのデコー
ド信号Ｄ３０が出力される。

【００３７】一方、バンクＢ１においては、スイッチ群
Ｙ２Ｓ０に接続された実際１２８個のトランジスタＴｒ
４からスイッチ群Ｙ３Ｓ１が構成され、また、スイッチ
群Ｙ２Ｓ１に接続された実際１２８個のトランジスタＴ
ｒ４からスイッチ群Ｙ３Ｓ１が構成されている（図示せ
ず）。各スイッチ群Ｙ３Ｓ１を構成するトランジスタＴ
ｒ４のゲートは共通接続され、夫々個別のドライバＹ３
Ｄ１に接続されている。

【００３８】ドライバＹ３Ｄ１は、ドライバＹ３Ｄ０と
同様の構造を有しているが、インバータＩＶ６には、バ
ンク選択信号ＢＡＮＫ０の替わりに、バンク１を選択す
るときにアクティブになるバンク選択信号ＢＡＮＫ１が
入力される。また、インバータＩＶ７からは、デコード
信号Ｄ３０の替わりに、バンク選択信号ＢＡＮＫ１のデ
コード信号（図示せず）が出力される。

【００３９】ドライバＹ３Ｄ０及びＹ３Ｄ１は、夫々ス
イッチ群Ｙ３Ｓ０間及びスイッチ群Ｙ３Ｓ１間に配置さ
れている。

【００４０】また、バンクＢ０には、スイッチ群Ｙ３Ｓ
０及びＹ３Ｓ１の下側に、行方向に延びる４本（実際に
は１２８本）のグローバルビット線ＧＢが設けられてい
る。従って、実際には、各グローバルビット線ＧＢに
は、メモリセルアレイＭＣＡ００及びＭＣＡ０２に共有
された１２８本のメインビット線ＭＢ並びにメモリセル
アレイＭＣＡ０１及びＭＣＡ０３に共有された１２８本
のメインビット線ＭＢから１本ずつが接続されている。
そして、各グローバルビット線ＧＢには、１個ずつセン
スアンプＳＡが接続されている。

【００４１】バンクＢ１においても、同様に、１２８本
のグローバルビット線（図示せず）及び１２８個のセン
スアンプＳＡが設けられている。

【００４２】なお、センスアンプＳＡは、図２では、平
面視でグローバルビット線ＧＢの下側に配置されている
が、実際にはグローバルビット線ＧＢの下層に形成され
ている。

【００４３】そして、各センスアンプＳＡの出力端子が
接続されたデータの入出力端子としてのＤＱパッドＰＡ
Ｄ１が設けられている。

【００４４】また、第１の実施例には、アドレス信号及
び制御信号等を入力する入力パッドＰＡＤ２、アドレス
バッファ等の周辺回路Ｐ１、電源生成回路等の周辺回路
Ｐ２並びに読み出し及び書き込みの制御回路等の周辺回
路Ｐ３が設けられている。

【００４５】更に、バンクＢ０には、夫々メモリセルア
レイに設けられたワード線ＷＬを選択する副Ｘデコーダ
ＸＳＵＢ００乃至ＸＳＵＢ０３が設けられている。副Ｘ
デコーダＸＳＵＢ００及びＸＳＵＢ０１は、メモリセル
アレイＭＣＡ００及びＭＣＡ０１間に配置され、副Ｘデ
コーダＸＳＵＢ０２及びＸＳＵＢ０３は、メモリセルア
レイＭＣＡ０２及びＭＣＡ０３間に配置されている。バ
ンクＢ１には、同様に、副ＸデコーダＸＳＵＢ１０乃至
ＸＳＵＢ１３が配置されている。

【００４６】更にまた、副ＸデコーダＸＳＵＢ００及び
ＸＳＵＢ０１用の主ＸデコーダＸＤＥＣ１０、副Ｘデコ
ーダＸＳＵＢ０２及びＸＳＵＢ０３用の主ＸデコーダＸ
ＤＥＣ１１、副ＸデコーダＸＳＵＢ１０及びＸＳＵＢ１
１用の主ＸデコーダＸＤＥＣ１２、並びに副Ｘデコーダ
ＸＳＵＢ１２及びＸＳＵＢ１３用の主ＸデコーダＸＤＥ
Ｃ１３が設けられている。主ＸデコーダＸＤＥＣ１０及
びＸＤＥＣ１２は、メモリセルアレイＭＣＡ０１及びＭ
ＣＡ１０間に配置され、主ＸデコーダＸＤＥＣ１１及び
ＸＤＥＣ１３は、メモリセルアレイＭＣＡ０３及びＭＣ
Ａ１２間に配置されている。また、副ＸデコーダＸＳＵ
Ｂ００乃至ＸＳＵＢ０３用の主ＸデコーダＸＤＥＣ２０
並びに副ＸデコーダＸＳＵＢ１０乃至ＸＳＵＢ１３用の
主ＸデコーダＸＤＥＣ２１が設けられている。主Ｘデコ
ーダＸＤＥＣ２０及びＸＤＥＣ２１は、夫々平面視でバ
ンクＢ０及びＢ１に設けられたドライバＹ１Ｄ０の上側
に配置されている。

【００４７】次に、上述のように構成された第１の実施
例に係る不揮発性フラッシュメモリの動作について説明
する。

【００４８】入力パッドＰＡＤ２に入力されたアドレス
信号は、アドレスバッファから主ＸデコーダＸＤＥＣ１
０及びＸＤＥＣ２０等並びにドライバＹ１Ｄ０、Ｙ２Ｄ
０及びＹ３Ｄ０等に出力される。以下、データを読み出
すメモリセルがメモリセルアレイＭＣＡ００に設けられ
ている場合について説明するが、他のメモリセルアレイ
に設けられている場合にも、同様の動作が行われる。

【００４９】ドライバＹ３Ｄ０及びＹ３Ｄ１は、アドレ
ス信号から生成されたバンク選択信号ＢＡＮＫ０及びＢ
ＡＮＫ１に基づいてバンクＢ０を選択し、ドライバＹ３
Ｄ０がスイッチ群Ｙ３Ｓ０に含まれるトランジスタＴｒ
４を導通状態とする。なお、データを読み出すメモリセ
ルがバンクＢ１に属する場合には、バンクＢ１を選択
し、ドライバＹ３Ｄ１がスイッチ群Ｙ３Ｓ１に含まれる
トランジスタＴｒ４を導通状態とする。

【００５０】また、ドライバＹ２Ｄ０及びＹ２Ｄ１は、
アドレス信号から生成されたグループ選択信号ＧＲＯＵ
Ｐ０及びＧＲＯＵＰ１に基づいてメモリセルアレイＭＣ
Ａ００及びＭＣＡ０２を選択し、ドライバＹ２Ｄ０がス
イッチ群Ｙ２Ｓ０に含まれるトランジスタＴｒ３を導通
状態とする。この結果、１２８本のメインビット線ＭＢ
が１２８本のグローバルビット線ＧＢを介して（図２で
は、４本のメインビット線ＭＢが４本のグローバルビッ
ト線ＧＢを介して）、センスアンプＳＡに接続される。
なお、データを読み出すメモリセルがメモリセルアレイ
ＭＣＡ０１又はＭＣＡ０３に設けられているときには、
ドライバＹ２Ｄ１がスイッチ群Ｙ２Ｓ１に含まれるトラ
ンジスタＴｒ３を導通状態とする。

【００５１】更に、ドライバＹ１Ｄ０及びＹ１Ｄ１に、
アドレス信号から生成されたハイ（アクティブ）のセク
タ選択信号ＳＥＣＴＯＲ０並びにビット線選択信号ＡＹ
０Ｔ、ＡＹ１Ｔ、ＡＹ０Ｎ及びＡＹ１Ｎが入力される。
この結果、ドライバＹ１Ｄ０からビット線選択信号ＡＹ
０Ｔ及びＡＹ１Ｔ等に関連づけて変化するデコード信号
Ｄ１０及びＤ１１が出力され、ドライバＹ１Ｄ１からビ
ット線選択信号ＡＹ０Ｔ及びＡＹ１Ｔ等に関連づけて変
化するデコード信号Ｄ１２及びＤ１３が出力される。そ
して、スイッチ群Ｙ１Ｓ０及びＹ１Ｓ１に含まれる４本
の信号線のうちから１本の信号線のみが選択され、この
選択された信号線にゲートが接続されたトランジスタＴ
ｒ１又はＴｒ２が導通状態となる。従って、メモリセル
アレイＭＣＡ００に設けられた５１２本のローカルビッ
ト線ＬＢのうちの１２８本（図２では、１６本のローカ
ルビット線ＬＢのうちの４本）が、互いに異なるメイン
ビット線ＭＢに接続される。即ち、１２８本のローカル
ビット線ＬＢが、メインビット線ＭＢ及びグローバルビ
ット線ＧＢを介してセンスアンプＳＡに接続される。

【００５２】なお、メモリセルアレイＭＣＡ０２につい
ては、ドライバＹ１Ｄ２及びＹ１Ｄ３にロウのセクタ選
択信号ＳＥＣＴＯＲ１が入力され、ドライバＹ１Ｄ２及
びＹ１Ｄ３のデコード信号はロウのまま変化しない。こ
のため、メモリセルアレイＭＣＡに設けられたローカル
ビット線ＬＢは、いずれもメインビット線ＭＢには接続
されない。

【００５３】また、アドレス信号を主ＸデコーダＸＤＥ
Ｃ１０及びＸＤＥＣ２０がデコードし、その両デコード
信号の論理により、副ＸデコーダＸＳＵＢ００がメモリ
セルアレイＭＣＡ００に設けられた複数本のワード線Ｗ
Ｌから１本を選択する。

【００５４】この結果、選択された１本のワード線と選
択された１２８本のローカルビット線ＬＢとの交点に配
置されている１２８個のメモリセルＭＣに書き込まれて
いるデータがセンスアンプＳＡに入力され、これらのデ
ータが同時にＤＱパッドＰＡＤ１から出力される。

【００５５】このような第１の実施例によれば、１個の
センスアンプＳＡに１本のグローバルビット線ＧＢを介
して２本のメインビット線ＭＢが接続可能となっている
ので、２５６個のセンスアンプＳＡがあれば、５１２本
のメインビット線ＭＢを介して１２８ビットの同時読出
が可能である。従って、センスアンプＳＡの数を半減す
ることができ、そのレイアウトの自由度を高めることが
できる。

【００５６】次に、本発明に第２の実施例について説明
する。図６は本発明の第２の実施例に係る不揮発性フラ
ッシュメモリのレイアウトを示す模式図である。なお、
図６に示す第２の実施例において、図１及び図２に示す
第１の実施例と同一の構成要素には、同一の符号を付し
てその詳細な説明は省略する。

【００５７】第２の実施例においては、バンクＢ０及び
バンクＢ１により、１２８本のグローバルビット線ＧＢ
が共有され、各グローバルビット線ＧＢに１個ずつ読出
用センスアンプＲＳＡが接続されている。従って、読出
用センスアンプＲＳＡは、総計で１２８個設けられてい
る。

【００５８】また、これらの読出用センスアンプＲＳＡ
の他に書込・消去用センスアンプＶＳＡが設けられてい
る。書込・消去用センスアンプＶＳＡは、各バンクＢ０
及びＢ１に１６個ずつ設けられている。

【００５９】このように構成された第２の実施例におい
ては、読出用センスアンプＲＳＡが第１の実施例の半分
の数だけしか設けられていないが、バンクＢ０及びバン
クＢ１において、同時にデータの読み出しが行われるこ
とはなく、また、グループ選択信号に基づくドライバＹ
２Ｄ０及びＹ２Ｄ１によるスイッチ群Ｙ２Ｓ０及びＹ２
Ｓ１の排他的な駆動により、１本のグローバルビット線
ＧＢに複数本のメインビット線ＭＢが同時に接続される
ことはないので、正常なデータの読み出しを行うことが
できる。従って、第１の実施例より一層レイアウトの自
由度を向上させることが可能である。

【００６０】また、書込・消去用センスアンプＶＳＡが
バンク毎に設けられているので、一方のバンクにおいて
データの消去及び書き込みを行いながら、他方のバンク
においてデータの読み出しを行うことができる。

【００６１】なお、書込・消去用センスアンプＶＳＡの
数については、少なくとも同時書込を行う１頁当たりの
ビット数分が各バンクに設けられていれば、１６個に限
定されるものではないが、最低限の数を設けることによ
り、他の回路等のレイアウトの自由度を高く確保するこ
とができる。

【００６２】次に、本発明の第３の実施例について説明
する。図７は本発明の第３の実施例に係る不揮発性フラ
ッシュメモリのレイアウトを示す模式図である。また、
図８は第３の実施例に係る不揮発性フラッシュメモリに
おけるメモリセルアレイの制御部を示す回路図である。
なお、図７及び図８に示す第３の実施例において、図１
及び２に示す第１の実施例と同一の構成要素には、同一
の符号を付してその詳細な説明は省略する。

【００６３】第３の実施例においては、第１の実施例に
おけるスイッチ群Ｙ２Ｓ０が４つのスイッチ群Ｙ２Ｓ０
０、Ｙ２Ｓ０１、Ｙ２Ｓ０２及びＹ２Ｓ０３に分割され
ている。より具体的には、スイッチ群Ｙ２Ｓ００には、
４本（実際には１２８本）のメインビット線ＭＢのう
ち、左側から１本目（実際には、１、５、９、・・・１
２５本目）のものに接続された１個（実際には３２個）
のトランジスタＴｒ３が含まれ、スイッチ群Ｙ２Ｓ０１
には、実際１２８本のメインビット線ＭＢのうち、左側
から２、６、１０、・・・１２６本目のものに接続され
た３２個のトランジスタＴｒ３が含まれている。また、
スイッチ群Ｙ２Ｓ０２には、実際１２８本のメインビッ
ト線ＭＢのうち、左側から３、７、１１、・・・１２７
本目のものに接続された３２個のトランジスタＴｒ３が
含まれ、スイッチ群Ｙ２Ｓ０３には、実際１２８本のメ
インビット線ＭＢのうち、左側から４、８、１２、・・
・１２６本目のものに接続された３２個のトランジスタ
Ｔｒ３が含まれている。そして、スイッチ群Ｙ２Ｓ００
は、平面視でスイッチ群Ｙ１Ｓ０の上側に配置され、ス
イッチ群Ｙ２Ｓ０１は、平面視でスイッチ群Ｙ１Ｓ１の
下側に配置され、スイッチ群Ｙ２Ｓ０２は、平面視でス
イッチ群Ｙ１Ｓ２の上側に配置され、スイッチ群Ｙ２Ｓ
０３は、平面視でスイッチ群Ｙ１Ｓ３の下側に配置され
ている。

【００６４】スイッチ群Ｙ２Ｓ００、Ｙ２Ｓ０１、Ｙ２
Ｓ０２及びＹ２Ｓ０３を構成する各トランジスタＴｒ３
のゲートは、夫々共通接続されてドライバＹ２Ｄ００、
Ｙ２Ｄ０１、Ｙ２Ｄ０２、Ｙ２Ｄ０３に接続されてい
る。ドライバＹ２Ｄ００、Ｙ２Ｄ０１、Ｙ２Ｄ０２及び
Ｙ２Ｄ０３は、ドライバＹ２Ｄ０と同様の構造を有して
おり、メモリセルアレイＭＣＡ００又はＭＣＡ０２を選
択するときにアクティブになるグループ選択信号ＧＲＯ
ＵＰ０を入力し、そのデコード信号Ｄ２０を出力する。

【００６５】また、第１の実施例におけるスイッチ群Ｙ
２Ｓ１が４つのスイッチ群Ｙ２Ｓ１０、Ｙ２Ｓ１１、Ｙ
２Ｓ１２及びＹ２Ｓ１３に分割され、夫々スイッチ群Ｙ
２Ｓ００、Ｙ２Ｓ０１、Ｙ２Ｓ０２及びＹ２Ｓ０３と同
様に配置されている。スイッチ群Ｙ２Ｓ１０、Ｙ２Ｓ１
１、Ｙ２Ｓ１２及びＹ２Ｓ１３を構成する各トランジス
タＴｒ３のゲートは、夫々共通接続されてドライバＹ２
Ｄ１０、Ｙ２Ｄ１１、Ｙ２Ｄ１２、Ｙ２Ｄ１３に接続さ
れている。ドライバＹ２Ｄ１０、Ｙ２Ｄ１１、Ｙ２Ｄ１
２及びＹ２Ｄ１３は、ドライバＹ２Ｄ１と同様の構造を
有しており、メモリセルアレイＭＣＡ０１又はＭＣＡ０
３を選択するときにアクティブになるグループ選択信号
ＧＲＯＵＰ１を入力し、そのデコード信号Ｄ２１を出力
する。

【００６６】また、第３の実施例においては、図７に示
すように、グローバルビット線ＧＢが、各スイッチ群Ｙ
２Ｓ００乃至Ｙ２Ｓ０３及びＹ２Ｓ１０乃至Ｙ２Ｓ１３
の上層を行方向に延びるように配置されている。即ち、
スイッチ群Ｙ２Ｓ００の上層には、スイッチ群Ｙ２Ｓ０
０に含まれる３２個のトランジスタＴｒ３に夫々接続さ
れた３２本のグローバルビット線ＧＢが設けられ、他の
スイッチ群Ｙ２Ｓ１０等の上層にも、夫々３２本ずつグ
ローバルビット線ＧＢが設けられている。各グローバル
ビット線ＧＢには、メモリセルアレイＭＣＡ００及びＭ
ＣＡ０２に共有された１２８本のメインビット線ＭＢ並
びにメモリセルアレイＭＣＡ０１及びＭＣＡ０３に共有
された１２８本のメインビット線ＭＢから１本ずつが接
続されている。なお、図８では、便宜上、グローバルビ
ット線ＧＢとスイッチ群Ｙ２Ｓ００等とをずらしてい
る。

【００６７】更に、第３の実施例においては、第１の実
施例におけるスイッチ群Ｙ３Ｓ０が、３２本のグローバ
ルビット線ＧＢの束毎に４つのスイッチ群Ｙ３Ｓ００、
Ｙ３Ｓ０１、Ｙ３Ｓ０２及びＹ３Ｓ０３に分割されてい
る。同様に、第１の実施例におけるスイッチ群Ｙ３Ｓ１
が、３２本のグローバルビット線ＧＢの束毎に４つのス
イッチ群Ｙ３Ｓ１０、Ｙ３Ｓ１１、Ｙ３Ｓ１２及びＹ３
Ｓ１３に分割されている。スイッチ群Ｙ３Ｓ００、Ｙ３
Ｓ０１、Ｙ３Ｓ０２及びＹ３Ｓ０３を構成する各トラン
ジスタＴｒ４のゲートは、夫々共通接続されてドライバ
Ｙ３Ｄ００、Ｙ３Ｄ０１、Ｙ３Ｄ０２、Ｙ３Ｄ０３に接
続されている。同様に、スイッチ群Ｙ３Ｓ１０、Ｙ３Ｓ
１１、Ｙ３Ｓ１２及びＹ３Ｓ１３を構成する各トランジ
スタＴｒ４のゲートは、夫々共通接続されてドライバＹ
３Ｄ１０、Ｙ３Ｄ１１、Ｙ３Ｄ１２、Ｙ３Ｄ１３に接続
されている。また、ドライバＹ３Ｄ００、Ｙ３Ｄ０１、
Ｙ３Ｄ０２及びＹ３Ｄ０３は、ドライバＹ３Ｄ０と同様
の構造を有しており、バンクＢ０を選択するときにアク
ティブになるバンク選択信号ＢＡＮＫ０を入力し、その
デコード信号Ｄ３０を出力する。一方、ドライバＹ３Ｄ
１０、Ｙ３Ｄ１１、Ｙ３Ｄ１２及びＹ３Ｄ１３は、ドラ
イバＹ３Ｄ１と同様の構造を有しており、バンクＢ１を
選択するときにアクティブになるバンク選択信号ＢＡＮ
Ｋ１を入力し、そのデコード信号Ｄ３１を出力する。

【００６８】これらのスイッチ群Ｙ３Ｓ００等及びドラ
イバＹ３Ｄ００等は、バンクＢ０及びＢ１の他のスイッ
チ群Ｙ２Ｓ１０等及びＹ１Ｓ０等間に配置されている。

【００６９】また、図７に示すように、主ＸデコーダＸ
ＤＥＣ１０及びＸＤＥＣ１２間に６４個の読出用センス
アンプＲＳＡが配置され、主ＸデコーダＸＤＥＣ１１及
びＸＤＥＣ１３間に６４個の読出用センスアンプＲＳＡ
が配置されている。６４個の読出用センスアンプＲＳＡ
は、図８に示すように、平面視で３２個ずつ上下２段に
区画されており、一の区画内では、行方向に３２個の読
出用センスアンプＲＳＡが並べられている。

【００７０】スイッチ群Ｙ３Ｓ００及びＹ３Ｓ１０を構
成する３２個ずつのトランジスタＴｒ４の他端は、各ス
イッチ群から１個ずつ共通接続されて１個の読出用セン
スアンプＲＳＡに接続されている。同様に、スイッチ群
Ｙ３Ｓ０１及びＹ３Ｓ１１を構成する３２個ずつのトラ
ンジスタＴｒ４の他端は、各スイッチ群から１個ずつ共
通接続されて１個の読出用センスアンプＲＳＡに接続さ
れている。このような配置は、主ＸデコーダＸＤＥＣ１
１及びＸＤＥＣ１３間の読出用センスアンプＲＳＡにつ
いても同様である。

【００７１】更に、読出用センスアンプＲＳＡと主Ｘデ
コーダＸＤＥＣ１０等との間には、８個ずつ、総計で３
２個の書込・消去用センスアンプＶＳＡが設けられてい
る。

【００７２】このように構成された第３の実施例におい
ては、第２の実施例と同様のスイッチの切り替えを行う
ことにより、１本のグローバルビット線ＧＢに複数本の
メインビット線ＭＢが同時に接続されることはないの
で、正常なデータの読み出しを行うことができる。ま
た、書込・消去用センスアンプＶＳＡがバンク毎に設け
られているので、一方のバンクにおいてデータの消去及
び書き込みを行いながら、他方のバンクにおいてデータ
の読み出しを行うことができる。

【００７３】更に、レイアウトに関し、列方向では、行
方向に延びるグローバルビット線ＧＢがスイッチ群Ｙ２
Ｓ００等の上層に設けられているので、グローバルビッ
ト線ＧＢ専用の領域を確保する必要がない。また、読出
用センスアンプＲＳＡ及び書込・消去用センスアンプＶ
ＳＡのいずれもバンクＢ０及びＢ１間に配置されてい
る。一方、第１及び第２の実施例では、１２８本分のグ
ローバルビット線ＧＢに専用の領域が必要である上、少
なくとも読出用センスアンプＲＳＡの領域が必要であ
る。第２の実施例では、更に書込・消去用センスアンプ
ＶＳＡの領域も必要である。従って、第３の実施例で
は、これらの実施例と比較して列方向のレイアウトの自
由度が極めて高くなる。

【００７４】一方、行方向では、各センスアンプＲＳＡ
及びＶＳＡがバンクＢ０及びＢ１間に配置されるため、
その分の面積増加が発生するが、読出用センスアンプＲ
ＳＡについては、３２個が並列するのみである。また、
列方向に延び各センスアンプとスイッチ群Ｙ３Ｓ００及
びＹ３Ｓ１０等とを接続する信号線の全体的な幅は、実
質的に３２本分である。更に、これらの信号線はセンス
アンプの上層に設けることが可能である。従って、行方
向におけるレイアウト面積の増加は、列方向におけるレ
イアウト面積の減少と比較すれば、十分に小さいものと
いえる。

【００７５】

【発明の効果】以上詳述したように、本発明によれば、
第１の主ビット線選択手段により、同一のメモリセルア
レイに設けられたｎ本の第１の主ビット線がセンスアン
プに１本ずつ接続されるので、第１の主ビット線と同数
のセンスアンプを設ける必要がないため、行方向に並列
するセンスアンプの数を従来の半数以下にすることがで
きる。このため、レイアウトの自由度が向上し、より一
層の高集積化が可能となる。また、前記第１の主ビット
線選択手段に、スイッチング素子及びその上層に形成さ
れた第２の主ビット線を設け、センスアンプをバンク間
に配置することにより、列方向におけるレイアウトの自
由度をも向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る不揮発性フラッシ
ュメモリのレイアウトを示す模式図である。

【図２】第１の実施例に係る不揮発性フラッシュメモリ
におけるメモリセルアレイの制御部を示す回路図であ
る。

【図３】ドライバＹ１Ｄ０及びＹ１Ｄ１の構造を示す回
路図である。

【図４】ドライバＹ２Ｄ０の構造を示す回路図である。

【図５】ドライバＹ３Ｄ０の構造を示す回路図である。

【図６】本発明の第２の実施例に係る不揮発性フラッシ
ュメモリのレイアウトを示す模式図である。

【図７】本発明の第３の実施例に係る不揮発性フラッシ
ュメモリのレイアウトを示す模式図である。

【図８】第３の実施例に係る不揮発性フラッシュメモリ
におけるメモリセルアレイの制御部を示す回路図であ
る。

【図９】８頁分のデータを１６ビット同時に読み出すこ
とができる従来の不揮発性フラッシュメモリのレイアウ
トを示す模式図である。

【図１０】図９に示す従来の不揮発性フラッシュメモリ
におけるメモリセルアレイの制御部を示す回路図であ
る。

【符号の説明】

ＭＣＡ００、ＭＣＡ０１、ＭＣＡ０２、ＭＣＡ０３、Ｍ
ＣＡ１０、ＭＣＡ１１、ＭＣＡ１２、ＭＣＡ１３；メモ
リセルアレイＹ１Ｓ０、Ｙ１Ｓ１、Ｙ１Ｓ２、Ｙ１Ｓ３；スイッチ群Ｙ２Ｓ０、Ｙ２Ｓ１、Ｙ２Ｓ００、Ｙ２Ｓ０１、Ｙ２Ｓ
０２、Ｙ２Ｓ０３、Ｙ２Ｓ１０、Ｙ２Ｓ１１、Ｙ２Ｓ１
２、Ｙ２Ｓ１３；スイッチ群Ｙ３Ｓ０、Ｙ３Ｓ１、Ｙ３Ｓ００、Ｙ３Ｓ０１、Ｙ３Ｓ
０２、Ｙ３Ｓ０３、Ｙ３Ｓ１０、Ｙ３Ｓ１１、Ｙ３Ｓ１
２、Ｙ３Ｓ１３；スイッチ群Ｙ１Ｄ０、Ｙ１Ｄ１、Ｙ１Ｄ２、Ｙ１Ｄ３；ドライバＹ２Ｄ０、Ｙ２Ｄ１、Ｙ２Ｄ００、Ｙ２Ｄ０１、Ｙ２Ｄ
０２、Ｙ２Ｄ０３、Ｙ２Ｄ１０、Ｙ２Ｄ１１、Ｙ２Ｄ１
２、Ｙ２Ｄ１３；ドライバＹ３Ｄ０、Ｙ３Ｄ１、Ｙ３Ｄ００、Ｙ３Ｄ０１、Ｙ３Ｄ
０２、Ｙ３Ｄ０３、Ｙ３Ｄ１０、Ｙ３Ｄ１１、Ｙ３Ｄ１
２、Ｙ３Ｄ１３；ドライバＲＳＡ；読出用センスアンプＶＳＡ；書込・消去用センスアンプ

───────────────────────────────────────────────────── フロントページの続き (72)発明者三木淳範東京都港区芝五丁目７番１号日本電気株式会社内 (72)発明者黒川敬之東京都港区芝五丁目７番１号日本電気株式会社内 (72)発明者牛越謙一東京都港区芝五丁目７番１号日本電気株式会社内Ｆターム(参考） 5B025 AD00 AD02 AD06 AE00

Claims

【特許請求の範囲】

【請求項１】２個以上のメモリセルアレイを備えた複
数個のバンクを有し、ｎ（ｎは２以上の自然数）ビット
のデータの同時読み出しが可能な不揮発性半導体メモリ
において、１個の前記メモリセルアレイ内において列を
なす複数個のメモリセルが共通接続されたｎ×ｋ（ｋは
自然数）本の副ビット線と、１個の前記メモリセルアレ
イ毎にｎ本設けられ列方向に延びる第１の主ビット線
と、少なくともｎ個のセンスアンプと、アドレス信号に
基づいて前記第１の主ビット線毎にｋ本の前記副ビット
線のうちの１本を接続させる副ビット線選択手段と、前
記アドレス信号に基づいて互いに同一のメモリセルアレ
イに設けられたｎ本の第１の主ビット線を前記センスア
ンプに１本ずつ接続させる第１の主ビット線選択手段
と、前記アドレス信号に基づいて複数個の前記バンクか
ら活性状態となる１個のバンクを選択するバンク選択手
段と、を有することを特徴とする不揮発性半導体メモ
リ。
【請求項２】前記第１の主ビット線選択手段は、前記
第１の主ビット線に接続され平面視で前記メモリセルア
レイの上下に同数個ずつ分散して配置された複数個のス
イッチング素子と、行方向に延びバンク毎にｎ本設けら
れ前記スイッチング素子を介して前記第１の主ビット線
に接続される第２の主ビット線と、を有し、前記第２の
主ビット線は、前記スイッチング素子の上層に形成さ
れ、前記センスアンプは、前記バンク間に配置されてい
ることを特徴とする請求項１に記載の不揮発性半導体メ
モリ。
【請求項３】階層ビット線構成を有することを特徴と
する請求項１又は２に記載の不揮発性半導体メモリ。
【請求項４】前記第１の主ビット線は、列方向で隣り
合う２個以上のメモリセルアレイにより共有されている
ことを特徴とする請求項１乃至３のいずれか１項に記載
の不揮発性半導体メモリ。
【請求項５】前記バンク選択手段は、前記バンク間に
配置されていることを特徴とする請求項２乃至４のいず
れか１項に記載の不揮発性半導体メモリ。
【請求項６】前記ｎの値は１２８であり、前記センス
アンプとして、１６個の書込・消去用センスアンプと、
１２８個の読出用センスアンプを有することを特徴とす
る請求項１乃至５のいずれか１項に記載の不揮発性半導
体メモリ。
【請求項７】複数の主ビット線と、夫々が前記複数の
主ビット線の１つに対応して設けられ夫々複数の副ビッ
ト線を備えた複数の副ビット線群と、夫々が前記複数の
ビット線の１つに対応して設けられた複数のメモリセル
と、前記複数の主ビット線のうち一方のグループに共通
に接続された第１のグローバルビット線と、前記複数の
主ビット線のうち他方のグループに共通に接続された第
２のグローバルビット線と、第１のグローバルビット線
に接続された第１のセンスアンプと、前記第２のグロー
バルビット線に接続された第２のセンスアンプと、を有
することを特徴とする不揮発性半導体メモリ。
【請求項８】前記複数のメモリセルは第１の方向に沿
って配置されており、前記第１及び第２のグローバルビ
ット線は互いに前記複数のメモリセルを挟むようにして
配置されており、前記第１及び第２のセンスアンプは前
記複数のメモリセルから前記第１の方向の延長線上に配
置されていることを特徴とする請求項７に記載の不揮発
性半導体メモリ。
【請求項９】前記主ビット線は前記第１の方向に直交
する第２の方向に延在し、前記複数のメモリセルが形成
されている領域から前記第２の方向に離間した位置に設
けられた接続トランジスタ形成領域に前記第１及び第２
のグローバルビット線と前記主ビット線とを接続する複
数の接続トランジスタが設けられ、前記第１及び第２の
グローバルビット線は前記接続トランジスタ形成領域上
を前記第１の方向に延在していることを特徴とする請求
項８に記載の不揮発性半導体メモリ。