TW554518B - Non-volatile semiconductor memory - Google Patents
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Description
554518 五、發明說明(1) 本發明係有關於一種半導體記憶裝置,特別是有關於 一種可改進佈局寬裕度(layout freedom)之非揮發性快 閃記憶體(non-volatile flash memory)。 改進半導體裝置之寬裕度為業界持續之目標。藉此可 降低晶片尺寸與製造成本。 第9圖所示為習知非揮發快閃記憶體9 〇 〇之平面區塊 圖。 習知非揮發性快閃記憶體9 0 0可區分為區域(B〇、B1 )。區域B0具有四個記憶單元陣列(MCA00-MCA03)分置 四角形成一矩型平面。區域B1具有四個記憶單元陣列 (MCA10-MCA13)分置於四角形成一矩型平面。每一記憶 單元陣列(MCA00-MCA03、MCA10-MCA13)包括 512 條區域 位元線LB與5 1 2條字元線(未示於第9圖中)。記憶單元係 形成於位元線LB與字元線之交叉處。 區域B0具有主解碼器(XDEC10、XDEC11、XDEC20)以 及用以選取字元線之次解碼器(XSUB00-XSUB03 )。每一 記憶單元陣列(MCA00-MCA03、MCA10-MCA13 )具有位於位 元線LB端點之一開關群(Yis〇-Y1S3),且連接至區域位 元線LB至主位元線MB。驅動器(yidO-Y1D3 )與開關群 (YS0-YS3 )相鄰並驅動之。開關群(Y3S0、Y3S1 )位於 感測放大器區SAB與主位元線mb之間。驅動器(Y3D0、 Y3D1 )則與開關群(Y3S0、Y3S1 )相鄰。 請參閱第1 〇圖,所示為前述區域B 0中記憶單元陣列 (MCA00-MCA03)之電路圖。
7061-4807-PF(N);Ahddub.ptd 第6頁 554518 五、發明說明(2) 為,免圖示過度繁雜,第10圖僅顯 早7L陣列(MCAOO-MCA03 )之六條F A 冗 條主位元線MB。實際上,每-記域陣位元線LB以及四 =_3)包含細條區域位元線一 128條主 =第10圖所示’記憶單元MC形成於區域位元線LB =WL之交又處。開關群Yls〇具有—電晶體m。記憶單予 =列(M㈤0、MCAG1 )中其他每—區域位元細之 f連,至電晶體Trl。開關群Y1S1具有—電晶體Tr : 早疋陣列(MCAOO、MCA〇1)中其他每—區域位元線LB之= •^則連接至電晶體Trl。藉此’每—區域位元線^ ^連接至開關群(yiso與yisi)之電晶體(Trl*Tr 在開關群Y1S0中’兩電晶體Trl連接至主位元細。在開 關群Y1S1中,兩電晶體Tr2連接至主位元線〇。藉此,四 區域位元線LB其中之一會選擇性地經由開關群(Yls〇盥 yisi)連接至一主位元線MB。 、 每一開關群Υ1 S0之電晶體Tr 1閘極經信號線(D丨〇、 D11 )連接至驅動器Y1D0。信號線D10連接至開關群ns〇中 半數之電晶體Trl。信號線Dl 1則連接至開關群Yls〇中另半 數之電晶體Trl。開關群(Y1S1—Y1S3)則以相同方式配 置。驅動器(γ 1 D 0 - Y1 D 3 )分別配置於相鄰開關群 (Y1S1-Y1S3 )之間。 開關群Y3S0位於主位元線MB與感測放大器區域SAB之 間。開關群Y3S0包含電晶體Tr4。每一主位元線MB連接至
554518 五、發明說明(3) 一電晶體Tr4之源汲極。其他電晶體Tr4之源汲極則連接至 感測放大器區SAB中之感測放大器S A。驅動器γ 3 D〇經由信 ί虎線D30連接至電晶體Tr4之閘極。雖然在每一開關群y3sq 中僅顯示4個電晶體Tr4,但每一開關群中具有128個電晶 體Tr4,或是每一主位元線MB具有一電晶體τΓ4。區域βΐ之 特徵與區域Β0相似。在區域Β1中開關群Y3S1包括電晶體 Tr4,其閘極經由信號線連接至驅動器y3d1。 請參閱第9圖,DQ墊(pad)PADl係作為資料〗/〇之端 點’並連接至每一感測放大區SAB。輸入墊PAD2接收一位 址信號與一控制信號。習知非揮發性快閃記憶體9 〇 〇亦包 含一周邊電路P1 (如一位址緩衝器)、一周邊電路P2(如 一電源產生電路)、以及一周邊電路P3 (如一讀出與寫入 控制電路)。 在習知非揮發性記憶體9 0 0中,記憶單元陣列 (MCA00、MCA01、MCA10、MCA11 )因每一單元陣列 (MCA00、MCA01、MCA10、MCA11)連接至感測放大區 sab 中之128組感測放大器SA而可被同步存取(access) 。4塊 感測放大區SAB中51 2組感測放大器SA可經由dq墊PAD 1輸 出。 在習知非揮發性記憶體900中,512組感測放大器^排 列配置於字元線之方向。因此可將佈局(lay〇ut )限制於 該區域中。例如,因每一主位元線MB連接至感測放大區 S A B之感測放大器S A ’故感測放大器S A之佈局間隔(p丨t c h )不得大於相鄰主位元線MB之間隔。
7061-4807-PF(N);Ahddub.ptd 第8頁 554518 五、發明說明(4) 依據上述結論,需提供一種可增加 (freedom )之非揮發性快閃記憶體局寬裕度 J據本發明所提供之較佳實施例係揭導示體置。 局之寬裕度之非揮發性快閃記憶體。,Z :加佈 體包括數個資料組(bank)。每一資料电記憶 位元線之記憶單元所組成之記憶單元陣列次 組開關(group switch )選擇性地連接至主=、,’透過 元線群配置於記憶單元陣列上。主位元線^ 。主位 :資料組開關群選擇性地連接至一感測放 主位元線群可分享此感測放大區,並改進
體記ϊϊΐ發:i一特徵,本發明提供-種非揮發性半導 體圯It裝置,包括:一第一與一第二資料組,I 包括:第一與一第二記憶單元陣列;每一該第一與該第二 記憶早7〇陣列包括η x k組次位元線(k為一自然數 (natural number) ) ;n組第一主位元線配置於該第一 =憶單元陣列,每一該第一主位元線經由一第_次位元線 、、取電路耦接至该第一記憶單元陣列之k組次位元線;η組 第=主位元線配置於該第一記憶單元陣列,每一該第二主 位7L線經由一第二次位元線選取電路耦接至該第二記憶單 元陣=之k組次位元線;一第一感測放大區,包括η組感測 放一第一主位元線選取電路,耦接於該第一資料組 之該等η組第一主位元線與該第一感測放大區之間;以及 一第一主位元線選取電路,耦接於該第一資料組之該等η
I 第9頁 554518 五、發明說明(5) 組第二主位元線與該第一感測放大區之間,其中該第一主 位元線選取電路於致動(enab 1 e )時,提供一電性連接於 該第一資料組之每一該等η組第一主位元線與一對應之該 等η組感測放大器之間,且該第二主位元線選取電路於致 動時’提供一電性連接於該第一資料組之每一該等η組第 一主位元線與一對應之該等η組感測放大器之間。 、根據本發明之另一特徵,其中非揮發性半導體記憶裝 包括·一第二感測放大區,包括η組感測放大器;一 二主位疋線選取電路,耦接於該第二資料組之該等η組 主位元線與該第二感測放大區之間;以及一第四主位 元,選取電路,耗接於該第二資料組之該知組第二主位 =該第二感測放大區之間,其中該第三主位元線選取 蓉☆於致一動時,提供—電性連接於該第二資料組之每一該 m一 Λ位元線與該第二感測放大區中-對應之該等η 日#忍裎徂一态之間,且該第四主位元線選取電路於致動 主付性連接於該第二資料組之每-該等η組第二 大器=間了 ^第二感測放大區中一對應之該等η組感測放 置還=本:特:s其中非揮發性半導體記憶裝
Git:主位元線與該第-感測放大區之間;-Ιί = ί取電路,、搞接於該第二資料組之該等η組 取電路,血:亥π一感:放大區之間;-第-資料組選 …亥第一主位疋線選取電路串接,並於致動時於
7061-4807-PF(N);Ahddub.ptd 第10頁 554518 五、發明說明(6) ί S:之該等第一主位元線與該第-感測放大區提 :元:=;二及一第二資料組選取㈣,與該第三主 第-主並於致動時於該第二資料組之該等 广線與該第-感測放大區提供—電性連接,其中 第;=線選取電路於致動時’提供-電性連接於該 母一該等η組第一主位元線與該第-感測放 元:、! : ί 該等η組感測放大器之間,且該第四主位 之路於致動時’提供一電性連接於該第二資料組 :=專η組第二主位元線與該第—感測放大區中一對 應之邊4η組感測放大器之間。 路係之另一特徵,其中該第一主位元線選取電 置於:: 一部分與一第二部分’且該第-部份係配 置於該第-記憶單元陣列之一第一端點上之一第一區域, ^該第二部份係配置於該第一記憶單元陣列之一第二端點 之 第—區域。 =據本發明之另一特徵,其中非揮發性半導體記憶裝 罝還匕括:複數組總體(gl〇bal )位元線,耦接於該第一 主位元線選取電路與該第一感測放大區之間,其中該等總 體位元線區分為一第一群總體位元線與一第二總體位元〜 線;以及該第一群總體位元線配置於與該等第一主位元線 之方向,並麵接至該第一主位元線選取電路之該第 邛刀,且该第二群總體位元線配置於與該等第一主位元 線相垂直之方向,並耦接至該第一主位元線選取電路之 第二部分。 w
554518 五、發明說明(7) 根據本發明之另一特徵,其中該第一感測放大區係配 置於該第一語該第二資料組之間。 根據本發明之另一特徵,其中至少一該等第一群總體 位元線形成於該第一主位元線選取電路之該第一部分上; 以及至少一該等第二群總體位元線形成於該第一主位元線 選取電路之該第二部分上。 根據本發明之另一特徵,其中每一該第一與該第二資 料組還包括一第三與一第四記憶單元陣列;每一該第三與 該第四記憶單元陣列包括η X k組次位元線;該等η組第一 主位元線配置於該第三記憶單元陣列,每一該第一主位元 線經由一第三次位元線選取電路耦接至該第三記憶單元陣 列之k組次位元線;該等η組第二主位元線配置於該第四記 憶單元陣列,每一該第二主位元線經由一第四次位元線選 取電路耦接至該第四記憶單元陣列之k組次位元線。 根據本發明之另一特徵,本發明提供一種非揮發性半 導體記憶裝置,包括:複數組第一主位元線與複數組第二 主位元線;複數組第一次位元線群,每一該等第一次位元 線群包括對應一該等第一主位元線之複數組第一次位元 線;複數組第二次位元線群,每一該等第二次位元線群包 括對應一該等第二主位元線之複數組第二次位元線;每一 該等第一次位元線與該等第二次位元線連接至複數個記憶 單元;一第一總體位元線耦接至一該等第一主位元線與一 該等第二主位元線;一第二總體位元線耦接至另一該等第 一主位元線與另一該等第二主位元線;一第一感測放大器
7061-4807-PF(N);Ahddub.ptd 第12頁 554518 五、發明說明(8) 耦接至該第一總體位元線;以及一第二感測放大器耦接至 該第二總體位元線。 根據本發明之另一特徵,其中該等第一與該等第二主 位元線配置於一第一方向;該等第一與該等第二總體位元 線配置於一第二方向,並藉由至少該等第一次位元線群分 離;以及該等第一與該等第二感測放大器配置於該第一方 向0 根據本發明之另一特徵,其中非揮發性半導體記憶裝 置還包括··該第一方向係垂直(or thogonal )於該第二方 向;一第一連接電晶體,於該一該等第一主位元線與該第 一總體位元線之間提供一電性連接;以及一第二連接電晶 體,於該另一該等第一主位元線與該第二總體位元線之間 提供一電性連接,其中該第一連接電晶體與該第二連接電 晶體係藉由該第一方向上至少一該等記憶單元分離。 徵,其中 電晶體(IGFET ) < 之另一特徵,本發 包括:一 組包括一 二記憶單 元線;複 元陣列, 至一該等 元線選取 第一與一 第一與一 元陣列包 數主位元 每一該等 次位元線 電路耦接 揮發性半 每一該第 陣列;每 次位元線 一該第一 根據本發明之另一特 為絕緣閘極場效 根據本發明 導體記憶裝置, 一該第一與該第 群中之複數次位 與該第二記憶單天 線選取電路麵才妾 元線經由一主位 該第一與該第二電晶體 明提供一種非 第二資料組, 第二記憶單元 括配置於複數 線,配置於每 主位元線經由一次位 群;以及每一該等主 至複數感測放大器中
554518 五、發明說明(9) 一感測放大器,其中,配置於該第一資料組中該第一記憶 單元陣列之一該等主位元線係耦接至與配置於該第一資料 組中該第二記憶單元陣列之一該等主位元線相同之一該等 感測放大器。 根據本發明之另一特徵,其中配置於該第一資料組中 該第一記憶單元陣列上之該一該等主位元線係耦接至與配 置於該第二資料組中該第一記憶單元陣列上之一該等主位 元線以及該第二資料組中該第二記憶單元陣列上之一該等 主位元線相同之該一^感測放大器。 根據本發明之另一特徵,其中一總體位元線耦接至配 置於該第一資料組中該第一記憶單元陣列上之該一該等主 位元線、配置於該第一資料組中該第二記憶單元陣列上之 該一該等主位元線、配置於該第二資料組中該第一記憶單 元陣列上之該一該等主位元線、以及配置於該第二資料組 中該第二記憶單元陣列上之該一該等主位元線。 根據本發明之另一特徵,其中該等感測放大器係配置 於該第一與該第二資料組之間。 根據本發明之另一特徵,其中該主位元線選取電路包 括串接於該每一該等主位元線與該一該等感測放大器間之 群選取電路(group selection circuit)與一資料組 選取電路(bank selection circuit)。 根據本發明之另一特徵,其中該資料組選取電路與該 群選取路係對應於至少由該非揮發性半導體記憶裝置所接 收之一位址之一部分。
7061-4807-PF(N);Ahddub.ptd 第14頁 554518 五、發明說明(10) 根據本發明之g -第-絕緣間極場::特徵,其中該資料組選取電路包括 電路包括_第;^1 體(IGFET),且該資料組選取 -該等感測放大以於該每一該等主位元線與該 之間提供一可控制阻抗路徑。 _If t,明之另一特徵,其中該非揮發性半導體圮_ 裝置為至少含一抹除電路之一快閃記憶體。導體4 翩且:讓本發月之上述和其他目❸、特徵、和優點能更明 ”、、易«’下文特舉-較佳實施例,並配 細說明如下: Μ 、介4 實施例: =參考附圖所示,以下將描述本發明數個實施例。 請參考第1圖,係顯示第一實施例中非揮發性快閃記 憶體1 0 0之平面圖。 非歡發性快閃記憶體丨〇〇包括兩資料組(Β〇與^ )。 ^料組Β0包括四個記憶單元陣列<^(^00至1^(^〇3 )。記憶 單元陣列(MCA00至MCA03 )配置於平面上形成矩形。資料 組Β1包括有四個記憶單單元陣列(MCA1〇至【人13 )。記憶 單元陣列(MCA 1 0至MCA1 3 )配置於平面上形成矩形。 每一記憶單元陣列(|^人00至“人03與此人10至以八13) 包括512條區域位元線LB與512條字元線(未示於第1圖中 )。記憶單元則形成於位元線LB與字元線之交點上。 資料組B0包括主X解碼器(XDEC10、XDEC11、XDEC20 )與次X解碼器(XSUB00至XSUB03)。主X解碼器
7061 -4807-PF(N);Ahddub.p t d 第15頁 554518 五、發明說明(11) (XDEC10、XDEC11、XDEC20)與次 X 解碼器(XSUBOO 至 XSUB03)係用以啟動(activated) —字元線。 資料組B1包括主X解碼器(XDEC12、XDEC13、XDEC21 )次X解碼器(XSUB10至XSUB13)。主X解碼器(XDEC12、 XDEC13、XDEC21 )次X 解碼器(XSUB10 至XSUB13 )係用以 啟動(activated) —字元線。 每一記憶單元陣列(诞〇人00至^1〇人03與化人10至1^八13) 中之位元線LB連接至位於位元線LB端點之開關群(γι s〇至 Y1S3)。開關群(YS0至YS3)選擇性地連接區域位元線lb 至主位元線MB。驅動器(Y1D0至Y1D3 )位於對應之開關群 (YS0至YS3 )之一側。對應之驅動器(Y1D〇至Y1D3 )係用 以選取對應之開關群(YS0至YS3)。 資料組(B 0與B1 )亦包含有配置於開關群γ 1 g 3與開關 群(Y3S0與Y3S1 )間之開關群(Y2S0與Y2S1 )。驅動器 (Y2D0與Y2D1 )位於相對應之開關群(Y2s〇與Y2S1 )之一 侧。驅動器(Y 2 D 0與Y 2 D1 )係用以選取對應之開關群 (Y2S0 與Y2S1 ) 〇 資料群B0亦包含有開關群Y3S0。開關群Y3s〇係配置於 相對應之開關群(Y2S0與Y2S1 )以及感測放大區SAB之 間。總體匯流排(global bus ) GB連接對應之開關群Y3S〇 至感測放大區SAB。驅動器Y3D0則為於對應開關群Y3s〇之 一側。驅動器Y3D0係用以選取對應之開關群Y3s〇。 資料群B1亦包含有開關群Y3S1。開關群Y3s〇係配置於 相對應之開關群(Y2S0與Y2S1 )以及感測放大區SAB之、
7061-4807-PF(N);Ahddub.ptd 554518 五、發明說明(12) 間。總體匯流排(global bus ) GB連接對應之開關群Y3S1 至感測放大區SAB。驅動器Y3D1則為於對應開關群Y3S1之 一側。驅動器Y3D1係用以選取對應之開關群Y3S1。 感測放大區SAB提供一輸出至DQ墊PAD1。此例雖僅揭 示一組DQ墊PAD1,但仍可同時適用於多組之DQ墊以〇1。利 用此方法多組資料位元(data b i t s )可同時對此梦詈推 行外部存取之處理。 & 非揮發性快閃記憶體1〇〇亦可包含有一輸入塾PAD2。 輸入塾PAD2可接收如位址與控制之信號。輸入墊pAD2含有 用以並行接收如控制信號與位址之數個輸入塾。 非揮發性快閃記憶體1 〇〇亦可包括周邊電路(ρι至?3 )。週逼電路P1包含如位址與控制輸入等之輸入緩衝器。 周邊電路P2包含如電源產生電路。周邊電路p3包含有如讀 出、寫入、以及控制電路。 ° 請參考第2圖,係顯示第一實施例中非揮發性記憶體 100之資料組B0之各類電路圖。 為避免圖不過於複雜,第2圖中僅顯示資料組β〇中每 一記憶單το陣列(MCA00至MCA03)之16條區域位元線LB與 4條主位元線MB。雖僅揭示16條區域位元線LB 一記憶單元、 陣列(MCA0 0至MCA03 )包含有512條區域位元線LB。雖僅 揭不4條主位兀線MB,每一記憶單元陣列(MCA〇〇至mca〇3 )上配置有1 28條主位元線mb。記憶單元…則形成於區域 位元線LB與字元線WL之交點上。 在記憶單το陣列MCA00中,半數區域位元線LB連接至
7061-4807-PF(N);Ahddub.ptd 第17頁 554518 五、發明說明(13) 開關群Y1S0,且另半數區域位元線LB連接至開關群Y1S1 開關群Y1S0包括電晶體Trl,開關群Y1S1括 關群Y1S0中每一電晶體Trl之源/汲極之一極連接至j j 之區域位元線LB,其源/汲極之另一極則連接至一主位元α 線MB。兩電晶體Trl之源/汲極則共同連接至相同之主位元 線MB。同樣地,開關群Y1S1中每一電晶體。〗之源/汲極之 一極連接至一對應之區域位元線LB,其源/汲極之另一極 則連接至一主位元線MB。兩電晶體Tr2之源/汲極則址同連 接至相同之主位元線MB。利用此方法,分別對應開關群 (yiso與yisi )之兩電晶體Trl與兩電晶體Tr2則提供而選 取四條區域位元線LB之一以連接至一主位元線〇。所以, 開關群(yiso與Y1S1)提供4對丨多工(multiplexing function)以選取4條區域位元線LB之一。 ,關群yiso經由驅動器Y1D0接收選取信號(D1〇與Dn )。母一選取信號(D10與Dll)連接至半數之電晶體 Trl,使上述兩電晶體Trl連接至相同之主位元線仙,每一 電晶體Trl接收選取信號(D1〇與DU )之一。同樣地,開 關群Y1S1經由驅動器Y1D0接收選取信號(D12與1)13 )。每 選取#號(D12與D13)連接至半數之電晶體Tr2,使上 述兩電晶體Tr2連接至相同之主位元線〇,每一電晶體Tr2 接收選取信號(D12與D13 )之一。 此例雖僅揭示8組電晶體τ r 1與8組電晶體τ r 2,但在雷 晶體陣列MCA00中區域位元線lb具有半數之電晶體Trl與 Tr2。故此例中共有256組電晶體了^與託^組電晶體Tr2、。
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一在相同的配置下,開關群(Y1S2與Y1S3 )選取記憶單 το陣列MCA02中4條區域位元線MB之一。同樣地, (yiso與yisi )選取記憶單元陣列MCA〇1中4條區域位元線 MB之一,且開關群(Y1S2與Y1S3 )選取記憶單元陣列 MCA03中4條區域位元線ΜΒ之一。 驅動器Y1D2配置於開關群Y1S2之間並提供選取信號。 驅動=Y1D3配置於開關群ns3之間並提供選取信號。 請參考第2圖,開關群Y2S〇配置於記憶單元陣列 (MCAOO與MCA02 )之主位元線MB以及開關群Y3s〇之間。開 關群Y2SG包含有電晶體Tr3。—主位元線〇搭配一電晶 體Tr3。為避免圖示過於複雜,僅在第2圖中揭示4組電晶 體Tr3。實際設計上可達到128組電晶體Tr3。每一電晶體 Tr3具有源/汲極之一極連接至主位元線〇,另一極則連接 至開關群YS30之電晶體。4,且其閘極經由信號線D3〇連接 至驅動為Y 2 D 0。 開關群Y2S1配置於記憶單元陣列(^人〇1與託^3)之 主位兀線MB與開關群Y3S0之間。驅動器Y2D1經由信號線 D21連接至開關群Y2S1之電晶體閘極。 驅動器(Y2D0與Y2D1)分別配置於對應之開關群 (Y2S0 與Y2S1 )之一側。 開關群Y3S0配置於開關群Y2S0與感測放大區SAB之 間。開關群Y3S0包括電晶體Tr4。每—電晶體Tr4之源/汲 極之一極連接至開關群γ2SO中一電晶體Tr3之源/汲極,且 其另一極連接至一總體位元線GB。電晶體Tr4之閘極經由
7061-4807-PF(N);Ahddub.ptd 第19頁 554518 五、發明說明(15) -- k 5虎線D 3 0連接至驅動器γ 3 D 0。此例雖僅揭示4組電晶體 Tr4 ’但實際設計上電晶體了]^之數目與主位元線MB相同。 開關群Y3S0以相同方式配置於開關群Y2S1與感測放大 區SAB之間。驅動器y3D0連接至信號線D3()連接至開關群 Y3S0中電晶體之閘極。 總體位元線GB連接至感測放大區SAB。感測放大區SAB 包括感測放大器SA。每一總體位元線GB連接至一感測放大 裔S A。在感測放大區s A B中感測放大器S A之數目與總體位 元線GB相同。而感測放大器SA亦可與記憶單元陣列 (NCAOO與MCA02)或記憶單元陣列(MCA01與MCA03)上之 主位元線相同。 請參考第3圖,係顯示實施例中驅動器(γι DO與Y1D1 )之電路圖。 驅動器Y1D0包括NAND閘(NANDO與NAND1)與反相器 (IV0與IV1 ) 。NAND閘NANDO於輸入端接收位元線選取信 號(AY0T與AY1T)以及一區段選取信號SECTORO,並具一 輸出端連接至反相器IV0之輸入端。反相器IV0輸出一解碼 信號D10。NAND閘NAND1於輸入端接收位元線選取信號 (AY0N與AY0T)以及一區段選取信號SECTORO,並具一輸 出端連接至反相器IV1之輸入端。反相器IV1輸出一解碼信 號 D11。 驅動器Y1D1包括NAND閘(NAND2與NAND3)與反相器 (I V2與IV3 ) 。NAND閘NAND2於輸入端接收位元線選取信 號(AY0T與AY1N)以及一區段選取信號SECTORO,旅具一
7061-4807-PF(N);Ahddub.ptd 第20頁 554518 五、發明說明(16) 輸出端連接至反相器IV2之輸入端。反相器IV2輸出一解石馬 信號D12。NAND閘NAND3於輸入端接收位元線選取信號 (AYON與AY1N)以及一區段選取信號SECTORO,並具一輸 出端連接至反相器IV3之輸入端。反相器ιν3輸出一解碼传 號D13 。 * 〇 選取信號(ΑΥΟΤ與ΑΥΟΝ)以及(ΑΥ1Τ與ΑΥ1Ν)可為如 互補位址(complementary address )信號。當區段選取 信號SECTORO被致動(act i vated )時(在此例中為高準位 狀態),任一記憶單元陣列(MCA00、MCA1、MCA10或 MCA11 )將被選取。在概念上,區段選取信號可視為一啟 動(enable )信號。當區段選取信號SECT〇R〇為致動狀態 時(高準位),解碼信號(Dl〇至D13 )之一會成為高準 位’其餘則為低準位。假若位元線選取信號(Α γ 〇 n與Α γ 1 T )皆為尚準位時,解碼信號D11則為高準位。假若位元線 選取信號(AY0T與AY1N )皆為高準位時,解碼信號D12則 為咼準位。假若位元線選取信號(Α γ 〇 N與Α γ丨N )皆為高準 位時,解碼信號D1 3則為高準位。 解碼信號(D10至D11 )則導入開關群Y1S0。解碼信號 (D1 2至D1 3 )則導入開關群γ 1 s 0 1。利用此方法,可根據 位元線選取信號(ΑΥ〇Τ、ΑΥ〇Ν、Αγιτ、與AY1N)之值選取 4條區域位元線之一。 驅動器(Y1D2與Y1D3)分別具有與驅動器(γ1Ε)〇與 Y1D1 )相同之特徵。但驅動器(γlD2與γlD3 )之—帅閘可 被區段選取信號SECT0R1予以致動。當區段選取信號
7061-4807-PF(N);Ahddub.ptd 第21頁 554518 五、發明說明(17) SECT0R1被致動(act i vated )時(在此例中為高準位狀態 ),任一記憶單元陣列(MCA02、MCA03、MCA12 或MCA13 ) 將被選取。 每一主位元線MB連接至開關群(Y2S0與Y2S1 )十一電 晶體Tr3之源/汲極。在資料組中,記憶單元陣列 (MCAOO與MCA02 )可分享此相同之主位元線mb。利用此方 法可一同分享相同之1 28條主位元線。同樣地,記憶單元 陣列(MCA01與MCA03 )可分享此相同之主位元線。利用 此方法可一同分享相同之丨2 8條主位元線。開關電路 (Y2S0與Y2S1 )分別配置於主位元線ΜΒ與開關電路Y3s〇之 間。利用此方法,開關電路(Y2S0與Y2S1 )可選取由記憶 單元陣列(MCAOO與MCA02 )分享之主位元線MB群,或是選 取由記憶單元陣列(MCA01與MCA03)分享之主位元線MB 群。此選取操作係根據解碼信號(D2〇與D2 1 )而完成。解 碼信號(D20與D21 )係分別由驅動器(Y2D〇與^2])1 )所產 生。 / 請參考第4圖係顯示實施例中驅動器Y2D〇之電路圖。 驅動器Y2D0包括反相器(iv4與IV5 )。反相器IV4接 收一群選取信號GROUP 〇,並提供一輸出作為反相器IV5之 輸入。反相器IV5提供一解碼信號D 2〇作為輸出。當群選取 信號GROUPy為致動狀態(在此例為高準位狀態)時,將可 選取記憶單元陣列(MCA00或MCA01 )之一。 驅動!§Y2D1具有與驅動器Y2D〇相同之特徵。驅動器 Y2D1接收一群選取信號GR〇upi,並提供一解碼信號〇21作
554518 五、發明說明(18) 為輸出。當群選取信號GR0UP1為致動狀態(在此例為高準 位狀態)時’將可選取記憶單元陣列(MCA〇1 *MCA〇3 )之 在資料組B1中,開關群(Y2S〇與Y2S1 )以及驅動器 (Y2D0與Y2D1 )同樣予以上述配置。 開關群Y3S0連接於開關群Y2S〇感測放大區SAB之間。 同樣地’開關群Y3S0連接於開關群Y2S1感測放大區SAB之 間。開關群Y3S0中電晶體Tr4在開關群(Y2S0與Y2S1 )之 輸出與感測放大區SAB之間提供一可控制阻抗。每一開關 群Y3S0可連接至驅動器Y3D0。 請參考第5圖,係顯示實施例中驅動器Y3D〇之電路 圖。 驅動器Y3D0包括反相器(IV6與1¥7 )。反相器IV6接 收=貝料組選取#號BANKO ’並提供一輸出作為反相器iv? 之輸入。反相器IV7提供一解碼信號!)3()作為輸出。當資料 組選取信號BANKO為致動狀態(在此例為高準位狀態) 時:將可選取資料組B0。當資料組選取信號BANK〇 ^致動 狀態時,解碼信號D30會成為致動狀態(在此例為高準 二貝料組B1之驅動器Y3D1具有與資料組β〗之驅動器Y3d〇 相同之特徵。但驅動器Y3D1接收一資料組選取作號σ ΒΑΝΚ1。當資料組選取信號ΒΑΝΚ1成為致動狀態此例 ,準位狀態)時,將可選取資料組B1。利用相同的方式: 每一群選取開關Y3S1可連接至驅動器Y3D1。
7061-4807-PF(N);Ahddub.ptd 第23頁 554518 五、發明說明(19) 總體位元線GB在開關群Y3S0與感測放大緩衝器SAb間 提供一電性連接。利用此方法,總體位元線GB可於感測放 大緩衝器SAB以及記憶單元陣列(^{(^00與1^^^02)分享之 主位元線MB、或是記憶單元陣列(MCA〇i與MCA〇3 )分享之 主位兀線MB之間提供一電性連接。此時共有丨2 8條總體位 兀線GB。每一總體位元線“可連接至群Y3S〇中一電晶體 Tr4之源/汲極。每一總體位元線GB亦可連接至感測放大區 SAB中一感測放大器SA。在一感測放大區SAB中共有128組 感測放大器SA。 在資料組B1中’總體位元軸與感測放大區具有 相同t配置。但在貝料組8】中,總體位 組信號ΒΜ1Π選取而連接至一群開關”^。 於乂 ί : 然第2圖所示之總體位元線GB係配置 Ϊ = A,群㈣。之間,但總體位元線可配 ΐΠΐΓ曰上之如金屬層等導電層中。利用此* 法可進一步地減少晶片面積。 DQ塾PAD1係作為資料之於山 放大器SA之-輸出端。、%〜點’並連接至每-感測 非揮發發性記憶體1〇〇亦包 PAD2可作為如接收位址與控 輸入,PAD2。輸入墊 數個可並行接收位址與控制信;::二輸入墊刪包括 非揮發性記憶體丨〇〇亦包括 W 。 邊電路P1包括如位址與控制周<邊電路(^至?3)。周 如電源產生電路。周邊S路二二緩衝器。周邊電路p2包括 遺電路P3包括如讀出與寫入與控制電
554518 五、發明說明(20) 路。 資料組B0包括主X解碼器(XDEC10、XDEC11、XDEC20 )與次X解碼器(XSUB00至XSUB03)。主χ解碼器 (XDEC10、XDEC11、XDEC20)與次X 解碼器(^suBOO 至 X S U B 0 3 )係用以啟動一字元線。 資料組B1包括主X解碼器(XDEC12、XDEC13、XDEC21 )次X解碼器(XSUB10至XSUB13)。主X解碼器(XDEC12、 XDEC13、XDEC21 )與次X 解碼器(xSUB1〇 sXSUB13 )係用 以啟動一字元線。
主X解碼器XDEC1 0係鄰接記憶單元陣列。主χ解 碼器XDEC1 0係用以從數條主位元線中選取代表記憶單元陣 列(MCA00與MCA01 )之一主位元線。此主位元線^連接至 次X解碼器(XSUB00與XSUB01 )。主χ解碼器XDEC1 j係鄰接 記憶單元陣列MCA03。主X解碼器xDEC11係用以從數條主位 元線中選取代表δ己憶单元陣列(M c a 〇 2與M C A 0 3 )之一主位 π線(未不於圖中)。此主位元線則連接至解碼器 (XSUB02與XSUB03)。主X解碼器xDEC12#鄰接記憶單元 陣列MCA10。主X解碼器XDEC12係用以從數條主位元線中選 取代表記憶單元陣列(MCAl〇與MCAU )之一主位元線(未 示於圖中)。此主位元線則連接至次χ解碼器(XSUBl 〇與 XSUB11 )。主χ解碼器XDEC13係鄰接記憶單元陣列mca〇i。 主X解碼器XDEC 1 3係用以從數條主位元線中選取代表記憶 單元陣列(MCA00與MCA01 )之一主位元線(未示於圖中〜 )。此主位元線則連接至解碼器(XSUB12與xsubi3 7061-4807-PF(N);Ahddub.ptd 第25頁 554518 五、發明說明(21) )° 一主X解碼器XDEC2〇位於資料組B0中相對於感測放大緩 衝器SAB之另一端。主X解碼器XDEC2〇為次X解碼器 (XSUBOO至XSUB03 )提供次字元線選取信號。例如,主 解碼器XDEC20係用以選取每η次位元線其中之一。 一主X解碼器XDEC21位於資料組Β1中相對於感測放大緩 衝器SAB之另一端。主X解碼器XDEC2i為次X解碼器 (XSUB10至XSUB13 )提供次字元線選取信號。
次X解碼器XSUBOO係鄰接記憶單元陣列MCA〇〇。次乂解 碼器XSUBOO係用以從數條次位元線(未示於圖中)中選取 代表記憶單元陣列MCAOO之一主位元線。同樣地,次χ解碼 器(XSUB01至XSUB03與XSUB10至XSUB13)係分別鄰接記憔 單元陣列(MCA01至MCA03與MCA10至MCA13),並從數條二^ 位元線(未示於圖中)中選取對應之一主位元線。 人 請參考第1與2圖,以下將詳述非揮發性記憶體丨〇〇 操作。 以下敘述中係針對記憶單元陣列MCA〇〇作存取操作。 然而對其他記憶單元陣列亦可予以相同的操作。
輸入墊PAD2接收一位址。位址緩衝器提供至少部分上 述接收位址至主X解碼器(XDECl〇與XDEC2〇 )、驅動器77 (如Y1D0、Y2D0、以及Y3D0 等)等。 主X解碼器XDEC10會致動已連接至次X解碼器(xsuboo 與XSUB01 )之數條主字元線之一。此被致動之主字元線以 及由主X解碼器XDEC20之次字元線選取信號引發次X解碼器 7061-4807-PF(N);Ahddub.ptd 第26頁 554518 五、發明說明(22) X S U B 0 0以致動記憶單元陣列M C A 0 0中數條次字元線之一。 利用此方法,可由記憶單元陣列MCA00中被致動之次字元 線所選取之一列記憶單元提供資料(data )。 驅動器(Y1 D 0與Y1 D1 )接收一致動區段選取信號 SECTORO並啟動(enable )。驅動器(yido與Y1D1 )根據 位址信號(AYOT-AYON與AY1T-AY1N)之邏輯值致動解碼信 號(D10至D11 )。利用此方法,記憶單元陣列MCA〇〇中4條 區域位元線LB之一經由開關電路(Yls〇或Y1S1 )連接至一 主位元線MB。藉此可由4條區域位元線lb之一提供資料至 主位元線MB。此值得注意的是區段信號SECT〇R1為未致動 (邏輯低準位)狀態,故驅動器(γlD2與γlD3)仍 啟動狀態。 、 驅動器Y2D0接收一致動狀態之群選取信號GR〇up〇。驅 動器Y2D0產生致動狀態(邏輯高位準)之一解碼作號 I21^,J ^ ^ ^ ^ 1 ^Y2S0 ^ ^ « -Vira 〇 =值付注思的是,驅動器Y2D1接收未致動之群 GROUPO。驅動器Y2D1產生且夫较說此…t / w 1虎 ;=,21。利用此方法可關閉開關電綱丨之所)有 驅動器Y3D0接收一致會7处# > t η βΑΜΪ/Λ "双動狀恶之資料組選取信號 ΒΑΝΚ0。驅動器Y3D0產生致動邾萨/呼& 1口现 碼信_〇。利用此方法(馬位準)之-解 a* T . 4啟開關電路Y3S0中所有雪曰 體Tr4。當開關電路Y3s〇中所厅有電日日 中所有電晶體Tr3開啟時,纪愔f :曰!T“與開關電路Y2S0 °己隐早疋陣列(MCAOO與Mca〇2 第27頁
7061-4807-PF(N);Ahddub.ptd 554518 五、發明說明(23) 中主位元線MB之資料可被傳送至總體位元線⑽。利用此 二:使記憶單元陣列_〇提供資料至感測 感測放大器SA。 =值侍庄思的疋,連接至開關電路Y2si之開關電路 I! η所有電晶體亦被開啟。因驅動電路Y2S1中所有電晶 體被尸,故連接至記憶單元陣列⑽(π與 位兀線MB之資料路徑係為未啟動狀態。 傳迗感測放大區SAB中感測放大器SA之資料至DQ墊 PAD1 〇 ,。己憶單兀陣列(MCA〇〇 —卜分 二::元線M,,、利用分享方式可降低感測放大器
^ M „ 目。藉此,感測放大器可佈局於兩主位元線MB 數曰、&而使佈局取得較大之寬裕度。亦因感測放大器 SA之数目減少而可減少晶片之尺寸。 眚f二I f 2述本發明之第二實施例。第6圖係顯示第二 實施例中非揮發性快閃記憶體600之平面圖。 1 (1(1 #非π揮^性快閃記憶體6 0 0包括與非揮發性快閃記憶體 1 0 0相同之7C件與相關符號。 士办在發性快閃記憶體600中,資料組(Β0與8"之 RSAB跑Ϊ由總體位元線GB連接至讀取感測放大區 非ίΪ測放大區1^…包括128組讀取感測放大器。 VSAB 3 t快閃記憶體_亦包括寫入/抹除放大區 VSA^〇I:i"4^ (B〇^n ”、、入/抹除放大區VSAB包括16組寫入/抹除放大
7061-4807.PF(N);Ahddub.ptd 第28頁 554518 五、發明說明(24) 器。 利用於資料組(B0與B1 )間分享相同總體位元線“ 的方式,資料組(B0與B1 )可分享相同之讀取感測放大區 RSAB。藉此,非揮發性快閃記憶體6〇〇具有非揮發性快閃 5己憶體1 0 0之半數感測放大器。資料可同步地由資料組 (B0與B1 )讀取。因開關群(Y2S〇與Y2S1 )可根據群選取 信號(GROUPO與GR0UP1 )由驅動器(Y2D0與Y2D1 )致動, 且開關群(Y3S0與Y3S1 )可根據資料群選取信號(BANK〇 與BANK1 )由驅動器(y3D0與Y3D1 )致動,總體位元線gb 並不會同步地連接至主位元線帅。利用此方法可執行正常 的資料讀取操作。故非揮發性快閃記憶體6 〇〇之佈局寬裕 度可較非揮發性快閃記憶體丨〇 〇獲得更進一步地改善。 亦因每一資料組(B0與B1 )配屬有一寫入/抹除感測 放大區VSAB ’當於資料組(B〇或81 )之一執行寫入/抹除 操作時,可於另一資料組(B1或⑽)中執行執行資料讀 取。 此值得注意的是,在每一寫入/抹除放大區VSAB中寫 入/抹除放大器之數目並未限定為丨6組,此數目可依據欲 同步寫入資料組(B〇與B1 )之資料位元數而改變。藉此可 增加佈局之寬裕度’利用最少之數目達成操作之目的。 以下將詳述本發明第三實施例。第7圖係顯示第三實 施例中非揮發性快閃記憶體7〇〇之平面圖。 非揮發性快閃記憶體70 0包括與非揮發性快閃記憶體 100相同之元件與相關符號。
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第29頁 554518 五、發明說明(25) 第8圖係顯示第三實施例中非揮發性記憶體7 〇 〇之資料 組B0之各類電路圖。 請參考第7與8圖,在非揮發性快閃記憶體7〇〇中,非 揮發性快閃記憶體100之開關群(Y2S0與Y2S1 )分別分割 成4組開關群(Y2S00至Y2S03與Y2S10與Y2S13) 。4組開關 群(Y2S00至Y2S03)之一組位於記憶單元陣列(^(^⑽與 MCA02 )之一端。每一開關群(Y2S〇〇至¥23〇3 )包括電晶 體Tr3。為避免圖示過於複雜,第8圖僅顯示每一開關群 (Y2S00至Y2S03)之一電晶體,但實際上每一開關群 (Y2S00至Y2S03 )中計有32組電晶體]^3。 在開關群Y2S00中,電晶體Tr3連接至最左端之主位元 線MB,以及至每第四個主位元線。例如,在開關群Y2s〇〇 中’電晶體Tr3之源/汲極連接至第1、5、9、 、125主 位元線MB。在開關群Y2S01中,電晶體Tr3之源/汲極連接 至第2、6、1〇、···、126主位元線mb。在開關群Y2s〇2 中’電晶體Tr3之源/汲極連接至第3、7、j j、 、1 27主 ==:線〇。在開關群Y2S03中,電晶體Tr3之源^及極連接 至第4、8、12、··.、128主位元線MB。 =置於開關群Y1SG上。開關群Y2SQl置 晉匕。,關群Y2S〇2置於開關群Y1S2上。開關群 Y2S03置於開關群y1S3上。 在非揮發性快閃記憶體700中,非揮發性快 100之驅動器(Y2D0與Y2D1 )分別分割出4 、 心 r V9nnn s 77乃』刀割成4組驅動器 (Y2D00 至 Y2D03m2D1(^Y2D13)。開關群γ2中電晶
554518 五、發明說明(26) 體Tr3之閘極連接至驅動器γ2β〇〇。開關群Y2s〇 1中電晶體 Tr3之閘極連接至驅動器Y2D01。開關群Y2S02中電晶體Tr3 之閘極連接至驅動器Y2D02。開關群Y2S03中電晶體Tr3之 閘極連接至驅動器Y2D03。同樣地,開關群(Y2S10至 Y 2 S1 3 )之閘極分別連接至驅動器(γ 2 d 1 〇至γ 2 D1 3 )。 驅動器(Y2D00至Y2D03)接收群選取信號GROUP0且與 驅動器Y2D0具相同之結構。驅動器(Y2D10至Y2D13 )接收 群選取信號GR0UP1且與驅動器Y2D1具相同之結構。當群選 取信號GROUPO為致動狀態時,可選取記憶單元陣列 (MCA00-MCA02 或MCA10-MCA12)。當群選取信號GR0UP1 為 致動狀態時,可選取記憶單元陣列(MCA(H-MCA03或 MCA11-MCA13 ) 〇 如第7圖所示,非揮發性記憶體70 0包括總體位元線 GB。總體位元線GB位於開關群(Y2S00至Y2S03與Y2S10至 Y2S13 )之字元線方向。總體位元線GB形成於一上部導電 層。一組總體位元線GB (如共32條)配置於開關群 (Y2S0 0與Y2S10 )上。該組中每一總體位元線GB連接至開 關群(Y2S00與Y2S10 )中電晶體Tr3之源/汲極。另有三組 總體位元線GB同樣地配置於開關群(Y2S(U-Y2S11、 Y2S0 2-Y2S12 、Y2S0 3-Y2S13 )。利用此方法,總體位元 線GB與開關群(Y2S00-Y2S03與Y2S10-Y2S13)分佈於記憶 單元陣列(MCA00至MCA03 )之邊緣。此值得注意的是在第 8圖中,總體位元線GB與開關群(Y2S00-Y2S03與 Y2S10-Y2S13)會相會補償(offset)。
7061-4807-PF(N);Ahddub.ptd 第31頁 554518 五、發明說明(27) 再者,在非揮發性快閃記憶體700中,非揮發性快閃 記憶體100之開關群(Y3S0與Y3S1 )分別分割成4組開關群 (Y3S0 0 至Y3S0 3 與Y3S10 至Y3S13 )。每一開關群(Y3S00 至Y3S0 3 )位於總體位元線GB之一對應群。每一開關群 (Y3S00至Y3S03 )包括電晶體Tr4。為避免圖示過於複 雜’第8圖僅顯示每一開關群(Y3S00至Y3S03 )之一電晶 體Tr4 ’但實際上每一開關群(Y3S〇〇至Y3S03)中計有32 組電晶體Tr4。每一電晶體Tr4之源/汲極之一極連接至一 總體位元線GB,且另一極連接至一讀取感測放大區RSAB。 每一電晶體Tr4自驅動器(Y3D00至Y3D03 )接收一解碼器 信號。 在非揮發性快閃記憶體70 0中,非揮發性快閃記憶體 100之驅動器(Y3D0與Y3D1)分別分割成4組驅動器 (Y3D00 至 Y3D03 與 Y3D10 與 Y3D13)。開關群 Y3S00 中電晶 體Tr4之閘極連接至驅動器Y3D〇〇。開關群Y3S〇i中電晶體 Tr4之閘極連接至驅動器Y3D〇i。開關群Y3S〇2中電晶體Tr4 之閘極連接至驅動器Y3D〇2。開關群Y3S〇3中電晶體”斗之 閘極連接至驅動器Y3D〇3。同樣地,開關群(Y3S1〇至 Y3S13)之閘極分別連接至驅動器(Y3D1〇sY3D13)。 驅動器(Y3D00至Y3D03)接收資料組選取信號ΒΑΝΚ0 且與驅動器Y3D0具相同之結構。驅動器(Y3D1〇至Y3D13 ) 接收資料組選取信號BANK1且與驅動器Y3D1具相同之結 ,。當資料組選取信號BANK〇為致動狀態時,可選取記憶 單元陣列(MCA00至MCA03)。當資料組選取信號banKI為
554518 五、發明說明(28) 致動狀態時,可選取記憶單元陣列(MCA 10至MCA13 )。 資料組B0中開關群(Y3S00至Y3S03 )之每一電晶體 Tr4之源/汲極連同資料組中開關群(Y3S10至Y3S13)之對 應電晶體連接至讀取感測放大區RSAB之輸入端。利用此方 法’資料組(B0與B1 )可共同使用讀取感測放大區rsAB。 非揮發性快閃記憶體70 0包括4組寫入/抹除放大區 VSAB。每一寫入/抹除放大區VSAB包括8組寫入/抹除放大 為。寫入/抹除放大區VSAB係鄰接主X解碼器(xj)EC10至 XDEC13 )。
驅動器(Y2D00至Y2D03與Y2D10至Y2D13)根據群選取 信號(GROUPO與GROUP1)而致動開關群(Y2S00至Y2S03與 Y2S10 至 Y2S13),且驅動器(Y3D00 至 Y3D03 與 Y3D10 至 Y3D13 )根據資料組選取信號(ΒΑΝΚ0與BANK1 )而致動開 關群(Y3S00至Y3S03與Y3S10至Y3S13 ),故總體位元線GB 並不會同步地連接至主位元線MB。利用此方法可執行正常 的資料讀取操作。 因每一資料組(B0與B1 )配屬寫入/抹除放大器,故 當於駟料組(B 〇或B1 )之一執行資料抹除或寫入操作時, 可於另一組執行資料讀取操作。 再者,因總體位元線GB位於開關群(Y2S00-Y2S1 0、 Y2S01-Y2S11、Y2S01-Y2S12、與Y2S13 )上,故不需預設 空間。且在非揮發性快閃記憶體70 0中,不同於非揮發性 快閃記憶體(1 〇〇與60 0 )之配置,讀取感測放大區與 寫入/抹除放大區VSAB係配置於資料組(B0與…)之間。
7061-4807-PF(N);Ahddub.ptd 第 33 頁 554518 五、發明說明(29) 因此位元線方向之寬裕度可獲得改善。 另外一方面,為配置讀取感測放大區RSAB與寫入/讀 寫放大區VSAB於資料組(β〇與)之間,在此區域需有預 設之佈局區。但因總位元線GB區分為數群,僅32組感測放 大器SA平行地配置於一讀取感測放大區RSAB中。且利用此 方法’僅32總體位元線GB需配置於感測放大區RSAB中感測 放大器S A上。此可更有效率地配置總體位元線GB之迴路, 並降低所需之迴路通道。藉此可改進位於線方向之佈局效 率。 根據上述本發明實施例,主位元線選取電路可啟動相 同記憶單元陣列中連接至感測放大器之每n條主位元線。 此感測放大器選擇性地連接至其他記憶單元陣列所提供之 η條主位元線。藉此不需提供與主位元線相同數目之感測 放大器。所以可進一步改進佈局寬裕度並降低晶片尺寸。 總體位元線形成於主位元線選取電路上,且感測放大器配 置於記憶資料組之間。利用此方法可改善次位元線方向之 佈局寬裕度。 任何熟習此技藝者’在不脫離本發明之精神和範圍 内,當可作更動與潤飾,因此本發明之保護範圍當視後附 之申請專利範圍所界定者為準。
554518 圖式簡單說明 第1圖係顯示第一實施例中非揮發性快閃記憶體之平 面圖; 第2圖係顯示第一實施例中非揮發性記憶體之資料組 (bank)之各類電路圖; 第3圖係顯示一實施例中一驅動器(driver )之電路 圖, 第4圖係顯示一實施例中一驅動器(d r i v e r )之電路 圖, 第5圖係顯示一實施例中一驅動器(d r i v e r )之電路 圖; 第6圖係顯示第二實施例中非揮發性快閃記憶體之平 面圖; 第7圖係顯示第三實施例中非揮發性快閃記憶體之平 面圖; 第8圖係顯示第三實施例中非揮發性記憶體之資料組 (bank )之各類電路圖; 第9圖係顯示習知非揮發性快閃記憶體之平面圖;以 及 第1 0圖係顯示習知非揮發性記憶體中資料組(bank ) 之記憶單元陣列電路圖。 符號說明: BO、B1〜資料組; GB〜總體匯流排; IVO-IV7〜反相器; LB〜區域位元線;
7061-4807-PF(N);Ahddub.ptd 第35頁 554518 圖式簡單說明 MB产 MC〜記憶單元; PI-P3〜周邊電路; RSAB〜讀取感測放大區; VSAB〜寫入/抹除放大區 Trl-Tr4 〜電 主位元線; NAND0-NAND3 〜NAND 閘; PAD1 、 PAD2 〜DQ 墊; SA〜感測放大器; WL〜字元線; GROUPO、GR0UP1〜群選取信號; BANKO、BANK1〜資料組選取信號; SECTORO、SECT0R1〜區段選取信號; SAB〜感測放大器區、感測放大緩衝器; 1 0 0、6 0 0、7 0 0、9 0 0〜非揮發性快閃記憶體 MCA00-MCA03、MCA10-MCA13 〜記憶單元陣歹,j MCAOO-MCA0 3、MCA10-MCA13 〜記憶單元陣列 XSUBOO-XSUB0 3、XSUB10-XSUB13 〜次解碼器 AYON、AY1N 、AYOT、AY1T〜位元線選取信號; DIO、D11、D12、D13、D20、D21、D30 〜信號線 B曰 體 信 號) YS0-YS3 ' Y1S0-Y1S3 'Y2S0 > Y2S1、Y3S0 ' Y3S1 〜開 關群; XDEC10 ^ XDEC11 > XDEC12、XDEC13、XDEC20、XDEC21 〜主解碼器; Y1D0-Y1D3 、Y2D0 、Y2D1 、Y3D0 、Y3D1 、 Y2S00-Y2S03 、Y2S10 、Y2S13 、Y2D00-Y2D03 、Y2D10 、 Y2D13、Y3D00-Y3D03、Y3D10、Y3D13 〜驅動器。
7061-4807-PF(N);Ahddub.ptd 第36頁
Claims (1)
- 5545181. 一種非揮發性半導體記憶裝置,包括·· 一第一與一第二資料組,每一資料組包括一第一盥_ 第二記憶單元陣列; ’、 每一該第一與該第二記憶單元陣列包括η x k組次位 元線(k 為一自然數(natural number )); η組第一主位元線配置於該第一記憶單元陣列,每一 孩第一主位元線經由一第一次位元線選取電路耦接至該 一記憶單元陣列之k組次位元線; η組第二主位元線配置於該第一記憶單元陣列,每一 該第二,位元線經由一第二次位元線選取電路耦接至該第 二記憶單元陣列之k組次位元線; 一第一感測放大區,包括n組感測放大器; 一第一主位元線選取電路,耦接於該第一資料組之唁 等η組第一主位元線與該第一感測放大區之間;以及 μ ^ 一第二主位元線選取電路,耦接於該第一資料組之該 等η組第二主位元線與該第一感測放大區之間, μ 其中該第一主位元線選取電路於致動(enaMe )時, 提供一電性連接於該第一資料組之每一該等11組第一主位 元線與一對應之該等η組感測放大器之間,且該第二主位 70線選取電路於致動時,提供一電性連接於該第一資料組 ,每一該等η組第二主位元線與一對應之該等η組感測放大 2·如申請專利範圍第丨項所述之非揮發性半導體記憶 裝置,其中還包括: 〜554518 六、申請專利範圍 一第二感測放大區,包括η組感測放大器; 一第三主位元線選取電路,耦接於該第二資料組之該 等η組第一主位元線與該第二感測放大區之間;以及 一第四主位元線選取電路,耦接於該第二資料組之該 等η組第二主位元線與該第二感測放大區之間, 其中該第三主位元線選取電路於致動時,提供一電性 連接於該第二資料組之每一該等η組第一主位元線與該第 二感測放大區中一對應之該等η組感測放大器之間,且該 第四主位元線選取電路於致動時,提供一電性連接於該Χ第 二資料組之每一該等η組第二主位元線與該第二感測放大 區中一對應之該等η組感測放大器之間。 3·如申請專利範圍第1項所述之非揮發性半導體記憶 裝置,其中還包括: 一第二主位元線選取電路,耦接於該第二資料組之該 等η組第一主位元線與該第一感測放大區之間; ^ 一第四主位兀線選取電路,耦接於該第二資料組之該 等η組第二主位疋線與該第一感測放大區之間; 一第一資料組選取電路,與該第一主位元線選取電路 ϊ = ΐ時於該第一資料組之該等第-主位元線與 該第一感測放大區提供—電性連接;以及 电垃一 ϊ = 選取電路,與該第三主位元線選取電路 今宜 π、3Ϊ # + 第二資料組之該等第一主位元線與 忒第一感測放大區提供—電性連接, ,、中/第一主位元線選取電路於致動時,提供一電性第38頁 554518連接於該第-資料4且 > 忘· ,今嚷Λ —咸制姑* f I 該專η組第一主位元線與該第 1 °° 一對應之該等η組感測放大器之間,且哕 :四選取電路於致動時,提供一電性連接於該第 貝枓、、、母一該等η組第二主位元線與該第一感測放大 區中一對應之該等η組感測放大器之間。 4 ·如申請專利範圍第1項所述之非揮發性半導體記憶 裝置’其中·· 該第一主位元線選取電路係區分為一第一部分與一第 二部分,且該第一部份係配置於該第一記憶單元陣列之一 第 知點上之一第一區域’且該第二部份係配置於該第一 各己憶單元陣列之一第二端點上之一第二區域。 5 ·如申請專利範圍第4項所述之非揮發性半導體記憶 裝置’其中還包括: 複數組總體(g 1 〇ba 1 )位元線,耦接於該第一主位元 線選取電路與該第一感測放大區之間,其中該等總體位元 線區分為一第一群總體位元線與/第二總體位元線;以及 該第一群總體位元線配置於與該等第一主位元線相垂 直之方向,並耦接至該第一主位元線選取電路之該第一部 分,且該第二群總體位元線配置於與該等第一主位元線相 垂直之方向,並耦接至該第一主位元線選取電路之該第二 部分。 6·如申請專利範圍第5項所述之非揮發性半導體記憶 裝置,其中: 該第一感測放大區係配置於該第一語該第二資料組之7061-4807-PF(N);Ahddub.ptd 第39頁 554518 六、申請專利範圍 間。 7. 如申請專利範圍第5項所述之非揮發性半導體記憶 裝置,其中: 至少一該等第一群總體位元線形成於該第一主位元線 選取電路之該第一部分上;以及 至少一該等第二群總體位元線形成於該第一主位元線 選取電路之該第二部分上。 8. 如申請專利範圍第1項所述之非揮發性半導體記憶 裝置,其中: 每一該第一與該第二資料組還包括一第三與一第四記 憶單元陣列; 每一該第三與該第四記憶單元陣列包括η X k組次位 元線; 該等η組第一主位元線配置於該第三記憶單元陣列, 每一該第一主位元線經由一第三次位元線選取電路耦接至 該第三記憶單元陣列之k組次位元線; 該等η組第二主位元線配置於該第四記憶單元陣列, 每一該第二主位元線經由一第四次位元線選取電路耦接至 該第四記憶單元陣列之k組次位元線。 9. 一種非揮發性半導體記憶裝置,包括: 複數組第一主位元線與複數組第二主位元線; 複數組第一次位元線群,每一該等第一次位元線群包 括對應一該等第一主位元線之複數組第一次位元線; 複數組第二次位元線群,每一該等第二次位元線群包7061-4807-PF(N);Ahddub.ptd 第40頁 554518 六、申請專利範圍 括對應一該等第二主位元線之複數組第二次位元線; 每一該等第一次位元線與該等第二次位元線連接至複 數個記憶單元; 一第一總體位元線耦接至一該等第一主位元線與一該 等第二主位元線; 一第二總體位元線耦接至另一該等第一主位元線與另 一該等第二主位元線; 一第一感測放大器耦接至該第一總體位元線;以及 一第二感測放大器耦接至該第二總體位元線。 1 0 ·如申請專利範圍第9項所述之非揮發性半導體記憶 裝置,其中: 該等第一與該等第二主位元線配置於一第一方向; 該等第一與該等第二總體位元線配置於一第二方向, 並藉由至少該等第一次位元線群分離;以及 該等第一與該等第二感測放大器配置於該第一方向。 11.如申請專利範圍第1 0項所述之非揮發性半導體記 憶裝置,其中還包括: 邊第一方向係垂直(orthog〇nal)於該第二方向; 一第一連接電晶體,於該一該等第一主位元線與該第 一總體位元線之間提供一電性連接;以及 一第二連接電晶體,於該另一該等第一主位元線與該 第二總體位元線之間提供一電性連接, 其中該第一連接電晶體與該第二連接電晶體係藉由該 第一方向上至少一該等記憶單元分離。7061-4807-PF(N);Ahddub.ptd 第41頁 554518 六、申請專利範圍 1 2.如申請專利範圍第丨丨項所述之非揮發性半導體記 憶裝置,其中: 該第一與該第二電晶體為絕緣閘極場效電晶體 (IGFET )。 1 3 · —種非揮發性半導體記憶裝置,包括: 一第一與一第二資料組,每/該第一與該第二資料組 包括一第一與一第二記憶單元陣列, 每一該第一與該第二記憶單元陣列包括配置於複數次 位元線群中之複數次位元線; 複數主位元線,配置於每,該第一與該第二記憶單元 陣列,每一該等主位元線經由/次位元線選取電路耦接至 一該等次位元線群;以及 每一該等主位元線經由一主位元線選取電路耦接至複 數感測放大器中之一感測放大器,其中,配置於該第一資 料組中該第一記憶單元陣列之一該等主位元線係耦接至與 配置於該第一資料組中該第二記憶單元陣列之一該等主位 元線相同之一該等感測放大器。 1 4 ·如申請專利範圍第1 3項所述之非揮發性半導體記 憶裝置,其中: 配置於該第一資料組中該第,記憶單元陣列上之該一 該等主位元線係耦接至與配置於該第二資料組中該第一記 憶單元陣列上之一該等主位元線以及該第二資料組中該第 二記憶單元陣列上之一該等主位元線相同之該一感測放大 器。7061-4807-PF(N);Ahddub.ptd 第42頁 554518 六、申請專利範圍 1 5 ·如申请專利範圍第1 4項所述之非揮發性半導體★己 憶裝置,其中: W 一總體位元線耦接至配置於該第一資料組中該第一記 憶單元陣列上之4 一该專主位元線、配置於該第一資料組 中遠第一 $己憶單元陣列上之該一該等主位元線、配置於該 第二資料組中該第一記憶單元陣列上之該一該等主位元w 線、以及配置於該第^一 >料組中该弟二記憶單元陣列上之 該一該等主位元線。 1 6 ·如申請專利範圍第1 4項所述之非揮發性半導體★己 憶裝置,其中·· ° 該等感測放大器係配置於該第一與該第二資料組之 間。 1 7·如申請專利範圍第1 3項所述之非揮發性半導體記 憶裝置,其中: ° 該主位元線選取電路包括串接於該每一該等主位元線 與該一該等感測放大器間之一群選取電路(gr〇up selection circuit)與一資料組選取電路(bank selection circuit ) 〇 1 8 ·如申请專利範圍第丨7項所述之非揮發性半導體 憶裝置,其中: ° 該資料組選取電路與該群選取路係對應於至少由該非 揮發性半導體圮憶裝置所接收之一位址之一部分。 1 9·如申請專利範圍第丨8項所述之非揮發性 憶裝置,其中: π ^第43頁 554518 六、申請專利範圍 該資料組選取電路包括一第一絕緣閘極場效電晶體 (IGFET ),且該資料組選取電路包括一第二絕緣閘極場 效電晶體;以及 該第一與該第二絕緣閘極場效電晶體串接以於該每— 該等主位元線與該一該等感測放大器之間提供一可控制P且 抗路徑。 2 0.如申請專利範圍第1 3項所述之非揮發性半導體記 憶裝置,其中: 該非揮發性半導體記憶裝f為矣乂 έ 抹除電路之一 快閃記憶體。7061-4807-PF(N);Ahddub.ptd第44頁
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