CN114724594A - 半导体存储器装置和包括半导体存储器装置的存储器系统 - Google Patents

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Abstract

公开了半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括：第一存储器单元阵列和第二存储器单元阵列，沿第一方向彼此间隔开；多个列选择晶体管，在第一存储器单元阵列与第二存储器单元阵列之间沿与第一方向交叉的第二方向彼此间隔开，所述多个列选择晶体管中的至少两个列选择晶体管包括中心栅极图案的相应部分，中心栅极图案在第一存储器单元阵列的中心处与沿第一方向延伸的中心线交叉并且具有闭合的回路形状；以及第一局部输入/输出线和第二局部输入/输出线，被配置为：基于列选择晶体管的操作将通过第一存储器单元阵列的电位提供给局部感测放大器。

Description

半导体存储器装置和包括半导体存储器装置的存储器系统
本申请要求于2021年1月6日提交的第10-2021-0001490号韩国专利申请的优先权以及所获得的所有权益，所述韩国专利申请的公开通过引用全部包括于此。
技术领域
本公开涉及半导体存储器装置和包括半导体存储器装置的存储器系统。
背景技术
随着电子工业的最新发展，对高功能性、高速和紧凑尺寸的电子部件和元件的需求已经增加。近来，为了提高半导体存储器装置的集成度，存在减小存储器单元区域的尺寸和靠近存储器单元区域的驱动存储器单元的外围电路的尺寸的趋势。还有增加被处理的数据单元的数量以提高处理数据的速度的趋势。
已经提出了这样的方法：在存储器单元区域中设置不存储数据的虚设单元区域，以增大被处理的数据的单位。然而，由于虚设单元的存在，存储器单元区域的尺寸和外围电路的尺寸会增加。
发明内容
本公开的实施例提供一种半导体存储器装置，所述半导体存储器装置能够通过移除由存储器单元区域中的虚设单元占据的区域而提高存储器单元区域的尺寸效率，同时提高处理数据的单位。
本公开的实施例还提供一种能够在提高处理数据的单位的同时提高外围电路的尺寸效率的半导体存储器装置。
然而，本公开的实施例不限于在此阐述的那些实施例。通过参照下面给出的本公开的具体实施方式，对于本公开所属领域的普通技术人员来说，本公开的以上和其他实施例将变得更加清楚。
根据本公开的一些实施例，提供一种半导体装置，所述半导体装置包括：第一存储器单元阵列和第二存储器单元阵列，沿第一方向彼此间隔开；多个列选择晶体管，沿与第一方向交叉的第二方向彼此间隔开。所述多个列选择晶体管位于第一存储器单元阵列与第二存储器单元阵列之间，并且所述多个列选择晶体管中的至少两个列选择晶体管包括中心栅极图案的相应部分，中心栅极图案在第一存储器单元阵列的中心处与沿第一方向延伸的中心线交叉并且具有闭合的回路形状。所述半导体装置包括：第一局部输入/输出线和第二局部输入/输出线，被配置为：基于所述多个列选择晶体管的操作将通过第一存储器单元阵列的电位提供给局部感测放大器。第一局部输入/输出线和第二局部输入/输出线沿第二方向延伸并且电连接到中心栅极图案。在平面图中，所述中心线与第一局部输入/输出线和第二局部输入/输出线间隔开，并且所述中心线不与第一局部输入/输出线和第二局部输入/输出线交叉。
根据本公开的一些实施例，提供一种半导体存储器装置，所述半导体存储器装置包括：第一存储器单元阵列和第二存储器单元阵列，沿第一方向彼此间隔开；多条位线中的中心位线，中心位线在第一存储器单元阵列上方沿第一方向延伸。中心位线是所述多条位线中最接近于在第一存储器单元阵列的中心处沿第一方向延伸的中心线的位线。所述半导体存储器装置包括：所述多条位线中的第一外位线，使得第一外位线在第一存储器单元阵列上方沿第一方向延伸，并且是所述多条位线中在与第一方向交叉的第二方向上距所述中心线最远的位线；所述多条位线中的第二外位线，使得第二外位线在第一存储器单元阵列上方沿第一方向延伸，并且是所述多条位线中在第二方向上距第一外位线最远的位线；中心列选择晶体管，被配置为控制中心位线与局部感测放大器之间的电位；第一外列选择晶体管，被配置为控制第一外位线与局部感测放大器之间的电位；以及第二外列选择晶体管，被配置为控制第二外位线与局部感测放大器之间的电位。第一外列选择晶体管和第二外列选择晶体管被配置为：在中心列选择晶体管向局部感测放大器提供电位时，向局部感测放大器提供电位。
根据本公开的一些实施例，提供一种存储器系统，所述存储器系统包括：存储器控制器，被配置为发送对数据的输入或输出的请求；输入/输出缓冲器，被配置为响应于所述请求而输入或输出数据；第一存储器单元阵列和第二存储器单元阵列，被配置为存储数据，并且被配置为将数据输入到输入/输出缓冲器或从输入/输出缓冲器输出数据。第一存储器单元阵列和第二存储器单元阵列沿第一方向彼此间隔开。所述存储器系统包括：多个列选择晶体管，在第一存储器单元阵列与第二存储器单元阵列之间沿与第一方向交叉的第二方向。所述多个列选择晶体管中的至少两个列选择晶体管包括中心栅极图案的相应部分，中心栅极图案在第一存储器单元阵列的中心处与沿第一方向延伸的中心线交叉并且具有闭合的回路形状。所述存储器系统包括：第一局部输入/输出线和第二局部输入/输出线，被配置为：基于所述多个列选择晶体管的操作将通过第一存储器单元阵列的电位提供给局部感测放大器。第一局部输入/输出线和第二局部输入/输出线沿第二方向延伸并且电连接到中心栅极图案，在平面图中，所述中心线与第一局部输入/输出线和第二局部输入/输出线间隔开，并且所述中心线不与第一局部输入/输出线和第二局部输入/输出线交叉。
从以下具体实施方式、附图和权利要求，其他特征和实施例可以是清楚的。
附图说明
通过参照附图详细描述本公开的实施例，本公开的以上和其他实施例以及特征将变得更加清楚，在附图中：
图1是根据本公开的一些实施例的包括半导体存储器装置的计算系统的框图；
图2是根据本公开的一些实施例的包括半导体存储器装置的存储器系统的框图；
图3是根据本公开的一些实施例的半导体存储器装置的框图；
图4示出图3的位线感测放大器的连接；
图5示出图4的位线感测放大器之一的数据输出路径；
图6示出图5的位线感测放大器的布局；
图7是示出根据本公开的一些实施例的半导体存储器装置的列选择晶体管和局部输入/输出(I/O)线的连接的电路图；
图8是图7的半导体存储器装置的详细电路图；
图9是示出与图7的第一外线(outer line)相邻的多个列选择晶体管的布局图；
图10是沿着图9的线A-A’截取的剖视图；
图11是沿图9的线B-B’截取的剖视图；
图12是沿图9的线C-C’截取的剖视图；
图13是示出与图7的中心线相邻的多个列选择晶体管的布局图；以及
图14是沿图13的线D-D’截取的剖视图。
具体实施方式
在下文中将参照附图描述本公开的实施例。在附图中，相同的参考标号指示相同的元件或特征，因此，将不重复其描述。此外，在附图中，类似的元件或特征由类似的参考标号表示。
图1是根据本公开的一些实施例的包括半导体存储器装置的计算系统的框图。
参照图1，计算系统1包括中央处理器(CPU)10(“CPU”)、输入/输出(I/O)装置20(“I/O”)、接口装置30(“接口”)、电源装置40(“电源”)和存储器系统50。
CPU 10、I/O装置20、接口装置30、电源装置40和存储器系统50可经由总线60彼此连接。总线60对应于传输数据的路径。
CPU 10可包括一个处理器核(即，单个核)或多个处理器核(即，多核)以处理数据。例如，CPU 10可包括多核(诸如，双核、四核或六核)。CPU 10还可包括各种硬件装置(例如，知识产权(IP)核)。CPU 10还可包括位于CPU 10的内部或外部的高速缓冲存储器。
I/O装置20可包括一个或多个输入装置(诸如，小键盘或触摸屏)和/或一个或多个输出装置(诸如，扬声器和/或显示装置)。
接口装置30可以以有线或无线方式与外部装置通信。例如，接口装置30可执行以太网通信、近场通信(NFC)、射频识别(RFID)通信、移动电信、存储卡通信或通用串行总线(USB)通信。
存储器系统50可存储由CPU 10处理的数据或可用作CPU 10的工作存储器。存储器系统50可包括存储器装置100(“存储器装置”)和存储器控制器200(“存储器控制器”)。稍后将参照图2描述存储器装置100和存储器控制器200。
电源装置40可对从外部源输入到其的电力进行转换，并且可将转换后的电力提供给计算系统1的其它元件。
尽管未具体示出，但是计算系统1还可包括非易失性存储器装置。例如，非易失性存储器装置可以是只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)或铁电随机存取存储器(FRAM)。
计算系统1可以是任意的计算系统(诸如，移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、音乐播放器、便携式游戏机或导航系统)。
结合在此公开的实施例描述的方法或算法的步骤可直接实现在硬件、软件模块或两者的组合中。软件模块可驻留在随机存取存储器(RAM)、闪存、ROM、EPROM、EEPROM、寄存器、硬盘、可移动盘、CD-ROM、或本领域已知的任何其他形式的存储介质中。示例存储介质连接到处理器，使得处理器可从存储介质读取信息和向存储介质写入信息。在一些实施例中，存储介质可集成到处理器。处理器和存储介质可位于专用集成电路(ASIC)中。ASIC可位于用户终端中。在一些实施例中，处理器和存储介质可作为分立组件位于用户终端中。
图2是根据本公开的一些实施例的包括半导体存储器装置的存储器系统的框图。
参照图2，存储器系统包括半导体存储器装置100和存储器控制器200。
存储器控制器200被配置为控制半导体存储器装置100。存储器控制器200可响应于来自主机的请求而访问半导体存储器装置100。例如，存储器控制器200可将数据写入到半导体存储器装置100，或者从半导体存储器装置100读取数据。
存储器控制器200可提供用于半导体存储器装置100的命令CMD和地址ADDR，并且可与半导体存储器装置100交换数据DQ。存储器控制器200可与半导体存储器装置100交换16位数据DQ。
存储器控制器200可被配置为运行用于控制半导体存储器装置100的固件。
半导体存储器装置100被配置为存储数据。例如，存储器装置100可以是动态随机存取存储器(DRAM)(诸如，双倍数据速率静态DRAM(DDRSDRAM)、单倍数据速率静态DRAM(SDRSDRAM)、低功率DDR SDRAM(LPDDR SDRAM)、低功率SDR SDRAM(LPSDR SDRAM)、直接RDRAM或Rambus DRAM(RDRAM)或任意易失性存储器装置)。具体地，存储器装置100可以是应用诸如DDR4或DDR5的标准的装置。
例如，根据一些实例实施例，DDR4或DDR5存储器系统的数据引脚的数量可以是4、8或16，并且存储器系统50的数据引脚的数量可以是16。存储器系统50的数据引脚的数量不受特定限制，并且可根据应用于存储器系统50的DRAM标准而变化。
图3是根据本公开的一些实施例的半导体存储器装置的框图。
参照图3和图4，半导体存储器装置100可包括第一存储器单元阵列110_1、第二存储器单元阵列110_2、行解码器113、位线感测放大器阵列120、列解码器130、I/O门140、控制逻辑电路150、局部感测放大器(或局部感测放大器块)160和I/O缓冲器170。
第一存储器单元阵列110_1可包括以行和列的矩阵布置的多个第一存储器单元111。第一存储器单元111可连接到多条字线(WL1至WLn，其中，n为正整数)和多条位线(BL0a、BL0b和BL1至BLm，其中，m为正整数)。第一存储器单元111可分为正常存储器单元或冗余存储器单元。冗余存储器单元用于接替(relieve)任何有缺陷的正常存储器单元。
第一存储器单元111可被实现为易失性存储器或非易失性存储器的存储器单元。这里，易失性存储器可以是DRAM、SRAM、晶闸管RAM(TRAM)、零电容器RAM(Z-RAM)或双晶体管RAM(TTRAM)。
这里，非易失性存储器可以是EEPROM、闪存、磁性RAM(MRAM)、自旋转移矩MRAM、导电桥接RAM(CBRAM)、铁电RAM(FeRAM)、PRAM、RRAM、聚合物RAM(PoRAM)、纳米浮栅存储器(NFGM)、全息存储器、分子电子存储器装置或绝缘体电阻变化存储器。非易失性存储器的存储器单元中可存储一个或多个位的数据。
第二存储器单元阵列110_2类似于第一存储器单元阵列110_1，因此，第一存储器单元阵列110_1的描述可直接适用于第二存储器单元阵列110_2。
行解码器113可解码行地址XADD，并且可激活对应于行地址XADD的字线。在字线的激活(即，字线启用操作)期间，可将高于电源电压VDD的高电源电压VPP施加到存储器单元的访问晶体管的栅极。
位线感测放大器阵列120包括多个位线感测放大器(位线感测放大器BLS/A0 121-0a、位线感测放大器BLS/B0 121-0b和位线感测放大器BLS/A1121-1至位线感测放大器BLS/Am 121-m)的阵列。位线感测放大器(121-0a、121-0b和121-1至121-m)感测并放大从第一存储器单元111输出的数据。任意位线感测放大器(例如，感测放大器121-1)可连接到包括位线和互补位线的位线对，以感测和放大位线BL1中的电位。稍后将参照图4描述如何连接位线感测放大器(121-0a、121-0b和121-1到121-m)和位线对。
位线感测放大器(121-0a、121-0b和121-1至121-m)中的每个可以是包括P型感测放大器和N型感测放大器的交叉耦合差分感测放大器。
作为在半导体存储器装置100的操作期间正常操作的电路元件的位线感测放大器(121-0a、121-0b和121-1至121-m)与在除了实现位线感测放大器120的区域之外的区域中实现的虚设感测放大器不同。
列解码器130可通过解码列地址YADD而产生多个列选择信号(CSL0至CSLm)。
多个列选择晶体管可响应于列选择信号(CSL0至CSLm)将从位线感测放大器(121-0a、121-0b和121-1至121-m)输出的电位发送到局部感测放大器160，并且可设置在设置有位线感测放大器(121-0a、121-0b和121-1至121-m)的区域中。
也就是说，多对列选择晶体管可连接到多个位线对，以将从位线感测放大器(121-0a、121-0b和121-1至121-m)输出的电位驱动到局部感测放大器160的I/O端子对。局部感测放大器160可将多个位的数据DQ提供给I/O缓冲器170，或者从I/O缓冲器170接收多个位的数据DQ。
位线感测放大器阵列120和局部感测放大器160可形成第一存储器单元阵列110_1的感测放大器S/A。列选择晶体管可设置在感测放大器S/A中。
控制逻辑电路150可从处理器或存储器控制器接收命令、地址和写入数据。控制逻辑电路150可响应于命令或地址而生成用于第一存储器单元阵列110_1的访问操作(诸如，写入操作或读取操作)的各种控制信号(例如，“XADD”、“YADD”、“LANG”、“LAPG”和“EQ”)。
图4是示出图3的位线感测放大器的连接的框图。
参照图4，第a感测放大器S/A_a可以是图3的感测放大器S/A的一部分，并且可适用于使用开放位线感测放大器方案(open bitline sense amplifier scheme)的几乎所有类型的易失性存储器装置或非易失性存储器装置。
第a感测放大器S/A_a可连接到第一存储器单元阵列110_1的偶数编号的位线(BL0_0至BLm_6，其中，m为正整数)和第二存储器单元阵列110_2的偶数编号的互补位线(BLB0_0至BLBm_6，其中，m为正整数)，该偶数编号的互补位线提供与由偶数编号的位线(BL0_0至BLm_6)提供的信号互补的信号。
在位线感测放大器的感测操作期间，当位线BL的电位为高时，互补位线BLB的电位可变低。相反，当位线BL的电位为低时，互补位线BLB的电位可变高。
尽管未具体示出，但是第一存储器单元阵列110_1的奇数编号的位线(BL0_1至BLm_7)可沿与第一方向X相反的方向延伸，并且可连接到图7的第b感测放大器S/A_b。
第a感测放大器S/A_a可包括第(0_a)位线感测放大器“BLS/A 0a”、第一位线感测放大器“BLS/A 1”至第x位线感测放大器“BLS/Ax”、中心位线感测放大器“BLS/A C”、第(x+1)位线感测放大器“BLS/A x+1”至第m位线感测放大器“BLS/A m”以及第(0_b)位线感测放大器“BLS/A 0b”。
第(0_a)位线感测放大器“BLS/A 0a”、第一位线感测放大器“BLS/A 1”至第x位线感测放大器“BLS/Ax”、中心位线感测放大器“BLS/AC”、第(x+1)位线感测放大器“BLS/A x+1”至第m位线感测放大器“BLS/A m”以及第(0_b)位线感测放大器“BLS/A0b”可在第一存储器单元阵列110_1与第二存储器单元阵列110_2之间沿与第二方向Y相反的方向顺序地布置，第一存储器单元阵列110_1与第二存储器单元阵列110_2沿第一方向X彼此间隔开。
第(0_a)位线感测放大器“BLS/A0a”、第(0_0)位线BL0_0和第(0_2)位线BL0_2、以及第(0_0)互补位线BLB0_0和第(0_2)互补位线BLB0_2可设置在第一外线(outer line)EL1的外部，第一外线EL1沿着第一存储器单元阵列110_1和第二存储器单元阵列110_2的边缘沿第一方向X在第一存储器单元阵列110_1和第二存储器单元阵列110_2上方延伸。
第(0_0)位线BL0_0和第(0_2)位线BL0_2在第一存储器单元阵列110_1上方沿第一方向X延伸，并且第(0_0)位线BL0_0沿第二方向Y离中心线CL最远，中心线CL沿第一方向X延伸以穿过第一存储器单元阵列110_1的中心和第二存储器单元阵列110_2的中心。第(0_2)位线BL0_2可沿第二方向Y最靠近第(0_0)位线BL0_0设置，因此，第(0_0)位线BL0_0和第(0_2)位线BL0_2也可称为外位线。
第(0_0)互补位线BLB0_0和第(0_2)互补位线BLB0_2在第二存储器单元阵列110_2上方沿第一方向X延伸，并且第(0_0)互补位线BLB0_0沿第二方向Y离中心线CL最远。第(0_2)互补位线BLB0_2可沿第二方向Y最靠近第(0_0)互补位线BLB0_0设置，因此，第(0_0)互补位线BLB0_0和第(0_2)互补位线BLB0_2也可被称为外互补位线。
第一位线感测放大器“BLS/A1”至第x位线感测放大器“BLS/Ax”可在第一外线EL1与中心线CL之间沿与第二方向Y相反的方向顺序地布置。第(1_0)位线BL1_0至第(x_6)位线BLx_6设置在第一外线EL1与中心线CL之间，并在第一存储器单元阵列110_1上方沿第一方向X延伸。
第(1_0)位线BL1_0至第(x_6)位线BLx_6可在第一外线EL1与中心线CL之间沿与第二方向Y相反的方向顺序地布置。例如，第(1_0)位线BL1_0至第(1_6)位线BL1_6可连接到第一位线感测放大器“BLS/A1”，并且第(x_0)位线BLx_0至第(x_6)位线BLx_6可连接到第x位线感测放大器“BLS/A x”。
第(1_0)互补位线BLB1_0至第(x_6)互补位线BLBx_6设置在第一外线EL1与中心线CL之间，并在第二存储器单元阵列110_2上方沿第一方向X延伸。
第(1_0)互补位线BLB1_0至第(x_6)互补位线BLBx_6可在第一外线EL1与中心线CL之间沿与第二方向Y相反的方向顺序地布置。例如，第(1_0)互补位线BLB1_0至第(1_6)互补位线BLB1_6可连接到第一位线感测放大器“BLS/A 1”，并且第(x_0)互补位线BLBx_0至第(x_6)互补位线BLBx_6可连接到第x位线感测放大器“BLS/A x”。
在平面图中，中心位线感测放大器“BLS/A C”可被布置为与中心线CL交叉。第零中心位线BLc_0至第六中心位线BLc_6可在第一存储器单元阵列110_1上方沿第一方向X延伸，并且可沿第二方向Y最靠近中心线CL设置。因此，第零中心位线BLc_0至第六中心位线BLc_6也可称为中心位线。
第零中心互补位线BLBc_0至第六中心互补位线BLBc_6可在第二存储器单元阵列110_2上方沿第一方向X延伸，并且可沿第二方向Y最靠近中心线CL设置。因此，第零中心互补位线BLBc_0至第六中心互补位线BLBc_6也可称为中心互补位线。
第(x+1)位线感测放大器“BLS/A x+1”至第m位线感测放大器“BLS/Am”以及第(0_b)位线感测放大器“BLS/A 0b”可分别对应于第一位线感测放大器“BLS/A 1”至第x位线感测放大器“BLS/A x”以及第(0_a)位线感测放大器“BLS/A 0a”，第(x+1_0)位线BLx+1_0至第(m_6)位线BLm_6、第(x+1_0)互补位线BLBx+1_0至第(m_6)互补位线BLBm_6、第(0_4)位线BL0_4和第(0_6)位线BL0_6、以及第(0_4)互补位线BLB0_4和第(0_6)互补位线BLB0_6可分别对应于第(1_0)位线BL1_0至第(x_6)位线BLx_6、第(1_0)互补位线BLB1_0至第(x_6)互补位线BLBx_6、第(0_0)位线BL0_0和第(0_2)位线BL0_2、以及第(0_0)互补位线BLB0_0和第(0_2)互补位线BLB0_2，并且第二外线EL2可对应于第一外线EL1。因此，第一位线感测放大器“BLS/A 1”至第x位线感测放大器“BLS/A x”、第(0_a)位线感测放大器“BLS/A 0a”、第(1_0)位线BL1_0至第(x_6)位线BLx_6、第(1_0)互补位线BLB1_0至第(x_6)互补位线BLBx_6、第(0_0)位线BL0_0和第(0_2)位线BL0_2、第(0_0)互补位线BLB0_0和第(0_2)互补位线BLB0_2以及第一外线EL1的描述可直接适用于第(x+1)位线感测放大器“BLS/A x+1”至第m位线感测放大器“BLS/A m”、第(0_b)位线感测放大器“BLS/A 0b”、第(x+1_0)位线BLx+1_0至第(m_6)位线BLm_6、第(x+1_0)互补位线BLBx+1_0至第(m_6)互补位线BLBm_6、第(0_4)位线BL0_4和第(0_6)位线BL0_6、第(0_4)互补位线BLB0_4和第(0_6)互补位线BLB0_6以及第二外线EL2。
行解码器113可解码行地址，可根据解码的结果选择性地驱动在第一存储器单元阵列110_1中实现的多条字线W11至W1n中的一条，并且可通过驱动的字线将第一存储器单元111连接到第a感测放大器S/A_a。
可选地，行解码器113可解码行地址，可根据解码的结果选择性地驱动在第二存储器单元阵列110_2中实现的多条字线W21至W2n中的一条，并且可通过驱动的字线和互补位线将第二存储器单元112连接到第a感测放大器S/A_a。
在读取操作期间，第a感测放大器S/A_a可在稍后将描述的列选择晶体管的控制下将与读取数据DQ对应的电位输出到I/O缓冲器170，并且I/O缓冲器170可将输出的读取数据DQ提供给存储器控制器200。
图5示出图4的位线感测放大器之一的数据输出路径。
具体地，图5示出了一个位线感测放大器121与局部感测放大器160之间的输出路径。局部感测放大器160放大由位线感测放大器121提供给局部I/O线对(LIO和LIOB)的电位差pV和pVB，并将放大的电位差pV和pVB输出到全局I/O线对(GIO和GIOB)。也就是说，局部I/O线对(LIO和LIOB)可基于多个列选择晶体管的操作将通过第一存储器单元阵列110_1传输的电位提供给局部感测放大器160。全局I/O线对(GIO及GIOB)可连接到图4的I/O缓冲器170，I/O缓冲器170对数据的输入和输出进行缓冲，因此可通过全局I/O线对(GIO和GIOB)将存储于存储器单元中的数据提供给I/O缓冲器170。
与位线感测放大器121连接的位线对(BL和BLB)通过列选择晶体管对(142和143)连接到局部I/O线对(LIO和LIOB)。第一列选择晶体管142电连接位线BL和局部I/O线LIO。第二列选择晶体管143电连接互补位线BLB和互补局部I/O线LIOB。
图6示出图5的位线感测放大器的布局。
参照图6，折叠型位线感测放大器S/A_a可包括N型感测放大器(N型BLSA)121a和P型感测放大器(P型BLSA)121b。
第一列选择晶体管142和第二列选择晶体管143可被实现为N型金属氧化物半导体(NMOS)晶体管，并且可由列选择信号CSL驱动。在一个示例实施例中，第一列选择晶体管142通过节点ND1连接到位线BL0，第二列选择晶体管143通过节点ND2连接到互补位线BLB0。
尽管未具体示出，但是半导体存储器装置100可包括预充电和均衡部，预充电和均衡部将第一存储器单元(MC1)111与N型感测放大器121a之间以及第二存储器单元(MC2)112与P型感测放大器121b之间的位线对(BL0和BLB0)预充电到预充电电压，并将位线对(BL0和BLB0)均衡到相等的电位。
在图6的第a感测放大器S/A_a中，当第一存储器单元111被访问时，第二存储器单元112不被访问。在位线感测放大器S/A_a的感测操作期间，当位线BL0的电位为高时，互补位线BLB0的电位变低。相反，在第a感测放大器S/A_a的感测操作期间，当位线BL0的电位为低时，互补位线BLB0的电位变高。
图7是示出根据本公开的一些实施例的半导体存储器装置的列选择晶体管和局部I/O线的连接的电路图。图8是图7的半导体存储器装置的详细电路图。
参照图7和图8，第(0_1)局部I/O线LIO0_1至第(6_1)局部I/O线LIO6_1以及第(0_2)局部I/O线LIO0_2至第(6_2)局部I/O线LIO6_2在第a感测放大器S/A_a上方沿第二方向Y延伸，并且第(0_1)局部I/O线LIO0_1至第(6_1)局部I/O线LIO6_1相对于中心线CL分别与第(0_2)局部I/O线LIO0_2至第(6_2)局部I/O线LIO6_2间隔开。
第(1_1)局部I/O线LIO1_1至第(7_1)局部I/O线LIO7_1以及第(1_2)局部I/O线LIO1_2至第(7_2)局部I/O线LIO7_2在第b感测放大器S/A_b上方沿第二方向Y延伸，并且第(1_1)局部I/O线LIO1_1至第(7_1)局部I/O线LIO7_1相对于中心线CL分别与第(1_2)局部I/O线LIO1_2至第(7_2)局部I/O线LIO7_2间隔开。
I/O缓冲器170可通过16条局部I/O线以及第零列选择信号CSL0至第m列选择信号CSLm的布置，以16位为单位将数据输入到第一存储器单元阵列110_1和从第一存储器单元阵列110_1输出数据。
第a感测放大器S/A_a可包括多个第(0_a)列选择晶体管142_0a、多个第一列选择晶体管142_1、……、多个第x列选择晶体管142_x、多个中心列选择晶体管142_c、多个第(x+1)列选择晶体管142_x+1、……、多个第m列选择晶体管142_m和多个第(0_b)列选择晶体管142_0b。
第(0_a)列选择晶体管142_0a包括第(0_0)列选择晶体管142_0a_0和第(0_2)列选择晶体管142_0a_2。第(0_0)列选择晶体管142_0a_0和第(0_2)列选择晶体管142_0a_2可设置在第一外线EL1外部，并且可分别连接到第(0_1)局部I/O线LIO0_1和第(2_1)局部I/O线LIO2_1。
第一列选择晶体管142_1至第x列选择晶体管142_x设置在第一外线EL1与中心线CL之间，并且分别包括在第一列选择晶体管142_1至第x列选择晶体管142_x中的第(1_0)列选择晶体管142_1_0至第(x_6)列选择晶体管142_x_6分别连接到第(0_1)局部I/O线LIO0_1至第(6_1)局部I/O线LIO6_1。在一个示例中，第(1_0)列选择晶体管142_1_0和第(x_0)列选择晶体管142_x_0可连接到第(0_1)局部I/O线LIO0_1，第(1_2)列选择晶体管142_1_2和第(x_2)列选择晶体管142_x_2可连接到第(2_1)局部I/O线LIO2_1，第(1_4)列选择晶体管142_1_4和第(x_4)列选择晶体管142_x_4可连接到第(4_1)局部I/O线LIO4_1，并且第(1_6)列选择晶体管142_1_6和第(x_6)列选择晶体管142_x_6可连接到第(6_1)局部I/O线LIO6_1，但是发明构思不限于此。例如，在另一示例中，如图8中所示，第(1_0)列选择晶体管142_1_0至第(x_6)列选择晶体管142_x_6可连接到第(0_1)局部I/O线LIO0_1至第(6_1)局部I/O线LIO6_1。
中心列选择晶体管142_c包括第零中心列选择晶体管142_c_0至第六中心列选择晶体管142_c_6，第零中心列选择晶体管142_c_0和第二中心列选择晶体管142_c_2设置在第一外线EL1与中心线CL之间，第四中心列选择晶体管142_c_4和第六中心列选择晶体管142_c_6设置在中心线CL与第二外线EL2之间。
第零中心列选择晶体管142_c_0和第二中心列选择晶体管142_c_2分别连接到第(0_1)局部I/O线LIO0_1和第(2_1)局部I/O线LIO2_1。
第(0_b)列选择晶体管142_0b和第(x+1)列选择晶体管142_x+1、……、第m列选择晶体管142_m分别对应于第(0_a)列选择晶体管142_0a和第一列选择晶体管142_1、……、第x列选择晶体管142_x，第(0_2)局部I/O线LIO0_2至第(6_2)局部I/O线LIO6_2分别对应于第(0_1)局部I/O线LIO0_1至第(6_1)局部I/O线LIO6_1，并且第二外线EL2对应于第一外线EL1。因此，第(0_a)列选择晶体管142_0a、第一列选择晶体管142_1、……、第x列选择晶体管142_x、第(0_1)局部I/O线LIO0_1至第(6_1)局部I/O线LIO6_1以及第一外线EL1的描述可直接适用于第(0_b)列选择晶体管142_0b、第(x+1)列选择晶体管142_x+1、……、第m列选择晶体管142_m、第(0_2)局部I/O线LIO0_2至第(6_2)局部I/O线LIO6_2以及第二外线EL2。
多个列选择晶体管共享一条局部I/O线。然而，第零列选择信号CSL0可被提供给第(0_a)列选择晶体管142_0a、第(0_b)列选择晶体管142_0b和中心列选择晶体管142_c，第一列选择信号CSL1可被提供给第一列选择晶体管142_1和第(x+1)列选择晶体管142_x+1，第x列选择信号CSLx可被提供给第m列选择晶体管142_m，并且如果第零列选择信号CSL0至第x列选择信号CSLx由列解码器130选择性地输入使得可防止数据DQ在重叠时被输入或输出，则数据可以以16比特为单位被输入和输出。
因此，在中心列选择晶体管142_c将电位pV发送到局部感测放大器160时，第(0_a)列选择晶体管142_0a和第(0_b)列选择晶体管142_0b将电位pV发送到局部感测放大器160。
图9是示出与图7的第一外线相邻的多个列选择晶体管的布局图。图10是沿图9的线A-A’截取的剖视图。图11是沿图9的线B-B’截取的剖视图。图12是沿图9的线C-C’截取的剖视图。图13是示出与图7的中心线相邻的多个列选择晶体管的布局图。图14是沿图13的线D-D’截取的剖视图。
参照图7至图14，第a感测放大器S/A_a可包括第(1_0)有源区域ACT1_0至第(1_6)有源区域ACT1_6、第零中心有源区域ACTc_0至第六中心有源区域ACTc_6、第零栅极图案GP0至第二栅极图案GP2、中心栅极图案GPc、第(x+1)栅极图案GPx+1、多个a型直接接触件(aDC0_0至aDCx+1_6)、多个b型直接接触件(bDC1_0至bDCx+1_6)、多个金属接触件(MC1_0至MCx+1_6)、多条中间导线(ML1_0至MLc_6)、多条上导线(HL0_0至HLc_6)、第(0_1)局部I/O线LIO0_1至第(6_1)局部I/O线LIO6_1以及第(0_2)局部I/O线LIO0_2至第(6_2)局部I/O线LIO6_2。
第(1_0)有源区域ACT1_0至第(1_6)有源区域ACT1_6沿第二方向Y延伸为条(bar)，第(1_0)有源区域ACT1_0和第(1_4)有源区域ACT1_4沿第二方向Y布置，第(1_2)有源区域ACT1_2和第(1_6)有源区域ACT1_6沿第二方向Y布置，第(1_0)有源区域ACT1_0和第(1_2)有源区域ACT1_2沿第一方向X彼此间隔开，第(1_4)有源区域ACT1_4和第(1_6)有源区域ACT1_6沿第一方向X彼此间隔开。在平面图中，第一外线EL1与第(1_0)有源区域ACT1_0和第(1_2)有源区域ACT1_2交叉。
第零中心有源区域ACTc_0至第六中心有源区域ACTc_6沿第二方向Y延伸为条，第零中心有源区域ACTc_0和第四中心有源区域ACTc_4沿第二方向Y布置，第二中心有源区域ACTc_2和第六中心有源区域ACTc_6沿第二方向Y布置，第零中心有源区域ACTc_0和第二中心有源区域ACTc_2沿第一方向X彼此间隔开，并且第四中心有源区域ACTc_4和第六中心有源区域ACTc_6沿第一方向X彼此间隔开。在平面图中，中心线CL可在第二中心有源区域ACTc_2和第六中心有源区域ACTc_6之间穿过。
第零栅极图案GP0沿第二方向Y设置在第一外线EL1的外部，并且具有U形角形状。在平面图中，第零栅极图案GP0的至少一部分被设置为与第(1_0)有源区域ACT1_0和第(1_2)有源区域ACT1_2重叠。
第一栅极图案GP1沿第二方向Y与第零栅极图案GP0相邻设置，并且具有闭合的矩形回路形状。在平面图中，第一栅极图案GP1的至少一部分被设置为与第(1_0)有源区域ACT1_0至第(1_6)有源区域ACT1_6重叠。
第二栅极图案GP2沿第二方向Y与第一栅极图案GP1相邻设置，并且具有闭合的矩形回路形状。在平面图中，第二栅极图案GP2的至少一部分被设置为与第(1_4)有源区域ACT1_4和第(1_6)有源区域ACT1_6重叠。
中心栅极图案GPc被设置成在平面图中与中心线CL重叠，并且第零栅极图案GP0至第二栅极图案GP2沿第二方向Y布置并且具有闭合的矩形回路形状。在平面图中，中心栅极图案GPc的至少一部分被设置为与第零中心有源区域ACTc_0至第六中心有源区域ACTc_6重叠。
第(x+1)栅极图案GPx+1沿第二方向Y与中心栅极图案GPc相邻布置，并且具有闭合的矩形回路形状。第(x+1)栅极图案GPx+1的至少一部分被设置为与第四中心有源区域ACTc_4和第六中心有源区域ACTc_6重叠。
a型直接接触件(aDC0_0至aDC0_x+1)电连接有源区域(ACT1_0至ACT1_6以及ACTc_0至ACTc_6)和上导线(HL0_0至HLc_6)。(图5的)位线感测放大器120可通过上导线(HL0_0至HLc_6)向有源区域(ACT1_0至ACT1_6以及ACTc_0至ACTc_6)提供电位pV。
第(0_0)a型直接接触件aDC0_0设置在第(1_0)有源区域ACT1_0上，并且电连接第(1_0)有源区域ACT1_0和第(0_0)上导线HL0_0。第(0_2)a型直接接触件aDC0_2设置在第(1_2)有源区域ACT1_2上，并且电连接第(1_2)有源区域ACT1_2和第(0_2)上导线HL0_2。
第(1_0)a型直接接触件aDC1_0设置在第(1_0)有源区域ACT1_0上，并且电连接第(1_0)有源区域ACT1_0和第(1_0)上导线HL1_0。第(1_2)a型直接接触件aDC1_2设置在第(1_2)有源区域ACT1_2上，并且电连接第(1_2)有源区域ACT1_2和第(1_2)上导线HL1_2。第(1_4)a型直接接触件aDC1_4设置在第(1_4)有源区域ACT1_4上，并且电连接第(1_4)有源区域ACT1_4和第(1_4)上导线HL1_4。第(1_6)a型直接接触件aDC1_6设置在第(1_6)有源区域ACT1_6上，并且电连接第(1_6)有源区域ACT1_6和第(1_6)上导线HL1_6。
第(2_4)a型直接接触件aDC2_4设置在第(1_4)有源区域ACT1_4上，并且第(2_6)a型直接接触件aDC2_6设置在第(1_6)有源区域ACT1_6上。
第零a型中心直接接触件aDCc_0设置在第零中心有源区域ACTc_0上，并且电连接第零中心有源区域ACTc_0和第零中心上导线HLc_0。第二a型中心直接接触件aDCc_2设置在第二中心有源区域ACTc_2上，并且电连接第二中心有源区域ACTc_2和第二中心上导线HLc_2。第四a型中心直接接触件aDCc_4设置在第四中心有源区域ACTc_4上，并且电连接第四中心有源区域ACTc_4和第四中心上导线HLc_4。第六a型中心直接接触件aDCc_6设置在第六中心有源区域ACTc_6上，并且电连接第六中心有源区域ACTc_6和第六中心上导线HLc_6。
第(x+1_4)a型直接接触件aDCx+1_4设置在第四中心有源区域ACTc_4上，并且第(x+1_6)a型直接接触件aDCx+1_6设置在第六中心有源区域ACTc_6上。
b型直接接触件(bDC1_0至bDCc_6)电连接有源区域(ACT1_0至ACT1_6以及ACTc_0至ACTc_6)和中间导线(ML1_0至MLc_6)。可通过中间导线(ML1_0至MLc_6)将电信号提供给局部I/O线(LIO0_1至LIO6_1以及LIO0_2至LIO6_2)。
第(1_0)b型直接接触件bDC1_0设置在第(1_0)有源区域ACT1_0上，并且电连接第(1_0)有源区域ACT1_0和第(1_0)中间导线ML1_0。第(1_2)b型直接接触件bDC1_2设置在第(1_2)有源区域ACT1_2上，并且电连接第(1_2)有源区域ACT1_2和第(1_2)中间导线ML1_2。第(1_4)b型直接接触件bDC1_4设置在第(1_4)有源区域ACT1_4上，并且电连接第(1_4)有源区域ACT1_4和第(1_4)中间导线ML1_4。第(1_6)b型直接接触件bDC1_6设置在第(1_6)有源区域ACT1_6上，并且电连接第(1_6)有源区域ACT1_6和第(1_6)中间导线ML1_6。
第零b型中心直接接触件bDCc_0设置在第零中心有源区域ACTc_0上，并且电连接第零中心有源区域ACTc_0和第零中心中间导线MLc_0。第二b型中心直接接触件bDCc_2设置在第二中心有源区域ACTc_2上，并且电连接第二中心有源区域ACTc_2和第二中心中间导线MLc_2。第四b型中心直接接触件bDCc_4设置在第四中心有源区域ACTc_4上，并且电连接第四中心有源区域ACTc_4和第四中心中间导线MLc_4。第六b型中心直接接触件bDCc_6设置在第六中心有源区域ACTc_6上，并且电连接第六中心有源区域ACTc_6和第六中心中间导线MLc_6。
金属接触件(MC1_0至MCc_6)电连接中间导线(ML1_0至MLc_6)和局部I/O线(LIO0_1至LIO6_1以及LIO0_2至LIO6_2)。可通过金属接触件(MC1_0至MCc_6)和中间导线(ML1_0至MLc_6)向局部I/O线(LIO0_1至LIO6_1以及LIO0_2至LIO6_2)提供电信号。
第(1_0)金属接触件MC1_0电连接第(1_0)中间导线ML1_0和第(0_1)局部I/O线LIO0_1。第(1_2)金属接触件MC1_2电连接第(1_2)中间导线ML1_2和第(2_1)局部I/O线LIO2_1。第(1_4)金属接触件MC1_4电连接第(1_4)中间导线ML1_4和第(4_1)局部I/O线LIO4_1。第(1_6)金属接触件MC1_6电连接第(1_6)中间导线ML1_6和第(6_1)局部I/O线LIO6_1。
第零中心金属接触件MCc_0电连接第零中心中间导线MLc_0和第(0_1)局部I/O线LIO0_1。第二中心金属接触件MCc_2电连接第二中心中间导线MLc_2和第(2_1)局部I/O线LIO2_1。第四中心金属接触件MCc_4电连接第四中心中间导线MLc_4和第(4_2)局部I/O线LIO4_2。第六中心金属接触件MCc_6电连接第六中心中间导线MLc_6和第(6_2)局部I/O线LIO6_2。
在平面图中，第(0_1)局部I/O线LIO0_1至第(6_1)局部I/O线LIO6_1相对于中心线CL分别与第(0_2)局部I/O线LIO0_2至第(6_2)局部I/O线LIO6_2间隔开，并且不与第(0_2)局部I/O线LIO0_2至第(6_2)局部I/O线LIO6_2交叉。
第零栅极图案GP0的一部分、第(0_0)a型直接接触件aDC0_0和第(1_0)b型直接接触件bDC1_0在第(1_0)有源区域ACT1_0上方形成图7的第(0_0)列选择晶体管142_0a_0。第一栅极图案GP1的一部分、第(1_0)a型直接接触件aDC1_0和第(1_0)b型直接接触件bDC1_0在第(1_0)有源区域ACT1_0上方形成图7的第(1_0)列选择晶体管142_1_0。
第(0_0)列选择晶体管142_0a_0和第(1_0)列选择晶体管142_1_0共享第(1_0)b型直接接触件bDC1_0和第(1_0)金属接触件MC1_0。
第零栅极图案GP0的一部分、第(0_2)a型直接接触件aDC0_2和第(1_2)b型直接接触件bDC1_2在第(1_2)有源区域ACT1_2上方形成图7的第(0_2)列选择晶体管142_0a_2。第一栅极图案GP1的一部分、第(1_2)a型直接接触件aDC1_2和第(1_2)b型直接接触件bDC1_2在第(1_2)有源区域ACT1_2上方形成图7的第(1_2)列选择晶体管142_1_2。
第(0_2)列选择晶体管142_0a_2和第(1_2)列选择晶体管142_1_2共享第(1_2)b型直接接触件bDC1_2和第(1_2)金属接触件MC1_2。
第一栅极图案GP1的一部分、第(1_4)a型直接接触件aDC1_4和第(1_4)b型直接接触件bDC1_4在第(1_4)有源区域ACT1_4上方形成图7的第(1_4)列选择晶体管142_1_4。第二栅极图案GP2的一部分、第(2_4)a型直接接触件aDC2_4和第(1_4)b型直接接触件bDC1_4在第(1_4)有源区域ACT1_4上方形成图7的第(2_4)列选择晶体管142_2_4。
第(1_4)列选择晶体管142_1_4和第(2_4)列选择晶体管142_2_4共享第(1_4)b型直接接触件bDC1_4(即，第(2_4)b型直接接触件bDC2_4)和第(1_4)金属接触件MC1_4(即，第(2_4)金属接触件MC2_4)。
第一栅极图案GP1的一部分、第(1_6)a型直接接触件aDC1_6和第(1_6)b型直接接触件bDC1_6在第(1_6)有源区域ACT1_6上方形成图7的第(1_6)列选择晶体管142_1_6。第二栅极图案GP2的一部分、第(2_6)a型直接接触件aDC2_6和第(2_6)b型直接接触件bDC2_6在第(1_6)有源区域ACT1_6上方形成图7的第(2_6)列选择晶体管142_2_6。
第(1_6)列选择晶体管142_1_6和第(2_6)列选择晶体管142_2_6共享第(1_6)b型直接接触件bDC1_6(即，第(2_6)b型直接接触件bDC2_6)和第(1_6)金属接触件MC1_6(即，第(2_6)金属接触件MC2_6)。
中心栅极图案GPc的一部分、第零a型中心直接接触件aDCc_0和第零b型中心直接接触件bDCc_0在第零中心有源区域ACTc_0上方形成图7的第零中心列选择晶体管142_c_0。
中心栅极图案GPc的一部分、第二a型中心直接接触件aDCc_2和第二b型中心直接接触件bDCc_2在第二中心有源区域ACTc_2上方形成图7的第二中心列选择晶体管142_c_2。
中心栅极图案GPc的一部分、第四a型中心直接接触件aDCc_4和第四b型中心直接接触件bDCc_4在第四中心有源区域ACTc_4上方形成图7的第四中心列选择晶体管142_c_4。第(x+1)栅极图案GPx+1的一部分、第(x+1_4)a型中心直接接触件aDCx+1_4和第四b型中心直接接触件bDCc_4在第四中心有源区域ACTc_4上方形成图7的第(x+1_4)中心列选择晶体管142_x+1_4。
第四中心列选择晶体管142_c_4和第(x+1_4)列选择晶体管142_x+1_4共享第四b型中心直接接触件bDCc_4(即，第(x+1_4)b型直接接触件bDCx+1_4)和第四中心金属接触件MCc_4(即，第(x+1_4)金属接触件MCx+1_4)。
中心栅极图案GPc的一部分、第六a型中心直接接触件aDCc_6和第六b型中心直接接触件bDCc_6在第六中心有源区域ACTc_6上方形成图7的第六中心列选择晶体管142_c_6。第(x+1)栅极图案GPx+1的一部分、第(x+1_6)a型中心直接接触件aDCx+1_6和第六b型中心直接接触件bDCc_6在第六中心有源区域ACTc_6上方形成图7的第(x+1_6)中心列选择晶体管142_x+1_6。
第六中心列选择晶体管142_c_6和第(x+1_6)中心列选择晶体管142_x+1_6共享第六b型中心直接接触件bDCc_6(即，第(x+1_6)b型直接接触件bDCx+1_6)和第六中心金属接触件MCc_6(即，第(x+1_6)金属接触件MCx+1_6)。
第零中心列选择晶体管142_c_0和第六中心列选择晶体管142_c_6相对于中心线CL彼此相对或对称。第二中心列选择晶体管142_c_2和第四中心列选择晶体管142_c_4相对于中心线CL彼此相对或对称。虽然以上描述了包括中心栅极图案的相应部分的四个中心列选择晶体管(例如，142_c_0、142_c_2、142_c_4和142_c_6)，但是本发明构思不限于此。例如，包括中心栅极图案的相应部分的中心列选择晶体管的数量可以是至少两个。
当栅极信号被选择性地输入到第零栅极图案GP0和第一栅极图案GP1时，第(0_0)列选择晶体管142_0a_0和第(1_0)列选择晶体管142_1_0被选择性地导通。因此，在第(0_0)列选择晶体管142_0a_0导通并向局部感测放大器160传输电位时，第(1_0)列选择晶体管142_1_0截止。
当栅极信号被选择性地输入到第零栅极图案GP0和第一栅极图案GP1时，第(0_2)列选择晶体管142_0a_2和第(1_2)列选择晶体管142_1_2被选择性地导通。因此，在第(0_2)列选择晶体管142_0a_2导通并向局部感测放大器160传输电位时，第(1_2)列选择晶体管142_1_2截止。
第(0_0)列选择晶体管142_0a_0和第(0_2)列选择晶体管142_0a_2由来自同一第零栅极图案GP0的栅极信号驱动，因此被一起导通。
当栅极信号被选择性地输入到第一栅极图案GP1和第二栅极图案GP2时，第(1_4)列选择晶体管142_1_4和第(2_4)列选择晶体管142_2_4被选择性地导通。
当栅极信号被选择性地输入到第一栅极图案GP1和第二栅极图案GP2时，第(1_4)列选择晶体管142_1_4和第(2_4)列选择晶体管142_2_4被选择性地导通。
当栅极信号被选择性地输入到第一栅极图案GP1和第二栅极图案GP2时，第(1_6)列选择晶体管142_1_6和第(2_6)列选择晶体管142_2_6被选择性地导通。
当第(1_0)列选择晶体管142_1_0至第(1_6)列选择晶体管142_1_6由来自同一第一栅极图案GP1的栅极信号驱动时，第(1_0)列选择晶体管142_1_0至第(1_6)列选择晶体管142_1_6一起导通以将电位传输到局部感测放大器160。
当栅极信号被选择性地输入到中心栅极图案GPc和第(x+1)栅极图案GPx+1时，第四中心列选择晶体管142_c_4和第(x+1_4)列选择晶体管142_x+1_4被选择性地导通。因此，在第四中心列选择晶体管142_c_4导通并向局部感测放大器160传输电位时，第(x+1_4)列选择晶体管142_x+1_4截止。
当栅极信号被选择性地输入到中心栅极图案GPc和第(x+1)栅极图案GPx+1时，第六中心列选择晶体管142_c_6和第(x+1_6)列选择晶体管142_x+1_6被选择性地导通。因此，在第六中心列选择晶体管142_c_6导通并向局部感测放大器160传输电位时，第(x+1_6)列选择晶体管142_x+1_6截止。
当第零中心列选择晶体管142_c_0至第六中心列选择晶体管142_c_6由来自同一中心栅极图案GPc的栅极信号驱动时，第零中心列选择晶体管142_c_0至第六中心列选择晶体管142_c_6一起导通以将电位传输到局部感测放大器160。
第零栅极图案GP0设置在第一外线EL1和第二外线EL2的外部，并且具有U形角形状。第零栅极图案GP0电连接到第(0_0)位线BL0_0和第(0_2)位线BL0_2。
因此，中心线CL与中心栅极图案GPc的中心交叉，但不与连接到局部I/O信号的第一中心金属接触件MCc_1至第四中心金属接触件MCc_4交叉。由于中心线CL不与第一中心金属接触件MCc_1至第四中心金属接触件MCc_4交叉，因此在平面图中，中心线CL不与未存储数据的虚设单元区域重叠。常规的存储器装置包括一个或多个虚设单元区域，一个或多个虚设单元区域增加了被并行处理的数据单位的数量以提高处理速度，但是增加了存储器装置的面积。本发明构思通过不包括常规存储器装置中使用的一个或多个虚设单元区域来减小由存储器装置占据的面积，但是通过使用在此描述的元件和布局来提高数据处理速度。
即使第一存储器单元阵列110_1不包括虚设单元区域，第(0_1)局部I/O线LIO0_1至第(6_1)局部I/O线LIO6_1也可相对于中心线CL分别与第(0_2)局部I/O线LIO0_2至第(6_2)局部I/O线LIO6_2间隔开。
由于半导体存储器装置100的结构，处理数据的单位可增大，第一存储器单元阵列110_1沿第二方向Y的宽度可减小，并且包括半导体存储器装置100的芯片的尺寸可减小。
在此已经公开了示例实施例，尽管采用了特定术语，但是它们仅在一般和描述性意义上被使用和解释，而不是出于限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时将清楚的，除非另外具体地指示，否则结合特定实施例描述的特征、特性和/或元件可单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可在形式和细节上进行各种改变。

Claims (20)

1.一种半导体存储器装置，包括：
第一存储器单元阵列和第二存储器单元阵列，沿第一方向彼此间隔开；
多个列选择晶体管，沿与第一方向交叉的第二方向彼此间隔开，其中，所述多个列选择晶体管位于第一存储器单元阵列与第二存储器单元阵列之间，其中，所述多个列选择晶体管中的至少两个列选择晶体管包括中心栅极图案的相应部分，中心栅极图案在第一存储器单元阵列的中心处与沿第一方向延伸的中心线交叉并且具有闭合的回路形状；以及
第一局部输入/输出线和第二局部输入/输出线，被配置为：基于所述多个列选择晶体管的操作将通过第一存储器单元阵列传输的电位提供给局部感测放大器，
其中，第一局部输入/输出线和第二局部输入/输出线沿第二方向延伸并且电连接到中心栅极图案，
其中，在平面图中，所述中心线与第一局部输入/输出线和第二局部输入/输出线间隔开，并且所述中心线不与第一局部输入/输出线和第二局部输入/输出线交叉。
2.根据权利要求1所述的半导体存储器装置，其中，在平面图中，所述中心线不与未存储数据的虚设单元重叠。
3.根据权利要求2所述的半导体存储器装置，其中，第一存储器单元阵列不包括虚设单元。
4.根据权利要求1至权利要求3中的任意一项所述的半导体存储器装置，
其中，所述多个列选择晶体管包括多个中心列选择晶体管，
其中，所述多个中心列选择晶体管包括中心栅极图案的相应部分。
5.根据权利要求4所述的半导体存储器装置，其中，所述中心列选择晶体管被配置为响应于来自中心栅极图案的栅极信号而导通。
6.根据权利要求4所述的半导体存储器装置，还包括：
多条位线中的第一外位线，其中，第一外位线在第一存储器单元阵列上方沿第一方向延伸，并且是所述多条位线中在第二方向上距所述中心线最远的位线；以及
所述多条位线中的第二外位线，其中，第二外位线在第一存储器单元阵列上方沿第一方向延伸，并且是所述多条位线中在第二方向上距所述第一外位线最远的位线，
其中，所述多个中心列选择晶体管还包括第一外列选择晶体管和第二外列选择晶体管，第一外列选择晶体管被配置为控制第一外位线与局部感测放大器之间的电位，第二外列选择晶体管被配置为控制第二外位线与局部感测放大器之间的电位。
7.根据权利要求6所述的半导体存储器装置，其中，第一外列选择晶体管和第二外列选择晶体管被配置为：在中心列选择晶体管导通并且向局部感测放大器提供电位时，向局部感测放大器提供电位。
8.根据权利要求4所述的半导体存储器装置，
其中，所述多个中心列选择晶体管包括第一中心列选择晶体管和第二中心列选择晶体管，第一中心列选择晶体管电连接到第一局部输入/输出线，第二中心列选择晶体管电连接到第二局部输入/输出线，
其中，第一中心列选择晶体管和第二中心列选择晶体管被设置为相对于所述中心线彼此相对。
9.根据权利要求1所述的半导体存储器装置，其中，所述多个列选择晶体管中的至少两个列选择晶体管包括具有与中心栅极图案相同的闭合的回路形状并且与中心栅极图案相邻的相应的邻近栅极图案的部分。
10.根据权利要求9所述的半导体存储器装置，
其中，所述多个列选择晶体管包括相应的邻近列选择晶体管，相应的邻近列选择晶体管包括相应的邻近栅极图案的部分，
其中，邻近栅极图案和中心栅极图案被配置为选择性地接收栅极信号。
11.根据权利要求10所述的半导体存储器装置，
其中，相应的邻近列选择晶体管与相应的中心列选择晶体管共享相应的金属接触件，
其中，所述多个中心列选择晶体管被配置为由中心栅极图案导通，
其中，邻近列选择晶体管和所述多个中心列选择晶体管通过相应的金属接触件连接到第一局部输入/输出线中的相应的第一局部输入/输出线或第二局部输入/输出线中的相应的第二局部输入/输出线。
12.一种半导体存储器装置，包括：
第一存储器单元阵列和第二存储器单元阵列，沿第一方向彼此间隔开；
多条位线中的中心位线，中心位线在第一存储器单元阵列上方沿第一方向延伸，其中，中心位线是所述多条位线中最接近于在第一存储器单元阵列的中心处沿第一方向延伸的中心线的位线；
所述多条位线中的第一外位线，其中，第一外位线在第一存储器单元阵列上方沿第一方向延伸，并且是所述多条位线中在与第一方向交叉的第二方向上距所述中心线最远的位线；
所述多条位线中的第二外位线，其中，第二外位线在第一存储器单元阵列上方沿第一方向延伸，并且是所述多条位线中在第二方向上距第一外位线最远的位线；
中心列选择晶体管，被配置为控制中心位线与局部感测放大器之间的电位；
第一外列选择晶体管，被配置为控制第一外位线与局部感测放大器之间的电位；以及
第二外列选择晶体管，被配置为控制第二外位线与局部感测放大器之间的电位，
其中，第一外列选择晶体管和第二外列选择晶体管被配置为：在中心列选择晶体管向局部感测放大器提供电位时，向局部感测放大器提供电位。
13.根据权利要求12所述的半导体存储器装置，
其中，中心列选择晶体管包括第一中心列选择晶体管和第二中心列选择晶体管，第一中心列选择晶体管和第二中心列选择晶体管各自包括与所述中心线交叉并具有闭合的回路形状的中心栅极图案的相应部分，
其中，第一中心列选择晶体管和第二中心列选择晶体管被配置为：响应于来自中心栅极图案的栅极信号而被导通。
14.根据权利要求13所述的半导体存储器装置，其中，第一中心列选择晶体管和第二中心列选择晶体管被设置为相对于所述中心线彼此相对。
15.根据权利要求13所述的半导体存储器装置，还包括：
邻近列选择晶体管，与第一中心列选择晶体管共享金属接触件，并且通过金属接触件连接到局部感测放大器。
16.根据权利要求15所述的半导体存储器装置，
其中，邻近列选择晶体管包括邻近栅极图案的一部分，邻近栅极图案具有与中心栅极图案相同的闭合的回路形状并且与中心栅极图案相邻，
其中，邻近栅极图案和中心栅极图案被配置为选择性地接收栅极信号。
17.一种存储器系统，包括：
存储器控制器，被配置为发送对数据的输入或输出的请求；
输入/输出缓冲器，被配置为响应于所述请求而输入或输出数据；
第一存储器单元阵列和第二存储器单元阵列，被配置为存储数据，并且被配置为将数据输入到输入/输出缓冲器或从输入/输出缓冲器输出数据，其中，第一存储器单元阵列和第二存储器单元阵列沿第一方向彼此间隔开；
多个列选择晶体管，沿与第一方向交叉的第二方向彼此间隔开，其中，所述多个列选择晶体管位于第一存储器单元阵列与第二存储器单元阵列之间，其中，所述多个列选择晶体管中的至少两个列选择晶体管包括中心栅极图案的相应部分，中心栅极图案在第一存储器单元阵列的中心处与沿第一方向延伸的中心线交叉并且具有闭合的回路形状；以及
第一局部输入/输出线和第二局部输入/输出线，被配置为：基于所述多个列选择晶体管的操作将通过第一存储器单元阵列传输的电位提供给局部感测放大器，
其中，第一局部输入/输出线和第二局部输入/输出线沿第二方向延伸并且电连接到中心栅极图案，
其中，在平面图中，所述中心线与第一局部输入/输出线和第二局部输入/输出线间隔开，并且所述中心线不与第一局部输入/输出线和第二局部输入/输出线交叉。
18.根据权利要求17所述的存储器系统，其中，第一存储器单元阵列不包括未存储数据的虚设单元。
19.根据权利要求17或18所述的存储器系统，还包括：
多条位线中的第一外位线，其中，第一外位线在第一存储器单元阵列上方沿第一方向延伸，并且是所述多条位线中在第二方向上距所述中心线最远的位线；以及
所述多条位线中的第二外位线，其中，第二外位线在第一存储器单元阵列上方沿第一方向延伸，并且是所述多条位线中在第二方向上距第一外位线最远的位线，
其中，所述多个列选择晶体管包括多个中心列选择晶体管、第一外列选择晶体管和第二外列选择晶体管，所述多个中心列选择晶体管包括中心栅极图案的相应部分，第一外列选择晶体管被配置为控制第一外位线与局部感测放大器之间的电位，第二外列选择晶体管被配置为控制第二外位线与局部感测放大器之间的电位，
其中，第一外列选择晶体管和第二外列选择晶体管被配置为：在中心列选择晶体管被导通并且向局部感测放大器提供电位时，向局部感测放大器提供电位。
20.根据权利要求17或18所述的存储器系统，其中，输入/输出缓冲器被配置为以16位为单位输入或输出数据。
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