KR20030009118A - 불휘발성 반도체 메모리 - Google Patents

불휘발성 반도체 메모리 Download PDF

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KR20030009118A
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우시코시켄이치
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닛뽄덴끼 가부시끼가이샤
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Abstract

본 발명은 레이아웃 자유도가 향상된 불휘발성 플래시 메모리(100)를 개시함을 목적으로 한다. 불휘발성 플래시 메모리(100)는 뱅크(B0, B1)를 포함한다. 각각의 뱅크(B0, B1)는 서브 비트선(LB)에 접속된 다수의 메모리 셀(MC)을 포함하는 메모리 셀 어레이(MCA00 내지 MCA03)를 포함한다. 다수의 서브 비트선(LB)은 그룹 스위치(Y1S0, Y1S1)에 의해 메인 비트선(MB)에 접속된다. 메인 비트선(MB)의 그룹은 메모리 셀 어레이상에 배치된다. 메인 비트선(MB)의 그룹은 그룹 스위치(Y2S0, Y2S1) 및 그룹 스위치(Y3S0, Y3S1)에 의해 센스 증폭기 블럭(SAB)에 선택적으로 접속된다. 그에 따라, 센스 증폭기 블럭(SAB)은 다수의 메인 비트선(MB)의 그룹에 의해 공유된다. 그에 따라, 레이아웃의 자유도가 향상된다.

Description

불휘발성 반도체 메모리{NON-VOLATILE SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리에 관한 것으로서, 특히 레이아웃의 자유도가 향상된 불휘발성 플래시 메모리와 같은 불휘발성 반도체 메모리에 관한 것이다.
반도체 장치의 레이아웃의 자유도의 향상은 오랜 숙원이 되어 왔다. 이에 따라, 칩 사이즈는 감소되고 그에 따라 제조 코스트가 떨어졌다.
도 9는 종래 기술에 따른 불휘발성 플래시 메모리 장치(900)의 평면도를 도시하는 블럭도이다.
종래 기술에 따른 불휘발성 플래시 메모리(900)는 2개의 뱅크(B0, B1)로 분할된다. 뱅크(B0)는 평면으로 보아 직사각형의 형상을 형성하도록 4분면상으로 배치된 4개의 메모리 셀 어레이(MCA00 내지 MCA03)를 포함한다. 뱅크(B1)는 평면으로 보아 직사각형의 형상을 형성하도록 메모리 셀 어레이(MCA10 내지 MCA13)를 포함한다. 각각의 메모리 셀 어레이(MCA00 내지 MCA03, MCA10 내지 MCA13)는 512개의 로컬 비트선(LB) 및 512개의 워드선(도 9에는 도시되지 않음)을 포함한다. 메모리셀은 비트선(LB)과 워드선의 교차점에 형성된다.
뱅크(B0)는 워드선을 선택하도록 사용되는 서브 X 디코더(XSUB00 내지 XSUB03), 및 메인 X 디코터(XDEC10, XDEC11, XDEC20)를 구비한다. 뱅크(B1)는 워드선을 선택하도록 사용되는 서브 X 디코더(XSUB10 내지 XSUB13), 및 메인 X 디코터(XDEC12, XDEC13, XDEC21)를 구비한다. 각각의 메모리 셀 어레이(MCA00 내지 MCA03, MCA10 내지 MCA13)는 로컬 비트선(LB)의 단(end)에 위치하는 스위치 그룹(Y1S0 내지 Y1S3)을 구비하여 상기 로컬 비트선(LB)을 메인 비트선(MB)에 접속시킨다. 드라이버(Y1D0 내지 Y1D3)는 스위치 그룹(YS0 내지 YS3)에 인접하여 스위치 그룹(YS0 내지 YS3)을 구동한다. 스위치 그룹(Y3S0, Y3S1)은 센스 증폭기 블럭(SAB) 및 메인 비트선(MB) 사이에 위치한다. 드라이버(Y3D0, Y3D1)는 스위치 그룹(Y3S0, Y3S1) 다음에 위치하여 상기 스위치 그룹(Y3S0, Y3S1)을 구동한다.
도 10과 관련하여 뱅크(B0)의 메모리 셀 어레이(MCA00 내지 MCA03)를 도시하는 개략 회로도가 설명된다.
도면의 복잡화를 피하기 위해 도 10은 뱅크(B0)의 메모리 셀 어레이(MCA00 내지 MCA03) 각각에 대한 16개의 로컬 비트선(LB)과 4개의 메인 비트선(MB)만을 도시한다. 실제로는 각각의 메모리 셀 어레이(MCA00 내지 MCA03)는 512개의 로컬 비트선(LB)을 구비하고 각각의 메모리 셀 어레이(MCA00 내지 MCA03)상에는 128개의 메인 비트선(MB)이 배치되어 있다.
도 10에 도시된 바와 같이, 메모리 셀(MC)은 로컬 비트선(LB)과 워드선(WL)의 교차점에 형성된다. 스위치 그룹(Y1S0)은 트랜지스터(Tr1)를 포함한다. 메모리 셀 어레이(MCA00, MCA01)의 그 밖의 다른 로컬 비트선(LB)은 트랜지스터(Tr1)에 접속된 단(end)을 구비한다. 스위치 그룹(Y1S1)은 트랜지스터(Tr2)를 포함한다. 메모리 셀 어레이(MCA00, MCA01)의 그 밖의 다른 로컬 비트선(LB)은 트랜지스터(Tr2)에 접속된 상부단을 구비한다. 이와 같이 하여, 모든 로컬 비트선(LB)은 스위치 그룹(Y1S0, Y1S1)의 트랜지스터(Tr1 또는 Tr2)에 접속된 하부 단을 구비한다. 스위치 그룹(Y1S0)에서 2개의 트랜지스터(Tr1)는 메인 비트선(MB)에 접속된다. 스위치 그룹(Y1S1)에서 2개의 트랜지스터(Tr2)는 메인 비트선(MB)에 접속된다. 상기와 같이 하여 4개의 로컬 비트선(LB) 중의 하나는 스위치 그룹(Y1S0, Y1S1)을 통해 하나의 메인 비트선(MB)에 선택적으로 접속된다.
스위치 그룹(Y1S0) 각각의 트랜지스터(Tr1)의 게이트는 신호선(D10, D11)을 통해 드라이버(Y1D0)에 접속된다. 신호선(D10)은 스위치 그룹(Y1S0)의 트랜지스터(Tr1)의 게이트 절반에 접속된다. 신호선(D10)은 스위치 그룹(Y1S0)의 트랜지스터(Tr1)의 게이트의 나머지 절반에 접속된다. 스위치 그룹(Y1S1 내지 Y1S3)은 유사한 방식으로 배열된다. 드라이버(Y1D0 내지 Y1D3)는 인접한 스위치 그룹(Y1S0 내지 Y1S3) 사이에 각각 배치된다.
스위치 그룹(Y3S0)은 메인 비트선(MB)과 센스 증폭기 블럭(SAB) 사이에 배치된다. 스위치 그룹(Y3S0)은 트랜지스터(Tr4)를 포함한다. 각각의 메인 비트선(MB)은 트랜지스터(Tr4)의 소스/드레인에 접속된다. 트랜지스터(Tr4)의 다른 소스/드레인은 센스 증폭기 블럭(SAB)의 센스 증폭기(SA)에 접속된다. 드라이버(Y3D0)는 신호선(D30)을 통해 트랜지스터(Tr4)의 게이트에 접속된다. 단지 4개의 트랜지스터(Tr4)만이 스위치 그룹(Y3S0) 각각에 도시되어 있지만 각각의 스위치 그룹에는 128개의 트랜지스터(Tr4)가 존재하거나 각각의 메인 비트선(MB)에 대해 하나의 트랜지스터(Tr4)가 존재한다. 뱅크(B1)는 뱅크(B0)와 유사한 구성으로 되어 있다. 뱅크(B1)에 있어서, 스위치 그룹(Y3S1)은 신호선을 통해 드라이버(Y3D1)에 공통으로 접속된 게이트를 구비하는 트랜지스터(Tr4)를 포함한다.
도 9와 관련하여, DQ 패드(PAD1)는 데이터 I/O선으로서 제공되어 센스 증폭기 블럭(SAB) 각각에 접속된다. 입력 패드(PAD2)는 어드레스 신호 및 제어 신호를 수신한다. 종래 기술에 따른 불휘발성 플래시 메모리(900)는 주변 회로(P1 ; 예컨대, 어드레스 버퍼), 주변 회로(P2 ; 예컨대, 전원 생성 회로), 및 주변 회로(P3 ; 예컨대, 판독 및 기록 제어 회로)를 포함한다.
종래 기술에 따른 불휘발성 플래시 메모리(900)에 있어서, 메모리 셀 어레이(MCA00, MCA01, MCA10, MCA11)은 각각의 메모리 셀 어레이(MCA00, MCA01, MCA10, MCA11)가 센스 증폭기 블럭(SAB)의 128개의 센스 증폭기(SA)에 접속되기 때문에 동시에 액세스 된다. 4개의 센스 증폭기 블럭(SAB)의 512개의 센스 증폭기(SA)는 그 후 DQ 패드(PAD1)를 경유하여 데이터를 출력한다.
종래 기술에 따른 불휘발성 플래시 메모리(900)에 있어서, 512개의 센스 증폭기(SA)는 워드선 방향을 따라 로우(row) 형상으로 배열된다. 따라서, 레이아웃은 상기 영역내로 한정된다. 예컨대, 각각의 메인 비트선(MB)이 센스 증폭기 블럭(SAB)의 센스 증폭기(SA)에 접속되기 때문에 센스 증폭기(SA)는 인접하는 메인 비트선(MB)의 피치보다 큰 레이아웃 피치를 구비해야만 한다.
전술한 점을 고려하여, 레이아웃의 자유도가 향상된 불휘발성 반도체 메모리와 같은 반도체 메모리를 제공하는 것이 바람직하다.
본 실시예에 따르면, 레이아웃의 자유도가 향상된 불휘발성 플래시 메모리가 개시된다. 상기 불휘발성 플래시 메모리는 다수의 뱅크를 포함한다. 각각의 뱅크는 서브 비트선에 접속된 다수의 메모리 셀을 포함하는 다수의 메모리 셀 어레이를 포함한다. 다수의 서브 비트선은 그룹 스위치에 의해 메인 비트선에 선택적으로 접속된다. 메인 비트선의 그룹은 메모리 셀 어레이상에 배치된다. 메인 비트선의 그룹은 그룹 스위치 그룹 및 뱅크 스위치 그룹에 의해 센스 증폭기 블럭에 선택적으로 접속된다. 이와 같이 하여 센스 증폭기 블럭은 다수의 메인 비트선의 그룹에 의해 공유된다. 그에 따라 레이아웃의 자유도가 향상된다.
본 실시예의 하나의 특징에 따르면 n ×k(k는 자연수)개의 서브 비트선을 각각 포함하는 제1 및 제2의 메모리 셀 어레이를 각각 포함하는 제1 및 제2의 뱅크와, 제1의 서브 비트선 선택 회로에 의해 상기 제1의 메모리 셀 어레이의 k개의 서브 비트선에 각각 결합되고 상기 제1의 메모리 셀 어레이상에 배치된 n개의 제1의 메인 비트선과, 제2의 서브 비트선 선택 회로에 의해 상기 제2의 메모리 셀 어레이의 k개의 서브 비트선에 각각 결합되고 상기 제2의 메모리 셀 어레이상에 배치된 n개의 제2의 메인 비트선과, n개의 센스 증폭기를 포함하는 제1의 센스 증폭기 블럭과, 상기 제1의 뱅크의 상기 n개의 제1의 메인 비트선과 상기 제1의 센스 증폭기 블럭 사이에 결합된 제1의 메인 비트선 선택 회로와, 상기 제1의 뱅크의 상기 n개의 제2의 메인 비트선과 상기 제1의 센스 증폭기 블럭 사이에 결합된 제2의 메인 비트선 선택 회로를 포함하고, 상기 제1의 메인 비트선 선택 회로는 인에이블 상태인 경우에 상기 제1의 뱅크의 상기 n개의 제1의 메인 비트선 각각과 상기 n개의 센스 증폭기 중의 대응하는 하나의 증폭기 사이를 전기적으로 접속하고, 상기 제2의 메인 비트선 선택 회로는 인에이블 상태인 경우에 상기 제1의 뱅크의 상기 n개의 제2의 메인 비트선 각각과 상기 n개의 센스 증폭기 중의 대응하는 하나의 증폭기 사이를 전기적으로 접속하는 불휘발성 반도체 메모리 장치기 개시된다.
본 실시예의 하나의 특징에 따르면, n개의 센스 증폭기를 포함하는 제2의 센스 증폭기 블럭과, 상기 제2의 뱅크의 상기 n개의 제1의 메인 비트선과 상기 제2의 센스 증폭기 블럭 사이에 결합된 제3의 메인 비트선 선택 회로와, 상기 제2의 뱅크의 상기 n개의 제2의 메인 비트선과 상기 제2의 센스 증폭기 블럭 사이에 결합된 제4의 메인 비트선 선택 회로를 더 포함하고, 상기 제3의 메인 비트선 선택 회로는 인에이블 상태인 경우에 상기 제2의 뱅크의 상기 n개의 제1의 메인 비트선 각각과 상기 n개의 센스 증폭기 중의 대응하는 하나의 증폭기 사이를 전기적으로 접속하고, 상기 제4의 메인 비트선 선택 회로는 인에이블 상태인 경우에 상기 제2의 뱅크의 상기 n개의 제2의 메인 비트선 각각과 상기 n개의 제2의 센스 증폭기 중의 대응하는 하나의 증폭기 사이를 전기적으로 접속하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 하나의 특징에 따르면, 상기 제2의 뱅크의 상기 n개의 제1의 메인 비트선과 상기 제1의 센스 증폭기 블럭 사이에 결합된 제3의 메인 비트선 선택 회로와, 상기 제2의 뱅크의 상기 n개의 제2의 메인 비트선과 상기 제1의 센스 증폭기 블럭 사이에 결합된 제4의 메인 비트선 선택 회로와, 상기 제1의 메인 비트선 선택 회로와 직렬 결합하고 인에이블 상태인 경우에 상기 제1의 뱅크의 상기 제1의 메인 비트선과 상기 제1의 센스 증폭기 블럭 사이를 전기적으로 접속하는 제1의 뱅크 선택 회로를 포함하고, 상기 제3의 메인 비트선 선택 회로와 직렬 결합하고 인에이블 상태인 경우에 상기 제2의 뱅크의 상기 제1의 메인 비트선과 상기 제1의 센스 증폭기 블럭 사이를 전기적으로 접속하는 제2의 뱅크 선택 회로를 더 포함하고, 상기 제3의 메인 비트선 선택 회로는 인에이블 상태인 경우에 상기 제2의 뱅크의 상기 n개의 제1의 메인 비트선 각각과 상기 제1의 센스 증폭기 블럭의 상기 n개의 센스 증폭기 중의 대응하는 하나의 증폭기 사이를 전기적으로 접속하고, 상기 제4의 메인 비트선 선택 회로는 인에이블 상태인 경우에 상기 제2의 뱅크의 상기 n개의 제2의 메인 비트선 각각과 상기 제1의 센스 증폭기 블럭의 상기 n개의 센스 증폭기 중의 대응하는 하나의 증폭기 사이를 전기적으로 접속하는 불휘발성 반도체 장치가 개시된다.
본 실시예의 다른 하나의 특징에 따르면, 상기 제1의 메인 비트선 선택 회로는 제1의 부분과 제2의 부분으로 분할되고 상기 제1의 부분은 상기 제1의 메모리 셀 어레이의 상기 서브 비트선의 제1의 단(end)의 제1의 영역에 위치하고 상기 제2의 부분은 상기 제1의 메모리 셀 어레이의 상기 서브 비트선의 제2의 단의 제2의 영역에 위치하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 하나의 특징에 따르면, 글로벌 비트선의 제1의 그룹과 글로벌 비트선의 제2의 그룹으로 분할되고 상기 제1의 메인 비트선 선택 회로와 상기 제1의 센스 증폭기 블럭 사이에 결합된 다수의 글로벌 비트선을 더 포함하고, 상기 글로벌 비트선의 제1의 그룹은 상기 제1의 메인 비트선에 수직인 방향으로 배치되고 상기 제1의 메인 비트선 선택 회로의 상기 제1의 부분에 결합되고, 상기 글로벌 비트선의 제2의 그룹은 상기 제1의 메인 비트선에 수직인 방향으로 배치되고 상기 제1의 메인 비트선 선택 회로의 상기 제2의 부분에 결합되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 하나의 특징에 따르면, 상기 제1의 센스 증폭기 블록은 상기 제1의 뱅크와 상기 제2의 뱅크 사이에 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 하나의 특징에 따르면, 상기 글로벌 비트선의 상기 제1의 그룹 중 적어도 하나는 상기 제1의 메인 비트선 선택 회로의 상기 제1의 부분상에 형성되고, 상기 글로벌 비트선의 상기 제2의 그룹 중 적어도 하나는 상기 메인 비트선 선택 회로의 상기 제2의 부분상에 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 하나의 특징에 따르면, 상기 제1 및 제2의 뱅크 각각은 제3 및 제4의 메모리 셀 어레이를 포함하고, 상기 제3 및 제4의 메모리 셀 각각은 n ×k개의 서브 비트선을 포함하고, 상기 n개의 제1의 메인 비트선은 상기 제3의 메모리 셀 어레이상에 배치되고, 상기 제1의 메인 비트선 각각은 제3의 서브 비트선 선택 회로에 의해 상기 제3의 메모리 셀 어레이의 k개의 서브 비트선에 결합되고, 상기 n개의 제2의 메인 비트선은 상기 제4의 메모리 셀 어레이상에 배치되고, 상기 제2의 메인 비트선 각각은 제4의 서브 비트선 선택 회로에 의해 상기 제4의 메모리 셀 어레이의 k개의 서브 비트선에 결합되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 하나의 특징에 따르면, 다수의 제1의 메인 비트선 및 다수의 제2의 메인 비트선과, 상기 다수의 제1의 메인 비트선의 하나에 대응하는 다수의 제1의 서브 비트선을 각각 포함하는 다수의 제1의 서브 비트선 그룹과, 상기 다수의 제2의 메인 비트선의 하나에 대응하는 다수의 제2의 서브 비트선을 각각 포함하는 다수의 제2의 서브 비트선 그룹과, 상기 제1의 메인 비트선의 하나 및 상기 제2의 메인 비트선의 하나에 결합된 제1의 글로벌 비트선과, 상기 제1의 메인 비트선의 다른 하나 및 상기 제2의 메인 비트선의 다른 하나에 결합된 제2의 글로벌 비트선과, 상기 제1의 글로벌 비트선에 결합된 제1의 센스 증폭기와, 상기 제2의 글로벌 비트선에 결합된 제2의 센스 증폭기를 포함하고, 상기 제1의 서브 비트선 및 상기 제2의 서브 비트선 각각은 다수의 메모리 셀에 접속되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 하나의 특징에 따르면, 상기 다수의 제1 및 제2의 메인 비트선은 제1의 방향으로 배치되고, 상기 제1 및 제2의 글로벌 비트선은 제2의 방향으로 배치되며 적어도 상기 다수의 제1의 서브 비트선 그룹에 의해 분리되고, 상기 제1 및 제2의 센스 증폭기는 상기 제1의 방향으로 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 하나의 특징에 따르면, 상기 제1의 메인 비트선의 하나와 상기 제1의 글로벌 비트선 사이를 전기적으로 접속하는 제1의 접속 트랜지스터와, 상기 제1의 메인 비트선의 다른 하나와 상기 제2의 글로벌 비트선 사이를 전기적으로 접속하는 제2의 접속 트랜지스터를 더 포함하고, 상기 제1의 방향은 상기 제2의 방향에 직교하고, 상기 제1의 접속 트랜지스터는 상기 제2의 접속 트랜지스터로부터 상기 제1의 방향으로 상기 다수의 메모리 셀의 적어도 하나에 의해 분리되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 하나의 특징에 따르면, 상기 제1 및 제2의 접속 트랜지스터는 절연 게이트 전계 효과 트랜지스터(IGFET)인 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 하나의 특징에 따르면, 서브 비트선의 다수의 그룹에 배치된 다수의 서브 비트선을 각각 포함하는 제1 및 제2의 메모리 셀 어레이를 각각 포함하는 제1 및 제2의 뱅크를 포함하고, 다수의 메인 비트선은 상기 제1 및 제2의 메모리 셀 어레이 각각의 상부에 배치되고, 상기 다수의 메인 비트선의 각각의 하나는 서브 비트선 선택 회로에 의해 서브 비트선의 상기 다수의 그룹의 하나에 결합되고, 상기 다수의 메인 비트선의 각각의 하나는 메인 비트선 선택 회로에 의해 다수의 센스 증폭기의 하나에 결합되고, 상기 제1의 뱅크의 상기 제1의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 하나는 상기 제1의 뱅크의 상기 제2의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 하나가 결합된 동일한 상기 다수의 센스 증폭기의 하나에 결합되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 특징에 따르면, 상기 제1의 뱅크의 상기 제1의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 상기 하나는 상기 제2의 뱅크의 상기 제1의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 하나가 결합된 동일한 상기 다수의 센스 증폭기의 하나에 결합되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 특징에 따르면, 글로벌 비트선은 상기 제1의 뱅크의 상기 제1의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 상기 하나와, 상기제1의 뱅크의 상기 제2의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 상기 하나와, 상기 제2의 뱅크의 상기 제1의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 상기 하나와, 상기 제2의 뱅크의 상기 제2의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 상기 하나에 공통으로 결합되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 특징에 따르면, 상기 다수의 센스 증폭기는 상기 제1 및 제2의 뱅크 사이에 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 특징에 따르면, 상기 메인 비트선 선택 회로는 상기 다수의 메인 비트선의 각각의 하나와 상기 다수의 센스 증폭기의 하나 사이에 직렬 결합된 뱅크 선택 회로와 그룹 선택 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 특징에 따르면, 상기 뱅크 선택 회로 및 상기 그룹 선택 회로는 불휘발성 반도체 메모리 장치에 의해 수신된 어드레스의 적어도 일부에서 응답하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 특징에 따르면, 상기 뱅크 선택 회로는 제1의 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함하고 상기 그룹 선택 회로는 제2의 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함하고, 상기 제1 및 제2의 IGFET는 직렬로 제공되어 상기 다수의 메인 비트선의 각각의 하나와 상기 다수의 센스 증폭기의 상기 하나 사이에 제어 가능한 임피던스 패스(path)를 제공하는 것을 특징으로 하는불휘발성 반도체 메모리 장치가 개시된다.
본 실시예의 다른 특징에 따르면, 상기 불휘발성 반도체 메모리 장치는 적어도 하나의 소거 회로를 포함하는 플래시 메모리인 것을 특징으로 하는 불휘발성 반도체 메모리 장치가 개시된다.
도 1은 제1의 실시예에 따른 불휘발성 플래시 메모리의 평면 블럭도.
도 2는 제1의 실시예에 따른 불휘발성 플래시 메모리의 뱅크에서의 여러 회로를 도시하는 개략 회로도.
도 3은 하나의 실시예에 따른 드라이버의 개략 회로도.
도 4는 다른 실시예에 따른 드라이버의 개략 회로도.
도 5는 또 다른 실시예에 따른 드라이버의 개략 회로도.
도 6은 제2의 실시예에 따른 불휘발성 플래시 메모리의 평면 블럭도.
도 7은 제3의 실시예에 따른 불휘발성 플래시 메모리의 평면 블럭도.
도 8은 제3의 실시예에 따른 불휘발성 플래시 메모리의 뱅크에서의 여러 회로를 도시하는 개략 회로도.
도 9는 종래 기술에 따른 불휘발성 플래시 메모리의 평면 블럭도.
도 10은 종래 기술에 따른 불휘발성 플래시 메모리의 뱅크에서의 여러 회로를 도시하는 개략 회로도.
이하, 본 발명의 여러 실시예가 첨부된 도면을 참조하여 상세히 기술될 것이다.
도 1은 본 발명의 하나의 실시예에 따른 불휘발성 플래시 메모리(100)의 평면도를 도시하는 블럭도이다.
불휘발성 플래시 메모리(100)는 2개의 뱅크(B0, B1)를 포함한다. 뱅크(B0)는 4개의 메모리 셀 어레이(MCA00 내지 MCA03)를 포함한다. 메모리 셀 어레이(MCA00 내지 MCA03)는 평면으로 보아 직사각형의 형상을 형성하도록 4분면상으로 배치된다. 뱅크(B1)는 4개의 메모리 셀 어레이(MCA10 내지 MCA13)를 포함한다. 메모리 셀 어레이(MCA10 내지 MCA13)는 평면으로 보아 직사각형의 형상을 형성하도록 4분면상으로 배치된다.
각각의 메모리 셀 어레이(MCA00 내지 MCA03, MCA10 내지 MCA13)는 512개의 로컬 비트선(LB) 및 512개의 워드선(도 1에는 도시되지 않음)을 포함한다. 메모리 셀은 비트선(LB)과 워드선의 교차점에 형성된다.
뱅크(B0)는 서브 X 디코더(XSUB00 내지 XSUB03) 및 메인 X 디코터(XDEC10, XDEC11, XDEC20)를 포함한다. 메인 X 디코더(XDEC10, XDEC11, XDEC20) 및 서브 X디코더(XSUB00 내지 XSUB03)는 워드선을 활성화하는데 사용된다.
뱅크(B1)는 서브 X 디코더(XSUB10 내지 XSUB13) 및 메인 X 디코터(XDEC12, XDEC13, XDEC21)를 포함한다. 메인 X 디코터(XDEC12, XDEC13, XDEC21) 및 서브 X 디코더(XSUB10 내지 XSUB13)는 워드선을 활성화하는데 사용된다.
각각의 메모리 셀 어레이(MCA00 내지 MCA03, MCA10 내지 MCA13)의 로컬 비트선(LB)은 로컬 비트선(LB)의 단(end)에 위치하는 스위치 그룹(Y1S0 내지 Y1S3)에 접속된다. 스위치 그룹(YS0 내지 YS3)은 로컬 비트선(LB)을 메인 비트선(MB)에 선택적으로 접속시킨다. 드라이버(Y1D0 내지 Y1D3)는 각각의 스위치 그룹(YS0 내지 YS3) 다음에 위치한다. 각각의 드라이버(Y1D0 내지 Y1D3)는 각각의 스위치 그룹(YS0 내지 YS3)을 선택한다.
뱅크(B0, B1)는 스위치 그룹(Y1S3)과 스위치 그룹(Y3S0, Y3S1) 사이에 배치된 스위치 그룹(Y2SO, Y2S1)을 또한 포함한다. 드라이버(Y2D0, Y2D1)는 스위치 그룹(Y2S0, Y2S1) 각각의 다음에 위치한다. 각각의 드라이버(Y2D0, Y2D1)는 스위치 그룹(Y2S0, Y2S1) 각각을 선택한다.
뱅크(B0)는 스위치 그룹(Y3S0)을 또한 포함한다. 스위치 그룹(Y3S0)은 스위치 그룹(Y2SO, Y2S1) 각각과 센스 증폭기 블럭(SAB) 사이에 배치된다. 글로벌 버스(GB)는 스위치 그룹(Y3S0) 각각을 센스 증폭기 블럭(SAB)에 접속한다. 드라이버(Y3D0)는 스위치 그룹(Y3S0) 각각의 다음에 위치한다. 드라이버(Y3D0) 각각은 스위치 그룹(Y3S0) 각각을 선택한다.
뱅크(B1)는 스위치 그룹(Y3S1)을 또한 포함한다. 스위치 그룹(Y3S1)은 스위치 그룹(Y2SO, Y2S1) 각각과 센스 증폭기 블럭(SAB) 사이에 배치된다. 글로벌 버스(GB)는 스위치 그룹(Y3S1) 각각을 센스 증폭기 블럭(SAB)에 접속한다. 드라이버(Y3D1)는 스위치 그룹(Y3S1) 각각의 다음에 위치한다. 드라이버(Y3D1) 각각은 스위치 그룹(Y3S1) 각각을 선택한다.
센스 증폭기 블럭(SAB)은 DQ 패드(PAD1)에 출력을 제공한다. 주목할 점은 DQ 패드(PAD1)만이 도시되어 있지만 다수의 DQ 패드(PAD1)가 제공될 수 있다는 점이다. 이와 같이 하여, 다수의 데이터 비트는 장치 외부로 동시에 액세스 된다.
불휘발성 플래시 메모리(100)는 입력 패드(PAD2)를 또한 포함한다. 입력 패드(PAD2)는 단지 2개의 예로서 어드레스 및 제어 신호를 수신한다. 입력 패드(PAD2)는 제어 신호 및 어드레스가 병렬로 수신되도록 다수의 입력 패드를 포함한다.
불휘발성 플래시 메모리(100)는 주변 회로(P1 내지 P3)를 또한 포함한다. 주변 회로(P1)는 단지 예시로서 어드레스 및 제어 입력 버퍼와 같은 입력 버퍼를 포함한다. 주변 회로(P2)는 단지 예시로서 전원 생성 회로를 포함한다. 주변 회로(P3)는 단지 예시로소 판독, 기록, 및 제어 회로를 포함한다.
도 2는 불휘발성 플래시 메모리(100)의 뱅크(B0)의 여러 회로를 도시하는 개략 회로도이다.
도면의 복잡화를 피하기 위해, 도 2는 뱅크(B0)의 메모리 셀 어레이(MCA00 내지 MCA03) 각각에 대해 4개의 메인 비트선(MB)과 16개의 로컬 비트선(LB)만을 도시한다. 비록 16개의 로컬 비트선(LB)만이 도시되어 있지만 메모리 셀어레이(MCA00 내지 MCA03) 각각은 512개의 로컬 비트선(LB)을 포함한다. 또한, 4개의 메인 비트선(MB)만이 도시되어 있지만 128개의 메인 비트선(MB)이 메모리 셀 어레이(MCA00 내지 MCA03) 각각의 상부에 배치되어 있다. 메모리 셀(MC)은 로컬 비트선(LB)과 워드선(WL)의 교점에 형성된다.
메모리 셀 어레이(MCA00)에 있어서 로컬 비트선(LB)의 절반은 스위치 그룹(Y1S0)에 접속되고 로컬 비트선(LB)의 나머지 절반은 스위치 그룹(Y1S1)에 접속된다. 스위치 그룹(Y1S0)은 트랜지스터(Tr1)를 포함하고 스위치 그룹(Y1S1)은 트랜지스터(Tr2)를 포함한다. 스위치 그룹(Y1S0)의 트랜지스터(Tr1) 각각은 로컬 비트선(LB) 각각에 접속된 소스/드레인 및 메인 비트선(MB)에 접속된 다른 소스/드레인을 구비한다. 2개의 트랜지스터(Tr1)는 동일한 메인 비트선(MB)에 공통으로 접속된 소스/드레인을 구비한다. 유사하게 스위치 그룹(Y1S1)의 트랜지스터(Tr2) 각각은 로컬 비트선(LB) 각각에 접속된 소스/드레인 및 메인 비트선(MB)에 접속된 다른 소스/드레인을 구비한다. 2개의 트랜지스터(Tr2)는 동일한 메인 비트선(MB)에 공통으로 접속된 소스/드레인을 구비한다. 이와 같이 하여, 스위치 그룹(Y1S0, Y1S1) 각각의 2개의 트랜지스터(Tr1)와 2개의 트랜지스터(Tr2)는 메인 비트선(MB)에 접속되는 4개의 로컬 비트선(LB) 중의 하나를 선택한다. 따라서, 스위치 그룹(Y1S0, Y1S1)은 4개의 로컬 비트선(LB) 중의 하나를 선택하는 4대 1의 멀티플렉스 기능을 갖는다.
스위치 그룹(Y1S0)은 선택 신호(D10, D11)를 드라이버(Y1D0)로부터 수신한다. 선택 신호(D10, D11)는 동일한 메인 비트선(MB)에 접속된 2개의트랜지스터(Tr1)의 중에서 각각의 트랜지스터(Tr1)가 선택 신호(D10, D11)의 하나를 수신하도록 트랜지스터(Tr1)의 절반에 각각 접속된다. 유사하게, 스위치 그룹(Y1SI)은 드라이버(Y1D1)로부터 선택 신호(D12, D13)를 수신한다. 선택 신호(D12, D13)는 동일한 메인 비트선(MB)에 접속된 2개의 트랜지스터(Tr2) 중에서 각각의 트랜지스터(Tr2)가 선택 신호(D12, D13)의 하나를 수신하도록 트랜지스터(Tr2)의 절반에 각각 접속된다.
8개의 트랜지스터(Tr1)와 8개의 트랜지스터(Tr2)만이 도시되어 있지만 메모리 셀 어레이(MCA00)의 로컬 비트선(LB)으로 트랜지스터(Tr1)의 갯수의 절반, 및 메모리 셀 어레이(MCA00)의 로컬 비트선(LB)으로서 트랜지스터(Tr2) 갯수의 절반이 존재한다는 점에 주목하여야 한다. 따라서, 256개의 트랜지스터(Tr1)와 256개의 트랜지스터(Tr2)가 단지 예시로서 존재한다.
유사한 방식으로, 스위치 그룹(Y1S2, Y1S3)은 메모리 셀 어레이(MAC02)의 4개의 로컬 비트선(LB) 중의 하나를 선택한다. 유사하게, 스위치 그룹(Y1S0, Y1S1)은 메모리 셀 어레이(MAC01)의 4개의 로컬 비트선(LB) 중의 하나를 선택하고 스위치 그룹(Y1S2, Y1S3)은 메모리 셀 어레이(MAC03)의 4개의 로컬 비트선(LB) 중의 하나을 선택한다.
드라이버(Y1D2)는 스위치 그룹(Y1S2) 사이에 배치되어 상기 스위치 그룹(Y1S2)에 선택 신호를 제공한다. 드라이버(Y1D3)는 스위치 그룹(Y1S3) 사이에 배치되어 상기 스위치 그룹(Y1S3) 선택 신호를 제공한다.
도 2에 있어서, 스위치 그룹(Y2S0)은 메모리 셀 어레이(MCA00, MCA02)의 메인 비트선(MB)과 스위치 그룹(Y3S0) 사이에 배치된다. 스위치 그룹(Y2S0)은 트랜지스터(Tr3)를 포함한다. 각각의 메인 비트선(MB)에 대해서 하나의 트랜지스터(Tr3)가 존재한다. 도면의 복잡화를 피하기 위해 단지 4개의 트랜지스터(Tr3)만이 도 2에 도시되어 있다. 실제로는 128개의 트랜지스터(Tr3)가 존재한다. 트랜지스터(Tr3) 각각은 메인 비트선(MB)에 접속된 소스/드레인, 스위치 그룹(YS30)의 트랜지스터(Tr4)에 접속된 다른 소스/드레인, 및 신호선(D30)을 통해 드라이버(Y2D0)에 접속된 게이트를 포함한다.
스위치 그룹(Y2S1)은 메모리 셀 어레이(MCA01, MCA03)의 메인 비트선(MB)과 스위치 그룹(Y3S0) 사이에서 유사한 방식으로 배치된다. 드라이버(Y2D1)는 신호선(D21)을 통해 스위치 그룹(Y2S1)의 트랜지스터의 게이트에 접속된다.
드라이버(Y2D0, Y2D1)는 각각의 스위치 그룹(Y2S0, Y2S1)에 인접하여 배치된다.
스위치 그룹(Y3S0)은 스위치 그룹(Y2S0)과 센스 증폭기 블럭(SAB) 사이에 배치된다. 스위치 그룹(Y3S0)은 트랜지스터(Tr4)를 포함한다. 각각의 트랜지스터(Tr4)는 스위치 그룹(Y2S0)의 트랜지스터(Tr3)의 소스/드레인, 및 글로벌 비트선(GB)에 접속된 다른 소스/드레인을 포함한다. 트랜지스터(Tr4)는 신호선(D30)을 통해 드라이버(Y3D0)에 공통을 접속된 게이트를 포함한다. 비록 4개의 트랜지스터(Tr4)만이 도시되어 있지만 트랜지스터(Tr4)의 갯수는 메인 비트선(MB)의 갯수와 동일하다.
스위치 그룹(Y3S0)은 스위치 그룹(Y2S1)과 센스 증폭기 블럭(SAB) 사이에 유사한 방식으로 배치된다. 드라이버(Y3D0)는 신호선(D30)을 통해 스위치 그룹(Y3S0)의 트랜지스터의 게이트에 접속된다.
글로벌 비트선(GB)은 센스 증폭기 블럭(SAB)에 접속된다. 센스 증폭기 블럭(SAB)은 센스 증폭기(SA)를 포함한다. 각각의 글로벌 비트선(GB) 각각은 센스 증폭기(SA)에 접속된다. 센스 증폭기 블럭(SAB)의 센스 증폭기(SA)의 갯수는 글로벌 비트선(GB)의 갯수와 동일하다. 센스 증폭기(SA)의 갯수는 예시로서 메모리 셀 어레이(MCA00, MCA02) 또는 메모리 셀 어레이(MCA01, MCA03)상의 메인 비트선과 동일하다.
도 3과 관련하여, 하나의 실시예에 따른 드라이버(Y1D0, Y1D1)의 개략 회로도가 설명된다.
드라이버(Y1D0)는 NAND 게이트(NAND0, NAND1)와 인버터(IV0, IV1)를 포함한다. NAND 게이트(NAND0)는 비트선 선택 신호(AY0T, AY1T)와 섹터 선택 신호(SECTOR0)를 입력에서 수신하고 인버터(IV0)의 입력에 접속된 출력을 구비한다. 인버터(IV0)는 디코드 신호(D10)를 출력한다. NAND 게이트(NAND1)는 비트선 선택 신호(AY0N, AY1T)와 섹터 선택 신호(SECTOR0)를 입력에서 수신하고 인버터(IV3)의 입력에 접속된 출력을 구비한다. 인버터(IV1)는 디코드 신호(D11)를 출력한다.
드라이버(Y1D1)는 NAND 게이트(NAND2, NAND3)와 인버터(IVW, IV3)를 포함한다. NAND 게이트(NAND2)는 비트선 선택 신호(AY0T, AY1N)와 섹터 선택 신호(SECTOR0)를 입력에서 수신하고 인버터(IV2)의 입력에 접속된 출력을 구비한다. 인버터(IV2)는 디코드 신호(D12)를 출력한다. NAND 게이트(NAND3)는 비트선 선택 신호(AY0N, AY1T)와 섹터 선택 신호(SECTOR0)를 입력에서 수신하고 인버터(IV3)의 입력에 접속된 출력을 구비한다. 인버터(IV3)는 디코드 신호(D13)를 출력한다.
비트선 선택 신호(AY0T, AYON) 및 선택 신호(AY1T, AY1N)는 단지 예시로서 상보형 어드레스 신호이다. 섹터 선택 신호(SECTOR0)는 메모리 셀 어레이(MCA00, MCA01, MCA10, 또는 MCA11) 중의 어느 것이라도 선택되면 액티브 상태(이 경우에는 하이(high))이다. 섹터 선택 신호는 인에이블 신호로 개념화된다. 섹터 선택 신호(SECTOR0)가 액티브(하이)인 경우에 디코드 신호(D10 내지 D13) 중의 하나는 하이가 되고 다른 3개의 디코드 신호(D10 내지 D13)는 로우(low)가 된다. 비트선 선택 신호(AY0T, AY1N) 양쪽 모두가 하이이면 디코드 신호(D10)는 하이이다. 비트선 선택 신호(AY0N, AY1T) 양쪽 모두가 하이이면 디코드 신호(D11)는 하이이다. 비트선 선택 신호(AY0T, AY1N) 양쪽 모두 하이이면 디코드 신호(D12)는 하이이다. 비트선 선택 신호(AY0N, AY1N) 양쪽 모두가 하이이면 디코드 신호(D13)는 하이이다.
디코드 신호(D10, D11)는 스위치 그룹(Y1S0)에 공급된다. 디코드 신호(D12, D13)는 스위치 그룹(Y1SI)에 공급된다. 이와 같이 하여, 4개이 로컬 비트선(LB) 중의 하나가 비트선 선택 신호(AY0T, AY0N, AY1T, AY1N)의 값에 따라 선택된다.
드라이버(Y1D2, Y1D3)는 드라이버(Y1D0, Y1D1)와 구성이 유사하다, 그러나, 드라이버(Y1D2, Y1D3)의 NAND 게이트는 섹터 선택 신호(SECTOR1)에 의해 인에이블된다. 섹터 선택 신호(SECTOR1)는 메모리 셀 어레이(MCA02, MCA03, MCA12, 또는 MCA13) 중의 어느 것이라도 선택되면 액티브 상태(이 경우에는 하이)가 된다.
각각의 메인 비트선(MB)은 스위치 그룹(Y2S0, Y2S1)의 트랜지스터(Tr3)의 소스/드레인에 접속된다. 뱅크(B0)에서, 메모리 셀 어레이(MCA00, MCA02)는 동일한 메인 비트선(MB)을 공유한다. 상기 경우에, 128개의 메인 비트선(MB)이 존재한다. 유사하게, 메모리 셀 어레이(MCA01, MCA03)는 동일한 메인 비트선(MB)을 공유한다. 상기 경우에, 128개의 메인 비트선(MB)이 존재한다. 스위치 회로(Y2S0, Y2S1)은 메인 비트선(MB)과 스위치 회로(Y3S0) 사이에 각각 배치된다. 이와 같이 하여, 스위치 회로(Y2S0, Y2S1)은 메모리 셀 어레이(MCA00, MCA02)에 의해 공유된 메인 비트선(MB)의 그룹 또는 메모리 셀 어레이(MCA01, MCA03)에 의해 공유된 메인 비트선(MB) 그룹 중의 어느 하나를 선택한다. 상기 선택은 디코드 신호(D20, D21)에 따라 실행된다. 디코드 신호(D20, D21)는 드라이버(Y2D20, Y2D1)에 의해 각각 생성된다.
도 4를 참조하여, 본 발명의 실시예에 따른 드라이버(Y2D0)의 개략 회로도가 설명된다.
드라이버(Y2D0)는 인버터(IV4, IV5)를 포함한다. 인버터(IV4)는 그룹 선택 신호(GROUP0)를 수신하고 출력을 인버터(IV5)에 대해 입력으로서 제공한다. 인버터(IV5)는 디코드 신호(D20)를 출력으로서 제공한다. 그룹 선택 신호(GROUP0)는 메모리 셀 어레이(MCA00 또는 MCA02)의 어느 하나가 선택되는 경우에 활성 상태(이 경우에는 하이)가 된다.
드라이버(Y2D1)는 드라이버(Y2D0)과 유사한 구성으로 되어 있다. 그러나, 드라이버(Y2D1)는 그룹 선택 신호(GROUP1)를 입력으로서 수신하고 디코드 신호(D21)를 출력으로서 공급한다. 그룹 선택 신호(GROUP1)는 메모리 셀 어레이(MCA01 또는MCA03)의 어느 하나가 선택되는 경우에 활성 상태(이 경우에는 하이)가 된다.
뱅크(B1)에 있어서, 스위치 그룹(Y2S0, Y2S1) 및 드라이버(Y2D0, Y2D1)는 유사하게 배열된다.
스위치 그룹(Y3S0)은 스위치 그룹(Y2S0)과 센스 증폭기 블럭(SAB) 사이에 접속된다. 유사하게, 스위치 그룹(Y3S0)은 스위치 그룹(Y2S1)과 센스 증폭기 블럭(SAB) 사이에 접속된다. 스위치 그룹(Y3S0) 내의 트랜지스터(Tr4)는 스위치 그룹(Y2S0, Y2S1)의 출력과 센스 증폭기 블럭(SAB) 사이의 제어 가능한 임피던스 패스(path)를 제공한다. 각각의 스위치 그룹(Y3S0)은 드라이버(Y3D0)에 접속된다.
도 5를 참조하여, 하나의 실시예에 따른 드라이버(Y3D0)의 개략 회로도를 설명한다.
드라이버(Y3D0)는 인버터(IV6, IV7)를 포함한다. 인버터(IV6)는 뱅크 선택 신호(BANK0)를 수신하고 인버터(IV7)의 입력에 출력을 제공한다. 인버터(IV7)는 디코드 신호(D30)를 출력으로서 제공한다. 뱅크 선택 신호(BANK0)는 뱅크(B0)가 선택되는 경우에 활성 상태(이 경우에, 하이)가 된다. 뱅크 선택 신호(BANK0)가 활성화되면 디코드 신호(D30)는 활성 상태(이 경우에, 하이)가 된다.
뱅크(B1)의 드라이버(Y3D1)는 뱅크(B1)의 드라이버(Y3D0)와 유사하게 구성된다. 그러나, 드라이버(Y3D1)는 뱅크 선택 신호(BANK1)를 수신한다. 뱅크 선택 신호(BANK1)는 뱅크(B1)가 선택되는 경우에 활성 상태(이 경우에, 하이)가 된다. 유사한 방식으로, 각각의 그룹 스위치(Y3S1)는 드라이버(Y3D1)에 접속된다.
글로벌 비트선(GB)은 스위치 그룹(Y3SO)과 센스 증폭기 블럭(SAB) 사이에 전기적인 접속을 제공한다. 이와 같이 하여, 글로벌 비트선(GB)은 메모리 셀 어레이(MCA00, MCA02)에 의해 공유된 메인 비트선(MB) 또는 메모리 셀 어레이(MCA01, MCA03)에 의해 공유된 메인 비트선(MB)과 센스 증폭기 블럭(SAB) 사이에 전기적인 접속을 제공한다. 128개의 글로벌 비트선(GB)이 존재한다. 각각의 글로벌 비트선(GB)은 스위치 그룹(Y3S0)내에서 트랜지스터(Tr4)의 소스/드레인에 접속된다. 각각의 글로벌 비트선(GB)은 센스 증폭기 블럭(SAB)내에서 하나의 센스 증폭기(SA)에 또한 접속된다. 센스 증폭기 블럭(SAB)내에는 128개의 센스 증폭기(SA)가 존재한다.
뱅크(B1)에 있어서, 글로벌 비트선(GB) 및 센스 증폭기 블럭(SAB)은 유사하게 배열된다. 그러나, 뱅크(B1)에 있어서, 글로벌 비트선(GB)은 뱅크 선택 신호(BANK1)에 따라 선택 가능한 스위치 그룹(Y3S1)에 접속된다.
주목할 점은 비록 도 2는 센스 증폭기 블럭(SAB)과 스위치 그룹(Y3S0) 사이에 배치되도록 글로벌 비트선(GB)을 도시하고 있지만 글로벌 비트선(GB)은 금속층과 같은 도전층의 센스 증폭기 블럭(SAB)상에 배치된다. 이와 같이 하여, 칩 영역이 감소된다.
DQ 패드(PAD1)는 센스 증폭기(SA) 각각의 출력 단말에 접속된 데이터 I/O 단말로서 제공된다.
불휘발성 플래시 메모리(100)는 입력 패드(PAD2)를 또한 포함한다. 입력 패드(PAD2)는 단지 예시로서 어드레스 및 제어 신호를 수신한다. 입력 패드(PAD2)는 제어 신호 및 어드레스가 병렬로 수신되도록 다수의 입력 패드를 포함한다.
불휘발성 플래시 메모리(100)는 주변 회로(P1 내지 P3)를 또한 포함한다. 주변 회로(P1)는 단지 예시로서 어드레스 및 제어 입력 버퍼와 같은 입력 버퍼를 포함한다. 주변 회로(P2)는 단지 예시로서 전원 생성 회로를 포함한다. 주변 회로(P3)는 단지 예시로서 판독, 및 제어 회로를 포함한다.
뱅크(B0)는 메인 X 디코더(XDEC10, XDEC11, XDEC20) 및 서브 X 디코더(XSUB00 내지 XSUB03)을 포함한다. 메인 X 디코더(XDEC10, XDEC11, XDEC20) 및 서브 X 디코더(XSUB00 내지 XSUB03)는 워드선을 활성화하는데 사용된다.
뱅크(B1)는 메인 X 디코더(XDEC12, XDEC13, XDEC21) 및 서브 X 디코더(XSUB10 내지 XSUB13)을 포함한다. 메인 X 디코더(XDEC12, XDEC13, XDEC21), 및 서브 X 디코더(XSUB10 내지 XSUB13)는 워드선을 활성화하는데 사용된다.
메인 X 디코더(XDEC10)는 메모리 셀 어레이(MCA01)에 인접한다. 메인 X 디코더(XDEC10)는 메모리 셀 어레이(MCA00, MCA01)에 대한 다수의 메인 워드선으로부터 메인 워드선(도시되지 않음)을 선택하도록 사용된다. 상기 메인 워드선은 서브 X 디코더(XSUB00 내지 XSUB01)에 접속된다. 메인 X 디코더(XDEC11)는 메모리 셀 어레이(MCA03)에 인접한다. 메인 X 디코더(XDEC11)는 메모리 셀 어레이(MCA02, MCA03)에 대한 다수의 메인 워드선으로부터 하나의 메인 워드선(되시되지 않음)을 선택하도록 사용된다. 상기 메인 워드선은 서브 X 디코더(XSUB02, XSUB03)에 접속된다. 메인 X 디코더(XDEC12)는 메모리 셀 어레이(MCA10)에 인접한다. 메인 X 디코더(XDEC12)는 메모리 셀 어레이(MCA10, MCA11)에 대한 다수의 메인 워드선으로부터 하나의 메인 워드선(도시되지 않음)을 선택하도록 사용된다. 상기 메인 워드선은 서브 X 디코더(XSUB10 내지 XSUB11)에 접속된다. 메인 X 디코더(XDEC10)는 메모리 셀 어레이(MCA01)에 인접한다. 메인 X 디코더(XDEC13)는 메모리 셀 어레이(MCA00, MCA01)에 대한 다수의 메인 워드선으로부터 하나의 메인 워드선(도시되지 않음)을 선택하도록 사용된다. 상기 메인 워드선은 서브 X 디코더(XSUB12, XSUB13)에 접속된다.
메인 X 디코더(XDEC20)는 센스 증폭기 버퍼(SAB)처럼 뱅크(B0)의 대향단에 위치한다. 메인 X 디코더(XDEC20)는 서브 X 디코더(XSUB00 내지 XSUB03)에 대한 서브 워드선 선택 신호를 제공한다. 예컨대, 메인 X 디코더(XDEC20)는 n개의 모든 서브 워드선 중의 하나를 선택하는 기능을 한다.
메인 X 디코더(XDEC21)는 센스 증폭기 버퍼(SAB)처럼 뱅크(B1)의 대향단에 위치한다. 메인 X 디코더(XDEC21)는 서브 X 디코더(XSUB10 내지 XSUB13)에 대한 서브 워드선 선택 신호를 제공한다.
서브 X 디코더(XSUB00)는 메모리 셀 어레이(MCA00)에 인접하여 배열된다. 서브 X 디코더(XSUB00)는 메모리 셀 어레이(MCA00)의 다수의 서브 워드선(도시되지 않음)의 하나를 선택한다. 유사하게, 서브 X 디코더(XSUB01 내지 XSUB03, XSUB10 내지 XSUB13)은 각각의 메모리 셀 어레이(MCA01 내지 MCA03, MCA10 내지 MCA13)에 인접하여 각각 배치되고 다수의 서브 워드선(도시되지 않음) 중의 각각의 하나를 선택한다.
불휘발성 플래시 메모리(100)의 동작에 관한 설명은 도 1 및 도 2을 참조하여 이하에서 기술될 것이다.
설명할 때에 메모리 셀 어레이(MAC00)의 메모리 셀은 액세스 된다고 가정한다. 다른 메모리 셀 어레이로의 액세스는 유사한 방식으로 이루어 질 것이다.
어드레스는 입력 패드(PAD2)에서 수신된다. 어드레스 버퍼는 수신된 어드레스의 적어도 일부를 메인 X 디코더(XDEC10, XDEC20), 드라이버(Y1DO, Y2DO, Y4DO 등) 등에 제공한다.
메인 X 디코더(XDEC10)는 서브 X 디코더(XSUB00, XSUB01)에 접속된 다수의 메인 워드선 중의 하나의 메인 워드선을 활성화시킨다. 활성화된 메인 워드선 및 메인 X 디코더(XDEC20)에 의해 제공된 서브 워드선 선택 신호는 서브 X 디코더(XSUB00)가 메모리 셀 어레이의 다수의 서브 워드선의 하나를 활성화시키도록 한다. 이와 같이 하여, 데이터는 활성 서브 워드선에 의해 선택된 메모리 셀의 로우(row)로부터 메모리 셀 어레이(MCA00)의 로컬 비트선(LB)에 제공된다.
드라이버(Y1DO, Y1D1)는 활성 섹터 선택 신호(SECTOR0)를 수신하고 그에 따라 인에이블 상태가 된다. 드라이버(Y1D0, Y1D1)는 디코드 신호(D10 내지 D11)의 하나를 어드레스 신호(AY0T 내지 AYON, AY1T 내지 AY1N)의 논리값에 따라 활성화시킨다. 이와 같이 하여, 메모리 셀 어레이(MCA00)의 4개의 논리 비트선(LB)의 하나는 스위치 회로(Y1SO 또는 Y1S1)을 통해 메인 비트선(MB)에 접속된다. 이와 같이 함으로써, 데이터는 4개의 로컬 비트선(LB) 중의 하나로부터 제공된다. 주목할 점은 섹터 선택 신호(SECTOR1)는 비활성 상태(로우(row))가 되고 그에 따라 드라이버(Y1D2, Y1D3)는 디스에이블 상태를 유지한다는 점이다.
드라이버(Y2D0)는 활성 그룹 선택 신호(GROUP0)를 수신한다. 드라이버(Y2D0)는 활성 레벨(하이)을 갖는 디코드 신호(D20)를 생성한다. 이와 같이 하여, 스위치 회로(Y2S0)의 모든 트랜지스터(Tr3)는 온(on) 상태가 된다. 주목할 점은 드라이버(Y2D1)는 비활성 그룹 선택 신호(GROUP0)를 수신한다는 점이다. 드라이버(Y2D1)는 비활성 레벨(로우)인 디코드 신호(D21)를 생성한다. 이와 같이 하여, 스위치 회로(Y2S1)의 모든 트랜지스터(Tr3)는 오프(off) 상태가 된다.
드라이버(Y3D0)는 활성 뱅크 선택 신호(BANK0)를 수신한다. 드라이버(Y3D0)는 활성 레벨(하이)인 디코드 신호(D30)를 생성한다. 그에 따라, 스위치 회로(Y3S0)의 모든 트랜지스터(Tr4)는 온 상태가 된다. 스위치 회로(Y3S0)의 트랜지스터(Tr4) 모두가 온으로 되고 스위치 회로(Y2S0)의 트랜지스터(Tr3) 모두가 온으로 됨에 따라 메모리 셀 어레이(MCA00, MCA02)상의 메인 비트선(MB)상의 데이터는 글로벌 비트선(GB)에 전송된다. 이와 같이 하여, 센스 증폭기 블럭(SAB)의 센스 증폭기(SA)에는 메모리 셀 어레이(MCA00)로부터 데이터가 제공된다.
주목할 점은 스위치 회로(Y2S1)에 접속된 스위치 회로(Y2S0)는 온 상태가 된 트랜지스터를 구비한다는 점이다. 그러나, 스위치 회로(Y2S1)의 모든 트랜지스터는 오프로 되기 때문에 메모리 셀 어레이(MCA01, MCA03)상의 메인 비트선(MB)으로의 데이터 패스(path)는 디스에이블 상태가 된다.
센스 증폭기 블럭(SAB)의 센스 증폭기(SA)로부터의 데이터는 그 후 DQ 패드(PAD1)에 제공된다.
메모리 셀 어레이(MCA00 내지 MCA02, MCA01 내지 MCA03)에 의해 공유된 메인 비트선(MB)의 인접 그룹들 사이의 센스 증폭기(SA)를 공유함으로써 센스증폭기(SA)의 갯수는 절반으로 감소된다. 이와 같이 함으로써, 센스 증폭기는 2개의 메인 비트선(MB)의 피치에 배치되고 그에 따라 레이아웃의 자유도가 향상된다. 또한, 센스 증폭기(SA)의 갯수의 감소로 인해 칩 사이즈가 작아진다.
본 발명의 제2의 실시예가 이하 기술될 것이다. 도 6은 제2의 실시예에 따른 불휘발성 플래시 메모리(600)의 평면도를 도시하는 블럭도이다.
불휘발성 플래시 메모리(600)는 불휘발성 플래시 메모리(100)와 유사한 구성으로 되어 있고 상기 구성에는 동일한 도면 번호를 붙여 상세한 설명은 생략한다.
불휘발성 플래시 메모리(600)에 있어서, 뱅크(B0, B1)로부터의 메인 비트선(MB)은 글로벌 비트선(GB)을 통해 판독 센스 증폭기 블럭(RSAB)에 접속된다. 판독 센스 증폭기 블럭(RSAB)은 128개의 판독 센스 증폭기를 포함한다.
불휘발성 플래시 메모리(600)는 기록/소거 증폭기 블럭(VSAB)을 포함한다. 각각의 뱅크(B0, B1)는 기록/소거 증폭기 블럭(VSAB)을 포함한다. 각각의 기록/소거 증폭기 블럭(VSAB)은 16개의 기록/소거 증폭기를 포함한다.
뱅크(B0, B1)와 사이에에서 동일한 글로벌 비트선(GB)을 공유함으로써 뱅크(B0, B1)는 동일한 판독 센스 증폭기 블럭(RSAB)을 공유한다. 이와 같이 함으로써, 불휘발성 플래시 메모리(600)는 불휘발성 플래시 메모리(100)와 같이 센스 증폭기의 갯수가 절반이 되게 된다. 데이터가 뱅크(B0, B1)로부터 동시에 판독되는 동작 조건은 없다. 스위치 그룹(Y2S0, Y2S1)이 그룹 선택 신호(GROUP0, GROUP1)에 따라 드라이버(Y2D0, Y2D1)에 의해 인에이블되고 스위치 그룹(Y3S0, Y3S1)이 뱅크 선택 신호(BANK0, BANK1)에 따라 드라이버(Y3D0, Y3D1)에 의해 인에이블되기 때문에 글로벌 비트선(GB)은 다수의 메인 비트선(MB)에 동시에 동시에 결코 접속되지 않는다. 이에 따라, 정상적인 데이터 판독 동작이 실행된다. 따라서, 불휘발성 플래시 메모리(600)의 레이아웃의 자유도가 불휘발성 플래시 메모리(100)의 자유도에 비해 더욱 향상된다.
또한, 기록/소거 증폭기 블럭(VSAB)이 뱅크(B0, B1) 각각에 대해 제공되므로 다른 뱅크(B0 또는 B1)로부터 데이터 판독 동작을 실행하면서 하나의 뱅크(B0 또는 B1)에서 데이터의 소거 또는 기록 동작을 실행하는 것이 가능하다.
주목할 점은 각각의 기록/소거 증폭기 블럭의 기록/소거 증폭기의 갯수는 16개로 제한되지 않고 그 갯수는 뱅크(B0, B1)로 동시에 기록되도록 소요되는 데이터 비트선의 수에 따라 변한다는 점이다. 그러나, 레이아웃의 자유도를 향상시키기 위해 허용 가능한 최소한의 갯수는 사용되어야 한다.
본 발명의 제3의 실시예가 이하 설명될 것이다. 도 7은 본 발명의 제3의 실시예에 따른 불휘발성 플래시 메모리(700)의 평면도를 도시하는 블럭도이다.
불휘발성 플래시 메모리(700)는 불휘발성 플래시 메모리(100)와 유사한 구성을 갖고 있고 상기 구성에는 동일한 부호를 붙여 상세한 설명은 생략한다.
도 8은 본 발명의 제3의 실시예에 따른 불휘발성 플래시 메모리(700)의 뱅크(B0)의 여러 회로를 도시하는 개략 회로도이다.
도 7 및 도 8과 관련하여 불휘발성 플래시 메모리(700)에 있어서 불휘발성 플래시 메모리(100)의 스위치 그룹(Y2S0, Y2S1)은 4개의 스위치 그룹(Y2SO0, Y2S03, Y2S10, Y2S13)으로 각각 분할된다. 4개의 스위치 그룹(Y2SO0 내지 Y2S03)중의 하나는 메모리 셀 어레이(MCA00, MCA02)의 하나의 단에 위치한다. 각각의 스위치 그룹(Y2S00 내지 Y2S03)은 트랜지스터(Tr3)를 포함한다. 도면의 복잡화를 피하기 위해 도 8은 각각의 스위치 그룹(Y2S00 내지 Y2S03)의 하나의 트랜지스터(Tr3)만을 도시한다. 그러나, 실제로는 각각의 스위치 그룹(Y2S00 내지 Y2S03)에는 32개의 트랜지스터(Tr3)가 있다.
스위치 그룹(Y2S00)에 있어서, 트랜지스터(Tr3)는 가장 좌측의 메인 비트선(MB)에 접속되고 그 후 4개의 메인 비트선(MB) 마다 접속된다. 예컨대, 스위치 그룹(Y2S00)에서 트랜지스터(Tr3)는 1번째, 5번째, 9번째, ..., 125번째의 메인 비트선(MB)에 접속된 소스/드레인을 포함한다. 스위치 그룹(Y2S01)에서 트랜지스터(Tr3)는 2번째, 6번째, 10번째, ..., 126번째의 메인 비트선(MB)에 접속된 소스/드레인을 포함한다. 스위치 그룹(Y2S02)에서 트랜지스터(Tr3)는 3번째, 7번째, 11번째, ..., 127번째의 메인 비트선(MB)에 접속된 소스/드레인을 포함한다. 스위치 그룹(Y2S03)에서 트랜지스터(Tr3)는 4번째, 8번째, 12번째, ..., 128번째의 메인 비트선(MB)에 접속된 소스/드레인을 포함한다.
스위치 그룹(Y2S00)은 평면에서 보아 스위치 그룹(Y1S0)상에 배열된다. 스위치 그룹(Y2S01)은 평면에서 보아 스위치 그룹(Y1S1) 하부에 배열된다. 스위치 그룹(Y2S02)은 평면에서 보아 스위치 그룹(Y1S1)상에 배열된다. 스위치 그룹(Y2S03)은 평면에서 보아 스위치 그룹(Y1S3) 하부에 배열된다.
또한, 불휘발성 플래시 메모리(700)에 있어서, 불휘발성 플래시 메모리(100)의 드라이버(Y2D0, Y2D1)는 4개의 드라이버(Y2D00 내지 Y2D03, Y2D10 내지 Y2D13)로 각각 분할된다. 스위치 그룹(Y2S00)의 트랜지스터(Tr3)는 드라이버(Y2D00)에 접속된 게이트를 구비한다. 스위치 그룹(Y2S01)의 트랜지스터(Tr3)는 드라이버(Y2D01)에 접속된 게이트를 구비한다. 스위치 그룹(Y2S02)의 트랜지스터(Tr3)는 드라이버(Y2D02)에 접속된 게이트를 구비한다. 스위치 그룹(Y2S03)의 트랜지스터(Tr3)는 드라이버(Y2D03)에 접속된 게이트를 구비한다. 이와 유사하게 각각의 스위치 그룹(Y2S10 내지 Y2S13)의 트랜지스터는 각각의 드라이버(YSD10 내지 YSD13)에 접속된 게이트를 구비한다.
드라이버(Y2D00 내지 Y2D03)SMS 그룹 선택 신호(GROUP0)를 수신하고 드라이버(Y2D0)와 동일하게 구성된다. 드라이버(Y2D10 내지 Y2D13)은 그룹 선택 신호(GROUP1)를 수신하고 드라이버(Y2D1)와 동일하게 구성된다. 그룹 선택 신호(GROUP0)는 메모리 셀 어레이(MCA00 내지 MCA02 또는 MCA10 내지 MCA12)가 선택되는 경우에 활성으로 된다. 그룹 선택 신호(GROUP1)는 메모리 셀 어레이(MCA01 내지 MCA03 또는 MCA11 내지 MCA13)의 어떤 것이라도 선택되면 활성으로 된다.
도 7에 도시된 바와 같이, 불휘발성 플래시 메모리(700)는 글로벌 비트선(GB)을 포함한다. 글로벌 비트선(GB)은 워드선 방향으로 스위치 그룹(Y2S00 내지 Y2S03, Y2S10 내지 Y2S13)상에 배치된다. 글로벌 비트선(GB)은 상부 도전층에서 형성된다. 글로벌 비트선(GB)의 그룹(여기의 예로서는 32)은 스위치 그룹(Y2S00, Y2S10)상에 배치된다. 상기 그룹의 각각의 글로벌 비트선(GB)은 스위치 그룹(Y2S00 , Y2S10)의 트랜지스터(Tr3)의 소스/드레인에 접속된다. 글로벌 비트선(GB)의 3개의 다른 그룹은 스위치 그룹(Y2S01 내지 Y2S11, Y2S02 내지 Y2S12,Y2S03 내지 Y2S13)상에 유사하게 배치된다. 이와 같이 글로벌 비트선(GB) 및 스위치 그룹(Y2S00 내지 Y2S03, Y2S10 내지 Y2S13)은 메모리 셀 어레이(MCA00 내지 MCA03)의 엣지에서 배분된다. 주목할 점은 도 8에서 글로벌 비트선(GB) 및 스위치 그룹(Y2S00 내지 Y2S03, Y2S10 내지 Y2S13)은 도시의 편의상 서로에 대해 오프셋 상태가 된다는 점이다.
더욱이, 불휘발성 플래시 메모리(700)에 있어서 불휘발성 플래시 메모리(100)의 스위치 그룹(Y3S0, Y3S1)은 4개의 스위치 그룹(Y3S00 내지 Y3S03, Y3S10 내지 Y3S13)으로 분할된다. 각각의 스위치 그룹(Y3S00 내지 Y3S03)은 글로벌 비트선(GB) 각각의 그룹의 단에 위치한다. 각각의 스위치 그룹(Y3S00 내지 Y3S03)은 트랜지스터(Tr4)를 포함한다. 도면의 복잡화를 피하기 위해 도 8은 각각의 스위치 그룹(Y3S00 내지 Y3S03)의 하나의 트랜지스터(Tr4)만을 도시하고 있지만 실제로는 각각의 스위치 그룹(Y3S00 내지 Y3S03)에는 32개의 트랜지스터(Tr4)가 존재한다. 각각의 트랜지스터(Tr4)는 글로벌 비트선(GB)에 접속된 소스/드레인 및 판독 센스 증폭기 블럭(RSAB)에 접속된 다른 소스/드레인을 구비한다. 각각의 트랜지스터(Tr4)는 드라이버(Y3D00 내지 Y3D03)으로부터 디코드 신호를 수신한다.
또한, 불휘발성 플래시 메모리(700)에 있어서 불휘발성 플래시 메모리(100)의 드라이버(Y3D0, Y3D1)는 4개의 드라이버(Y3D00 내지 Y3D03, Y3D10 내지 Y3D13)으로 분할된다. 스위치 그룹(Y3S00)의 트랜지스터(Tr4)는 드라이버(Y3D00)에 접속된 게이트를 구비한다. 스위치 그룹(Y3S01)의 트랜지스터(Tr4)는 드라이버(Y3D01)에 접속된 게이트를 구비한다. 스위치 그룹(Y3S02)의 트랜지스터(Tr4)는드라이버(Y3D02)에 접속된 게이트를 구비한다. 스위치 그룹(Y3S03)의 트랜지스터(Tr4)는 드라이버(Y3D03)에 접속된 게이트를 구비한다. 유사하게, 각각의 스위치 그룹(Y3S10 내지 Y3S13)의 트랜지스터는 각각의 드라이버(Y3D10 내지 Y3D13)에 접속된 게이트를 구비한다.
드라이버(Y3D00 내지 Y3D03)는 뱅크 선택 신호(BANK0)를 수신하며 그 구성이 드라이버(Y3D0)와 동일하다. 드라이버(Y3D10 내지 Y3D13)는 뱅크 선택 신호(BANK1)를 수신하며 드라이버(Y3D1)와 구성이 동일하다. 뱅크 선택 신호(BANK0)는 메모리 셀 어레이(MCA00 내지 MCA03)의 어느 것이라도 선택되면 활성화된다. 뱅크 선택 신호(BAKK1)는 메모리 셀 어레이(MCA10 내지 MCA13)의 어느 것이라도 선택되면 활성화된다.
각각의 판독 센스 증폭기 블럭(RSAB)은 64개의 판독 센스 증폭기를 포함한다. 하나의 판독 센스 증폭기 블럭(RSAB)은 메인 X 디코더(XDEC10, XDEC12) 사이에 배치되고 다른 판독 센스 증폭기 블럭(RSAB)은 메인 X 디코더(XDEC11, XDEC13) 사이에 배치된다. 도 8에 도시된 바와 같이, 판독 센스 증폭기 블럭(RSAB)은 32개의 판독 센스 증폭기로된 2개의 그룹(상위 그룹과 하위 그룹)으로 분할된다. 판독 센스 증폭기는 로우(row) 형상으로 배치된다.
뱅크(B0)로부터의 스위치 그룹(Y3S00 내지 Y3S03)으로부터의 각각의 트랜지스터(Tr4)는 입력에서의 뱅크(B1)로부터의 스위치 그룹(Y3S10 내지 Y3S13)으로부터 판독 센스 증폭기 블럭(RSAB)까지의 대응하는 트랜지스터와 공통으로 접속된 소스/드레인을 구비한다. 이와 같이, 판독 센스 증폭기 블럭(RSAB)은 뱅크(BO, B1)에 의해 공통으로 사용된다.
불휘발성 플래시 메모리(700)는 4개의 기록/소거 증폭기 블럭(VSAB)을 포함한다. 각각의 기록/소거 증폭기 블럭(VSAB)은 8개의 기록/소거 증폭기를 포함한다. 기록/소거 증폭기 블럭(VSAB)은 메인 X 디코더(XDEC10 내지 XDEC13)에 인접하여 위치한다.
스위치 그룹(Y2S00 내지 Y2S03, Y2S10 내지 Y2S13)이 그룹 선택 신호(GROUP0, GROUP1)에 따라 드라이버(Y2D00 내지 Y2D03, Y2D10 내지 Y2D13)에 의해 인에이블되고 스위치 그룹(Y3S00 내지 Y3S03, Y3S10 내지 Y3S13)은 뱅크 선택 신호(BANK0, BANK1)에 따라 드라이버(Y3D00 내지 Y3D03, Y3D10 내지 Y3D13)에 의해 인에이블 되므로, 글로벌 비트선(GB)은 다수의 메인 비트선(MB)에 동시에는 결코 접속되지 않는다. 이에 따라, 정상의 데이터 판독 동작이 실행된다.
각각의 뱅크(B0, B1)에는 기록/소거 증폭기가 제공되므로, 다른 뱅크(B0 또는 B1)로부터 데이터 판독 동작을 실행하면서 하나의 뱅크(B0 또는 B1)에서의 데이터 소거 또는 기록 동작을 실행하는 것이 가능하다.
더욱이, 글로벌 비트선(GB)은 스위치 그룹(Y2S00 내지 Y2S10, Y2S01 내지 Y2S11, Y2S02 내지 Y2S12, Y2S03 내지 Y2S13)상에 배치되므로 글로벌 비트선(GB)에 할당된 영역이 필요치 않게 된다. 또한, 불휘발성 플래시 메모리(700)에 있어서 판독 센스 증폭기 블럭(RSAB) 및 기록/소거 증폭기 블럭(VSAB)은 뱅크(B0, B1) 사이에서 불휘발성 플래시 메모리(100, 600)와 대향하도록 배치된다. 판독 센스 증폭기 블럭(RSAB) 및 기록/소거 증폭기 블럭(VSAB)을 뱅크(B0, B1) 사이에 배치함으로써비트선 방향으로의 레이아웃의 자유도가 개선된다.
반면에, 판독 센스 증폭기 블럭(RSAB) 및 기록/소거 증폭기 블럭(VSAB)을 뱅크(B0, B1) 사이에 배치함으로써 상기와 같은 회로에 대한 상기 영역에서의 레이아웃 면적이 필요하게 된다. 그러나, 글로벌 비트선(GB)의 분할로 인해 32개의 센스 증폭기(SA)만이 판독 센스 증폭기 블럭(RSAB)에서 병렬로 배치되게 된다. 또한, 상기 경우에, 단지 32개의 글로벌 비트선(GB)만이 판독 센스 증폭기 블럭(RSAB)의 센스 증폭기(SA)상에 배치되는 것이 요구된다. 상기로 인해 글로벌 비트선(GB)은 더욱 효과적으로 회로상에 루팅(routing)되게 되고 그로 인해 할당된 신호 루트 채널에 대한 필요성이 줄어든다. 이와 같이 함으로써, 비트선 방향으로의 레이아웃의 효율이 개선된다.
트랜지스터(Tr1, Tr2, Tr3, Tr4)는 절연된 게이트 전계 효과 트랜지스터(IGFET)일 수 있다. 트랜지스터(Tr1, Tr2, Tr3, Tr4)는 단지 예시로서 n형 IGFET 또는 p형 IGFET일 수 있다.
전술한 바와 같이, 본 실시예에 따르면, 메인 비트선 선택 회로는 센스 증폭기에 접속된 메모리 셀 어레이에 제공된 n개의 메인 비트선마다 인에이블 상태가 된다. 센스 증폭기는 다른 메모리 셀 어레이에 제공된 n개의 메인 비트선에 선택적으로 접속된다. 따라서, 메인 비트선과 동일한 갯수의 센스 증폭기를 제공할 필요성이 없어지게 된다. 따라서, 레이아웃의 자유도가 개선되고 칩 사이즈가 작아진다. 글로벌 비트선은 메인 비트선 선택 회로상에 형성되고 센스 증폭기는 메모리뱅크 사이에 배치된다. 이와 같이 하여, 비트선 방향으로의 레이아웃의 자유도가 향상된다.
전술한 실시예는 예시적인 것이고 본 발명은 상기 실시예에 한정되지 않는 다는 점을 이해할 수 있을 것이다. 특정의 구조는 전술한 실시예에 한정되지 않는다.
따라서, 여기서 설명된 여러 특정 실시예가 상세하게 기술되었지만 본 발명은 본 발명의 본질 및 범위를 벗어남이 없이 다양한 변화, 대체, 수정을 포함할 것이다. 따라서, 본 발명은 첨부된 청구항에 의해 정의된 내용으로만 한정될 것이다.

Claims (20)

  1. 불휘발성 반도체 메모리 장치에 있어서,
    n ×k(k는 자연수)개의 서브 비트선을 각각 포함하는 제1 및 제2의 메모리 셀 어레이를 각각 포함하는 제1 및 제2의 뱅크와,
    제1의 서브 비트선 선택 회로에 의해 상기 제1의 메모리 셀 어레이의 k개의 서브 비트선에 각각 결합되고 상기 제1의 메모리 셀 어레이상에 배치된 n개의 제1의 메인 비트선과,
    제2의 서브 비트선 선택 회로에 의해 상기 제2의 메모리 셀 어레이의 k개의 서브 비트선에 각각 결합되고 상기 제2의 메모리 셀 어레이상에 배치된 n개의 제2의 메인 비트선과,
    n개의 센스 증폭기를 포함하는 제1의 센스 증폭기 블럭과,
    상기 제1의 뱅크의 상기 n개의 제1의 메인 비트선과 상기 제1의 센스 증폭기 블럭 사이에 결합된 제1의 메인 비트선 선택 회로와,
    상기 제1의 뱅크의 상기 n개의 제2의 메인 비트선과 상기 제1의 센스 증폭기 블럭 사이에 결합된 제2의 메인 비트선 선택 회로를 포함하고,
    상기 제1의 메인 비트선 선택 회로는 인에이블 상태인 경우에 상기 제1의 뱅크의 상기 n개의 제1의 메인 비트선 각각과 상기 n개의 센스 증폭기 중의 대응하는 하나의 증폭기 사이를 전기적으로 접속하고, 상기 제2의 메인 비트선 선택 회로는 인에이블 상태인 경우에 상기 제1의 뱅크의 상기 n개의 제2의 메인 비트선 각각과상기 n개의 센스 증폭기 중의 대응하는 하나의 증폭기 사이를 전기적으로 접속하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제 1항에 있어서,
    n개의 센스 증폭기를 포함하는 제2의 센스 증폭기 블럭과,
    상기 제2의 뱅크의 상기 n개의 제1의 메인 비트선과 상기 제2의 센스 증폭기 블럭 사이에 결합된 제3의 메인 비트선 선택 회로와,
    상기 제2의 뱅크의 상기 n개의 제2의 메인 비트선과 상기 제2의 센스 증폭기 블럭 사이에 결합된 제4의 메인 비트선 선택 회로를 더 포함하고,
    상기 제3의 메인 비트선 선택 회로는 인에이블 상태인 경우에 상기 제2의 뱅크의 상기 n개의 제1의 메인 비트선 각각과 상기 제2의 센스 증폭기 블럭의 상기 n개의 센스 증폭기 중의 대응하는 하나의 증폭기 사이를 전기적으로 접속하고, 상기 제4의 메인 비트선 선택 회로는 인에이블 상태인 경우에 상기 제2의 뱅크의 상기 n개의 제2의 메인 비트선 각각과 상기 제2의 센스 증폭기 블럭의 상기 n개의 센스 증폭기 중의 대응하는 하나의 증폭기 사이를 전기적으로 접속하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제2의 뱅크의 상기 n개의 제1의 메인 비트선과 상기 제1의 센스 증폭기 블럭 사이에 결합된 제3의 메인 비트선 선택 회로와,
    상기 제2의 뱅크의 상기 n개의 제2의 메인 비트선과 상기 제1의 센스 증폭기 블럭 사이에 결합된 제4의 메인 비트선 선택 회로와,
    상기 제1의 메인 비트선 선택 회로와 직렬 결합하고 인에이블 상태인 경우에 상기 제1의 뱅크의 상기 제1의 메인 비트선과 상기 제1의 센스 증폭기 블럭 사이를 전기적으로 접속하는 제1의 뱅크 선택 회로와,
    상기 제3의 메인 비트선 선택 회로와 직렬 결합하고 인에이블 상태인 경우에 상기 제2의 뱅크의 상기 제1의 메인 비트선과 상기 제1의 센스 증폭기 블럭 사이를 전기적으로 접속하는 제2의 뱅크 선택 회로를 더 포함하고,
    상기 제3의 메인 비트선 선택 회로는 인에이블 상태인 경우에 상기 제2의 뱅크의 상기 n개의 제1의 메인 비트선 각각과 상기 제1의 센스 증폭기 블럭의 상기 n개의 센스 증폭기 중의 대응하는 하나의 증폭기 사이를 전기적으로 접속하고, 상기 제4의 메인 비트선 선택 회로는 인에이블 상태인 경우에 상기 제2의 뱅크의 상기 n개의 제2의 메인 비트선 각각과 상기 제1의 센스 증폭기 블럭의 상기 n개의 센스 증폭기 중의 대응하는 하나의 증폭기 사이를 전기적으로 접속하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1의 메인 비트선 선택 회로는 제1의 부분과 제2의 부분으로 분할되고 상기 제1의 부분은 상기 제1의 메모리 셀 어레이의 상기 서브 비트선의 제1의 단(end)의 제1의 영역에 위치하고 상기 제2의 부분은 상기 제1의 메모리 셀 어레이의 상기 서브 비트선의 제2의 단의 제2의 영역에 위치하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제 4항에 있어서,
    글로벌 비트선의 제1의 그룹과 글로벌 비트선의 제2의 그룹으로 분할되고 상기 제1의 메인 비트선 선택 회로와 상기 제1의 센스 증폭기 블럭 사이에 결합된 다수의 글로벌 비트선을 더 포함하고,
    상기 글로벌 비트선의 제1의 그룹은 상기 제1의 메인 비트선에 수직인 방향으로 배치되고 상기 제1의 메인 비트선 선택 회로의 상기 제1의 부분에 결합되고, 상기 글로벌 비트선의 제2의 그룹은 상기 제1의 메인 비트선에 수직인 방향으로 배치되고 상기 제1의 메인 비트선 선택 회로의 상기 제2의 부분에 결합되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제1의 센스 증폭기 블록은 상기 제1의 뱅크와 상기 제2의 뱅크 사이에 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 글로벌 비트선의 제1의 그룹 중 적어도 하나는 상기 제1의 메인 비트선 선택 회로의 상기 제1의 부분상에 형성되고,
    상기 글로벌 비트선의 제2의 그룹 중 적어도 하나는 상기 메인 비트선 선택 회로의 상기 제2의 부분상에 형성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 제1 및 제2의 뱅크 각각은 제3 및 제4의 메모리 셀 어레이를 더 포함하고,
    상기 제3 및 제4의 메모리 셀 각각은 n ×k개의 서브 비트선을 포함하고,
    상기 n개의 제1의 메인 비트선은 상기 제3의 메모리 셀 어레이상에 배치되고, 상기 제1의 메인 비트선 각각은 제3의 서브 비트선 선택 회로에 의해 상기 제3의 메모리 셀 어레이의 k개의 서브 비트선에 결합되고,
    상기 n개의 제2의 메인 비트선은 상기 제4의 메모리 셀 어레이상에 배치되고, 상기 제2의 메인 비트선 각각은 제4의 서브 비트선 선택 회로에 의해 상기 제4의 메모리 셀 어레이의 k개의 서브 비트선에 결합되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  9. 불휘발성 반도체 메모리 장치에 있어서,
    다수의 제1의 메인 비트선 및 다수의 제2의 메인 비트선과,
    상기 다수의 제1의 메인 비트선의 하나에 대응하는 다수의 제1의 서브 비트선을 각각 포함하는 다수의 제1의 서브 비트선 그룹과,
    상기 다수의 제2의 메인 비트선의 하나에 대응하는 다수의 제2의 서브 비트선을 각각 포함하는 다수의 제2의 서브 비트선 그룹과,
    상기 제1의 메인 비트선의 하나 및 상기 제2의 메인 비트선의 하나에 결합된 제1의 글로벌 비트선과,
    상기 제1의 메인 비트선의 다른 하나 및 상기 제2의 메인 비트선의 다른 하나에 결합된 제2의 글로벌 비트선과,
    상기 제1의 글로벌 비트선에 결합된 제1의 센스 증폭기와,
    상기 제2의 글로벌 비트선에 결합된 제2의 센스 증폭기를 포함하고,
    상기 제1의 서브 비트선 및 상기 제2의 서브 비트선 각각은 다수의 메모리 셀에 접속되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 다수의 제1 및 제2의 메인 비트선은 제1의 방향으로 배치되고,
    상기 제1 및 제2의 글로벌 비트선은 제2의 방향으로 배치되며 적어도 상기 다수의 제1의 서브 비트선 그룹에 의해 분리되고,
    상기 제1 및 제2의 센스 증폭기는 상기 제1의 방향으로 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 제1의 메인 비트선의 하나와 상기 제1의 글로벌 비트선 사이를 전기적으로 접속하는 제1의 접속 트랜지스터와,
    상기 제1의 메인 비트선의 다른 하나와 상기 제2의 글로벌 비트선 사이를 전기적으로 접속하는 제2의 접속 트랜지스터를 더 포함하고,
    상기 제1의 방향은 상기 제2의 방향에 직교하고,
    상기 제1의 접속 트랜지스터는 상기 제2의 접속 트랜지스터로부터 상기 제1의 방향으로 상기 다수의 메모리 셀의 적어도 하나에 의해 분리되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 제1 및 제2의 접속 트랜지스터는 절연 게이트 전계 효과 트랜지스터(IGFET)인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  13. 불휘발성 반도체 메모리 장치에 있어서,
    서브 비트선의 다수의 그룹에 배치된 다수의 서브 비트선을 각각 포함하는 제1 및 제2의 메모리 셀 어레이를 각각 포함하는 제1 및 제2의 뱅크를 포함하고,
    다수의 메인 비트선은 상기 제1 및 제2의 메모리 셀 어레이 각각의 상부에 배치되고, 상기 다수의 메인 비트선의 각각의 하나는 서브 비트선 선택 회로에 의해 서브 비트선의 상기 다수의 그룹의 하나에 결합되고,
    상기 다수의 메인 비트선의 각각의 하나는 메인 비트선 선택 회로에 의해 다수의 센스 증폭기의 하나에 결합되고, 상기 제1의 뱅크의 상기 제1의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 하나는 상기 제1의 뱅크의 상기 제2의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 하나가 결합되어 있는 동일한 상기 다수의 센스 증폭기의 하나에 결합되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 제1의 뱅크의 상기 제1의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 상기 하나는 상기 제2의 뱅크의 상기 제1의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 하나 및 상기 제2의 뱅크의 상기 제2의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 하나가 결합되어 있는 동일한 상기 다수의 센스 증폭기의 하나에 결합되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  15. 제 14항에 있어서,
    글로벌 비트선은 상기 제1의 뱅크의 상기 제1의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 상기 하나와, 상기 제1의 뱅크의 상기 제2의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 상기 하나와, 상기 제2의 뱅크의 상기 제1의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 상기 하나와, 상기 제2의 뱅크의 상기 제2의 메모리 셀 어레이상에 배치된 상기 다수의 메인 비트선의 상기 하나에 공통으로 결합되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  16. 제 14항에 있어서,
    상기 다수의 센스 증폭기는 상기 제1 및 제2의 뱅크 사이에 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  17. 제 13항에 있어서,
    상기 메인 비트선 선택 회로는 상기 다수의 메인 비트선의 각각의 하나와 상기 다수의 센스 증폭기의 하나 사이에 직렬 결합된 뱅크 선택 회로와 그룹 선택 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  18. 제 17항에 있어서,
    상기 뱅크 선택 회로 및 상기 그룹 선택 회로는 불휘발성 반도체 메모리 장치에 의해 수신된 어드레스의 적어도 일부에서 응답하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  19. 제 18항에 있어서,
    상기 뱅크 선택 회로는 제1의 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함하고 상기 그룹 선택 회로는 제2의 절연 게이트 전계 효과 트랜지스터(IGFET)를 포함하고,
    상기 제1 및 제2의 IGFET는 직렬로 제공되어 상기 다수의 메인 비트선의 각각의 하나와 상기 다수의 센스 증폭기의 상기 하나 사이에 제어 가능한 임피던스 패스(path)를 제공하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  20. 제 13항에 있어서,
    상기 불휘발성 반도체 메모리 장치는 적어도 하나의 소거 회로를 포함하는 플래시 메모리인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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