KR20210110012A - 서브 워드라인 드라이버 - Google Patents

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KR20210110012A KR1020200025389A KR20200025389A KR20210110012A KR 20210110012 A KR20210110012 A KR 20210110012A KR 1020200025389 A KR1020200025389 A KR 1020200025389A KR 20200025389 A KR20200025389 A KR 20200025389A KR 20210110012 A KR20210110012 A KR 20210110012A
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정재홍
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Abstract

본 발명은 서브 워드라인 드라이버에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 서브 워드라인 드라이버에 관한 것이다. 본 발명의 실시예에 따른 서브 워드라인 드라이버는, 선택신호와, 워드라인 구동신호에 대응하여 제 1그룹의 워드라인 선택신호와 제 2그룹의 워드라인 선택신호 중 어느 하나를 선택적으로 출력하는 선택 제어부 및 메인 워드라인 구동신호와, 워드라인 구동신호와, 제 1그룹의 워드라인 선택신호 및 상기 제 2그룹의 워드라인 선택신호에 대응하여 복수의 서브 워드라인 구동신호 중 어느 하나를 선택적으로 출력하는 복수의 드라이버들을 포함한다.

Description

서브 워드라인 드라이버{SUB-WORDLINE DRIVER}
본 발명은 서브 워드라인 드라이버에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 서브 워드라인 드라이버에 관한 것이다.
반도체 장치는 워드라인 및 비트라인에 연결된 메모리 셀들에 데이터를 기입하거나 독출하는 동작을 수행한다. 워드라인에 연결된 메모리 셀들은 하나의 로우(Row)를 형성하여 워드라인에 인가되는 전압에 따라 동작한다.
반도체 장치가 대용량화 됨에 따라 배선의 저항이 커지면서 배선의 길이를 적절히 분할하여 지연 시간을 최적화할 필요가 생기게 되었다. 이러한 측면에서, 메모리 셀 어레이의 로우(row)를 선택하기 위한 워드라인(word line)도 적절하게 분할하게 되었다. 즉, 워드라인을 적절한 길이로 분할해서 서브 워드라인들(sub word lines)을 형성하는 계층적(hierarchical) 워드라인 구동 방법을 사용하고 있다.
본 발명의 실시예는 서브 워드라인 드라이버의 구조를 개선하여 서브 워드라인 드라이버의 면적 증가를 최소화할 수 있도록 하는 서브 워드라인 드라이버를 제공한다.
본 발명의 일 실시예에 따른 서브 워드라인 드라이버는, 선택신호와, 워드라인 구동신호에 대응하여 제 1그룹의 워드라인 선택신호와 제 2그룹의 워드라인 선택신호 중 어느 하나를 선택적으로 출력하는 선택 제어부; 및 메인 워드라인 구동신호와, 워드라인 구동신호와, 제 1그룹의 워드라인 선택신호 및 제 2그룹의 워드라인 선택신호에 대응하여 복수의 서브 워드라인 구동신호 중 어느 하나를 선택적으로 출력하는 복수의 드라이버들을 포함한다.
본 발명의 다른 실시예에 따른 서브 워드라인 드라이버는, 제 1영역에서 제 1방향 및 제 2방향으로 소정 간격 이격되어 배치되는 복수의 제 1액티브 영역들; 및 제 1방향으로 연장되어 복수의 제 1액티브 영역들을 가로지르는 메인 워드라인을 포함하고, 메인 워드라인은 제 1방향으로 연장되는 제 1라인; 제 1방향으로 연장되며 제 1라인과 제 2방향으로 소정 간격 이격되는 제 2라인; 및 제 1영역의 끝단에서 제 2방향으로 제 1라인과 제 2라인을 서로 연결시키는 연결 라인을 포함한다.
본 발명의 또 다른 실시예에 따른 서브 워드라인 드라이버는, 제 1영역에서 제 1방향 및 제 2방향으로 소정 간격 이격되어 배치되는 복수의 제 1액티브 영역들; 제 1영역과 인접한 제 2영역에서 제 1방향 및 제 2방향으로 소정 간격 이격되어 배치되는 복수의 제 2액티브 영역들; 제 1방향으로 연장되어 복수의 제 1액티브 영역들과 복수의 제 2액티브 영역들을 가로지르는 제 1메인 워드라인; 및 제 1방향으로 연장되어 복수의 제 1액티브 영역들과 복수의 제 2액티브 영역들을 가로지르는 제 2메인 워드라인을 포함하고, 제 1메인 워드라인과 제 2메인 워드라인 각각은, 제 1방향으로 연장되는 제 1라인; 제 1방향으로 연장되며 제 1라인과 제 2방향으로 소정 간격 이격되는 제 2라인; 및 제 1방향의 일측 끝단에서 제 2방향으로 제 1라인과 제 2라인을 서로 연결시키는 연결 라인을 포함한다.
본 발명은 서브 워드라인 드라이버의 면적 증가를 최소화할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 서브 워드라인 드라이버의 배열 방법을 설명하기 위한 반도체 장치의 블록도.
도 2는 도 1의 서브 워드라인 드라이버에 대한 상세 회로도.
도 3은 도 2의 선택 제어부에 관한 상세 회로도.
도 4는 도 2의 실시예에 따른 서브 워드라인 드라이버의 레이아웃 구조를 나타내는 도면.
도 5는 도 2의 다른 실시예에 따른 서브 워드라인 드라이버의 레이아웃 구조를 나타내는 도면.
도 6은 도 2의 또 다른 실시예에 따른 서브 워드라인 드라이버의 레이아웃 구조를 나타내는 도면.
도 7은 도 1의 서브 워드라인 드라이버에 대한 다른 실시예.
도 8은 도 7의 실시예에 따른 서브 워드라인 드라이버의 레이아웃 구조를 나타내는 도면.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
본 명세서에서 이용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 이용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 이용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 이용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 서브 워드라인 드라이버의 배열 방법을 설명하기 위한 반도체 장치의 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치는 셀 어레이와, 이들을 제어하기 위한 회로를 포함할 수 있다. 반도체 장치는 셀 어레이(CA), 센스 앰프(BLSA), 서브 워드라인 드라이버(SWD) 및 서브 홀(Sub Hole:S/H)을 포함할 수 있다.
여기서, 셀 어레이(CA)는 데이터를 저장하기 위한 메모리 셀들이 어레이 형태로 배열될 수 있다. 셀 어레이(SA)는 복수의 서브 워드라인(SWL)을 포함할 수 있다. 서브 워드라인(SWL)은 셀 어레이(CA) 상에 순차적으로 연속 배치될 수 있다.
반도체 장치에서 워드라인(word line)은 메모리 셀을 구성하는 셀 트랜지스터를 구동하는 게이트 전압을 전달하기 위한 도체 라인(conducting line)으로써, 이 워드라인의 전위 상태에 따라 셀 트랜지스터가 동작하고, 이에 따라 셀에 데이터를 쓰거나 셀로부터 데이터를 읽게 된다.
따라서, 워드라인의 배선 지연은 칩의 크기와 메모리 용량이 증가함에 따라 반도체 장치의 동작속도를 제한하는 가장 중요한 지연 요인 중 하나가 되었다. 이러한 워드라인의 배선 지연을 최소화하기 위하여 길이가 긴 워드라인을 다수 개의 서브(sub) 워드 라인으로 나누고, 각 서브 워드라인을 로컬 드라이버(local driver) 또는 리피터(repeater)를 이용하여 구동하는 방식이 개발되었다. 여기서, 로컬 드라이버를 서브 워드라인 드라이버(sub word line driver; SWD)라고 한다.
서브 워드라인 드라이버(SWD)는 메인 워드라인 구동신호(MWLB)에 응답하여 서브 워드라인(SWL)을 선택적으로 구동할 수 있다. 여기서, 메인 워드라인 구동신호(MWLB)는 메인 워드라인을 통해 전달되는 메모리 셀 구동 신호를 의미할 수 있다.
예를 들어, 셀 어레이(CA)를 기준으로 일측에 배치된 짝수(EVEN) 서브 워드라인 드라이버(SWD)는 짝수(EVEN) 서브 워드라인(SWL)을 구동할 수 있다. 그리고, 셀 어레이(CA)를 기준으로 타측에 배치된 홀수(ODD) 서브 워드라인 드라이버(SWD)는 홀수(ODD) 서브 워드라인(SWL)을 구동할 수 있다.
센스앰프(BLSA)는 셀 어레이(CA)의 셀 데이터를 센싱 및 증폭할 수 있다. 서브 홀(S/H)은 센스 앰프(BLSA) 및 서브 워드라인 드라이버(SWD)가 만나는 교차부에 각각 위치할 수 있다.
도 2는 도 1의 서브 워드라인 드라이버(SWD)에 대한 상세 회로도이다.
도 2를 참조하면, 서브 워드라인 드라이버(SWD)는 선택 제어부(100)와, 복수의 드라이버들(D1~D4)을 포함할 수 있다. 도 2의 실시예에서는 도 1의 짝수(EVEN) 서브 워드라인 드라이버(SWD)와 홀수(ODD) 서브 워드라인 드라이버(SWD) 중 짝수(EVEN) 서브 워드라인 드라이버(SWD)의 구성을 일 예로 설명하기로 한다.
여기서, 선택 제어부(100)는 선택신호(SEL)와, 워드라인 구동신호(FXB0, FXB2, FXB4, FXB6)에 응답하여 워드라인 선택신호(FX0A, FX0B, FX2A, FX2B, FX4A, FX4B, FX6A, FX6B)를 생성할 수 있다.
그리고, 복수의 드라이버들(D1~D4) 각각은 메인 워드라인 구동신호(MWLB0), 워드라인 선택신호(FX0A, FX0B, FX2A, FX2B, FX4A, FX4B, FX6A, FX6B) 및 워드라인 구동신호(FXB0, FXB2, FXB4, FXB6)에 응답하여 서브 워드라인 구동신호(SWL0, SWL2, SWL4, SWL6, SWL8, SWL10, SWL12, SWL14)를 각각 출력할 수 있다.
여기서, 복수의 드라이버들(D1~D4) 각각은 입출력되는 신호를 제외하고 모두 동일한 구성으로 이루어질 수 있다. 이에, 복수의 드라이버들(D1~D4) 중 대표적으로 첫 단의 드라이버(D1)의 상세 구성을 설명하면 다음과 같다.
드라이버(D1)는 복수의 PMOS 트랜지스터들(P1, P2)과 복수의 NMOS 트랜지스터들(N1~N4)을 포함할 수 있다. 복수의 PMOS 트랜지스터들(P1, P2)과 복수의 NMOS 트랜지스터들(N1, N2)는 공통 게이트 단자를 통해 메인 워드라인 구동신호(MWLB0)가 인가될 수 있다. 복수의 NMOS 트랜지스터들(N3, N4)는 공통 게이트 단자를 통해 워드라인 구동신호(FXB0)가 인가될 수 있다.
PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 워드라인 선택신호(FX0A)의 인가단과 백바이어스전압(VBBW)(또는, 접지전압 VSS, 백바이어스 전압 VBB) 인가단 사이에 직렬 연결될 수 있다. PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 공통 드레인 단자를 통해 서브 워드라인 구동신호(SWL0)가 출력될 수 있다.
PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)는 워드라인 선택신호(FX0B)의 인가단과 백바이어스전압(VBBW)(또는, 접지전압 VSS, 백바이어스 전압 VBB) 인가단 사이에 직렬 연결될 수 있다. PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)는 공통 드레인 단자를 통해 서브 워드라인 구동신호(SWL8)가 출력될 수 있다.
그리고, NMOS 트랜지스터들(N3, N4)은 서브 워드라인 구동신호(SWL0)의 출력단과 서브 워드라인 구동신호(SWL8)의 출력단 사이에 직렬 연결될 수 있다. NMOS 트랜지스터들(N3, N4)은 공통 연결 단자를 통해 백바이어스전압(VBBW)이 인가될 수 있다.
서브 워드라인 드라이버(SWD)는 도 1에 도시된 바와 같이, 짝수(EVEN) 서브 워드라인 드라이버(SWD)와 홀수(ODD) 서브 워드라인 드라이버(SWD)를 포함할 수 있다. 일반적인 경우, 짝수(EVEN) 서브 워드라인 드라이버(SWD)에 대응하여 4개의 짝수 워드라인 선택신호(FX0, FX2, FX4, FX6)가 인가되고, 홀수(ODD) 서브 워드라인 드라이버(SWD)에 대응하여 4개의 홀수 워드라인 선택신호(FX1, FX3, FX5, FX7)이 인가될 수 있다. 이에 따라, 일반적인 서브 워드라인 드라이버(SWD)는 하나의 메인 워드라인 구동신호(MWLB0)에 대응하여 총 8개의 워드라인 선택신호(FX0~FX7)가 인가되어, 총 8개의 서브 워드라인 구동신호(SWL0~SWL7)가 구동될 수 있다.
서브 워드라인 드라이버(SWD)의 크기가 작을수록 면적적인 이득이 발생하므로 서브 워드라인 드라이버(SWD)를 최대한 작게 배치하게 된다. 이를 위해, 서브 워드라인 드라이버(SWD)는 서브 워드라인의 피치에 맞추어 배치된다. 그런데, 반도체 메모리 장치가 고집적화되면서 서브 워드라인 드라이버(SWD)의 피치도 감소하게 된다.
이에 따라, 본 발명의 실시예는 워드라인 선택신호를 제 1그룹의 워드라인 선택신호(FX0A, FX2A, FX4A, FX6A)와, 제 2그룹의 워드라인 선택신호(FX0B, FX2B, FX4B, FX6B)로 구분하고, 선택신호(SEL)에 대응하여 제 1그룹의 워드라인 선택신호(FX0A, FX2A, FX4A, FX6A), 제 2그룹의 워드라인 선택신호(FX0B, FX2B, FX4B, FX6B) 중 어느 하나를 선택할 수 있도록 한다.
이러한 경우, 본 발명의 실시예에 따른 서브 워드라인 드라이버(SWD)는 하나의 메인 워드라인 구동신호(MWLB0)에 대응하여 8개의 짝수 서브 워드라인 구동신호(SWL0, SWL2, SWL4, SWL6, SWL8, SWL10, SWL12, SWL14)와, 8개의 홀수 서브 워드라인 구동신호(SWL1, SWL3, SWL5, SWL7, SWL9, SWL11, SWL13, SWL15)를 포함하여, 총 16개의 서브 워드라인 구동신호(SWL0~SWL15)가 구동될 수 있다.
이에 따라, 본 발명의 실시예는 일반적인 서브 워드라인 드라이버(SWD)의 경우 보다 동일한 면적 대비 서브 워드라인 구동신호(SWL0~SWL15)의 개수를 증가시킬 수 있다. 다시 말하면, 본 발명의 실시예는 일반적인 서브 워드라인 드라이버(SWD)의 경우 보다 동일한 면적 대비 메인 워드라인 구동신호(MWLB)의 개수를 감소시킬 수 있도록 한다.
메인 워드라인 구동신호(MWLB)의 개수가 감소되면 메인 워드라인 구동신호(MWLB)의 배선 폭을 증가시킬 수 있다. 이로 인해, 메인 워드라인 구동신호(MWLB)의 전달 타이밍을 개선할 수 있으며, 공정 상의 결함에 의한 단선 확률도 감소시킬 수 있다. 또한, 반도체 메모리 장치의 고집적화로 인해 로오 디코더가 피치 내에 배치되는 것이 어려워질 수 있다. 하지만, 본 발명의 실시예를 적용하는 경우 워드라인 구동신호를 생성하는 로오 디코더의 개수를 감소시켜 로오 디코더가 피치 내에 배치될 수 있다.
도 3은 도 2의 선택 제어부(100)에 관한 상세 회로도이다.
도 3을 참조하면, 선택 제어부(100)는 선택신호(SEL)와, 워드라인 구동신호(FXB0, FXB2, FXB4, FXB6)에 대응하여 제 1그룹의 워드라인 선택신호(FX0A, FX2A, FX4A, FX6A), 제 2그룹의 워드라인 선택신호(FX0B, FX2B, FX4B, FX6B) 중 어느 하나를 선택할 수 있다.
선택 제어부(100)는 도 2에 도시된 복수의 드라이버들(D1~D4)에 각각 대응될 수 있다. 하지만, 도 3의 실시예에서는 복수의 드라이버들(D1~D4) 중 대표적으로 첫 단의 드라이버(D1)에 대응되는 선택 제어부(100)의 상세 구성만 설명하기로 한다.
선택 제어부(100)는 노아게이트(NOR1), 낸드게이트(ND1) 및 인버터(IV1)를 포함할 수 있다. 여기서, 노아게이트(NOR1)는 선택신호(SEL)와, 워드라인 구동신호(FXB0)를 노아연산하여 제 1그룹의 워드라인 선택신호(FX0A)를 출력할 수 있다. 그리고, 낸드게이트(ND1)는 워드라인 구동신호(FXB0)와, 인버터(IV1)에 의해 반전된 선택신호(SEL)를 낸드연산하여 제 2그룹의 워드라인 선택신호(FX0B)를 출력할 수 있다.
도 3의 선택 제어부(100)를 포함하는 서브 워드라인 드라이버(SWD)의 동작은 아래의 [표 1]을 참조하여 설명하기로 한다.
FX0A FXB0
L H
SEL L H 0
H O O
위의 [표 1]에서와 같이, 선택 제어부(100)는 선택신호(SEL)가 로직 "로우(L)" 이고, 워드라인 구동신호(FXB0)가 로직 "로우"인 경우, 워드라인 선택신호(FX0A)가 로직 "하이(H)" 레벨로 출력될 수 있다.
FX0B FXB0
L H
SEL L 0 0
H H O
위의 [표 2]에서와 같이, 선택 제어부(100)는 선택신호(SEL)가 로직 "하이"이고, 워드라인 구동신호(FXB0)가 로직 "로우"인 경우, 워드라인 선택신호(FX0B)가 로직 "하이(H)" 레벨로 출력될 수 있다.
즉, 선택 제어부(100)는 선택신호(SEL)가 로직 "로우(L)"인 경우 워드라인 선택신호(FX0A)가 로직 "하이(H)" 레벨로 출력되고, 선택신호(SEL)가 로직 "하이"인 경우, 워드라인 선택신호(FX0B)가 로직 "하이(H)" 레벨로 출력될 수 있다. 다시 말하면, 선택 제어부(100)는 선택신호(SEL)가 로직 "로우(L)"인 경우 제 1그룹의 워드라인 선택신호(FX0A)를 활성화시킬 수 있고, 선택신호(SEL)가 로직 "하이"인 경우, 제 2그룹의 워드라인 선택신호(FX0B)를 활성화시킬 수 있다.
SWL0 FXB0
0 1
SEL L MWLB0 0 H 0
1 0 0
SEL H 0 0 0
1 0 0
위의 [표 3]에서 보는 바와 같이, 선택신호(SEL)가 로직 "로우"가 되어 워드라인 선택신호(FX0A)가 로직 "하이" 레벨로 출력되는 경우를 가정한다. 그리고, 메인 워드라인 구동신호(MWLB0)가 로직 "로우"인 경우를 가정한다. 그러면, 드라이버(D1)에서 NMOS 트랜지스터(N1, N2)는 턴 오프가 되고, PMOS 트랜지스터(P1)가 턴 온 상태가 된다. 이에 따라, 서브 워드라인 구동신호(SWL0)가 활성화 상태로 구동될 수 있다.
SWL0 FXB0
0 1
SEL L MWLB0 0 0 0
1 0 0
SEL H 0 H 0
1 0 0
위의 [표 4]에서 보는 바와 같이, 선택신호(SEL)가 로직 "하이"가 되어 워드라인 선택신호(FX0B)가 로직 "하이(H)" 레벨로 출력되는 경우를 가정한다. 그리고, 메인 워드라인 구동신호(MWLB0)가 로직 "로우"인 경우를 가정한다.
그러면, 드라이버(D1)에서 NMOS 트랜지스터(N1, N2)는 턴 오프가 되고, PMOS 트랜지스터(P2)가 턴 온 상태가 된다. 이에 따라, 서브 워드라인 구동신호(SWL8)가 활성화 상태로 구동될 수 있다.
본 발명의 실시예에서 선택 제어부(100)는 도 1에 도시된 서브 홀(S/H) 영역에 배치될 수 있다. 예를 들어, 서브 홀(S/H) 영역은 선택 제어부(100), 메인 워드라인 구동신호(MWLB0)를 생성하는 메인 워드라인 드라이버(미도시), 서브 워드라인 드라이버(SWD)로 부스팅 신호를 제공하는 워드라인 부스팅 드라이버(미도시), 및 서브 홀(S/H) 영역에 형성되는 회로들을 제어하는 서브 홀 제어 회로(미도시) 등이 형성될 수 있다. 여기서, 부스팅 신호는 서브 워드라인을 선택하는 어드레스 정보에 대응하여 소정전압(일반적으로, 메모리 셀 전압 VCORE보다 높은 레벨의 전압 VPP) 레벨을 갖는 신호를 의미할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 서브 워드라인 드라이버(SWD)의 레이아웃 구조를 나타내는 도면으로, 도 2의 구조에 대한 레이아웃이다.
도 4를 참조하면, 서브 워드라인 드라이버(SWD)는 PMOS 영역 및 NMOS 영역으로 구분될 수 있다. 여기서, PMOS 영역은 도 2의 PMOS 트랜지스터(P1, P2)에 대응될 수 있으며, NMOS 영역은 도 2의 NMOS 트랜지스터(N1~N4)에 대응될 수 있다.
PMOS 영역과 NMOS 영역에는 복수의 액티브 영역들(A_P1∼A_P8, A_N1, A_N2)이 배치될 수 있다. 여기서, PMOS 영역의 액티브 영역들(A_P1∼A_P8)은 사각 형태로 형성될 수 있다. PMOS 영역의 액티브 영역들(A_P1∼A_P8)은 X 방향 및 Y 방향으로 일정 간격 이격되게 배치될 수 있다. X 방향과 Y 방향은 직교하는 방향일 수 있다. 그리고, NMOS 영역의 액티브영역들(A_N1, A_N2)은 인접한 두 액티브영역들의 중앙부가 연결된 ‘H’자 형태로 형성될 수 있다.
그리고, PMOS 영역의 액티브 영역들(A_P1∼A_P8)과 NMOS 영역의 액티브 영역들(A_N1, A_N2) 상에는 X 방향으로 연장되는 메인 워드라인 구동신호(MWLB0)의 배선이 배치될 수 있다. 이하의 설명에서는 설명의 편의를 위해 메인 워드라인 구동신호(MWLB0)의 배선을 "메인 워드라인(MWLB0)"으로 설명하기로 한다.
메인 워드라인(MWLB0)은 Y 방향으로 일정 간격 이격된 2개의 라인(M1, M2)으로 분리될 수 있다. 2개의 라인(M1, M2)은 X 방향으로 연장되다가 PMOS 영역과 NMOS 영역이 접하는 부분에서 2개의 라인(M1, M2)이 연결 라인을 통해 Y 방향으로 서로 연결될 수 있다. 메인 워드라인(MWLB0)은 PMOS 영역 및 NMOS 영역에서 선폭이 다르게 형성될 수 있다. 예컨대, 메인 워드라인(MWLB0)에서, PMOS 영역의 액티브 영역들(A_P1∼A_P8)을 지나는 부분의 선폭이 NMOS 영역의 액티브 영역들(A_N1, A_N2)을 지나는 부분의 선폭보다 크게 형성될 수 있다.
이러한 메인 워드라인(MWLB0)에서 액티브 영역들(A_P1∼A_P8, A_N1, A_N2)과 중첩되는 부분은 도 2의 서브 워드라인 드라이버(SWD)에서 메인 워드라인 구동신호(MWLB0)를 인가받는 게이트가 될 수 있다.
워드라인 선택신호(FX0A, FX2A, FX4A, FX6A, FX0B, FX2B, FX4B, FX6B)가 인가되는 배선들은 X 방향으로 일정 간격 이격되어 배치될 수 있다. 워드라인 선택신호(FX0A, FX2A, FX4A, FX6A, FX0B, FX2B, FX4B, FX6B)가 인가되는 배선들은 각각의 PMOS 영역의 액티브 영역들(A_P1∼A_P8) 상에 Y 방향으로 연장되어 배치될 수 있다.
워드라인 선택신호(FX0A, FX2A, FX4A, FX6A, FX0B, FX2B, FX4B, FX6B)는 각각 쌍으로 액티브 영역들(A_P1∼A_P8)을 지나가도록 형성될 수 있다. 예를 들어, 제 1, 2그룹의 워드라인 선택신호(FX0A, FX0B) 쌍은 Y 방향으로 인접한 액티브 영역들(A_P1,A_P2)을 지나가도록 배치될 수 있다. 그리고, 제 1, 2그룹의 워드라인 선택신호(FX2A, FX2B) 쌍은 Y 방향으로 인접한 액티브 영역들(A_P3,A_P4)을 지나가도록 배치될 수 있다. 제 1, 2그룹의 워드라인 선택신호(FX4A, FX4B) 쌍은 Y 방향으로 인접한 액티브 영역들(A_P5,A_P6)을 지나가도록 배치될 수 있다. 제 1, 2그룹의 워드라인 선택신호(FX6A, FX6B) 쌍은 Y 방향으로 인접한 액티브 영역들(A_P7,A_P8)을 지나가도록 배치될 수 있다.
각각의 PMOS 영역의 액티브 영역들(A_P1∼A_P8)에서, 메인 워드라인(MWLB0)의 Y 방향 일측에는 워드라인 선택신호(FX0A, FX2A, FX4A, FX6A, FX0B, FX2B, FX4B, FX6B)를 인가받기 위한 메탈 콘택들(201~208)이 배치될 수 있다.
예를 들어, Y 방향으로 상부 라인(M1)의 일측에는 제 1그룹의 워드라인 선택신호(FX0A, FX2A, FX4A, FX6A) 또는 제 2그룹의 워드라인 선택신호(FX0B, FX2B, FX4B, FX6B)를 인가받기 위한 메탈 콘택들(201~204)이 배치될 수 있다. 반면에, Y 방향으로 하부 라인(M2)의 일측에는 제 1그룹의 워드라인 선택신호(FX0A, FX2A, FX4A, FX6A) 또는 제 2그룹의 워드라인 선택신호(FX0B, FX2B, FX4B, FX6B)를 인가받기 위한 메탈 콘택들(205~208)이 배치될 수 있다.
또한, Y 방향으로 상부 라인(M1)의 타측에는 서브 워드라인 구동신호(SWL0, SWL2, SWL4, SWL6) 배선과의 연결을 위한 메탈 콘택들(211~214)이 배치될 수 있다. 반면에, Y 방향으로 하부 라인(M2)의 타측에는 서브 워드라인 구동신호(SWL8, SWL10, SWL12, SWL14) 배선과의 연결을 위한 메탈 콘택들(215~218)이 배치될 수 있다.
즉, 메탈 콘택들(201~204, 215~218)은 Y 방향을 기준으로 2개의 라인(M1, M2) 사이 즉 중앙부에 배치될 수 있다. 그리고, 메탈 콘택들(211~214, 205~208)은 메인 워드라인(MWLB0)의 바깥쪽 즉 2개의 라인(M1, M2)의 양 끝부분에 각각 배치될 수 있다.
이상에서와 같이, 본 발명의 실시예는 제 1그룹의 워드라인 선택신호(FX0A, FX2A, FX4A, FX6A)와, 제 2그룹의 워드라인 선택신호(FX0B, FX2B, FX4B, FX6B)가 분리되어 인가되므로, 이를 수신하기 위한 액티브 영역도 분리될 수 있다.
즉, Y 방향을 기준으로 제 1그룹의 워드라인 선택신호(FX0A, FX2A, FX4A, FX6A)에 대응하는 메탈 콘택들(201~204)이 배치되는 액티브 영역들(A_P1,A_P3,A_P5,A_P7)과, 제 2그룹의 워드라인 선택신호(FX0B, FX2B, FX4B, FX6B)에 대응하는 메탈 콘택들(205~208)이 배치되는 액티브 영역들(A_P2,A_P4,A_P6,A_P8)이 서로 분리될 수 있다.
예를 들어, 액티브 영역들(A_P1∼A_P8) 중 Y 방향으로 인접한 액티브 영역들(A_P1,A_P2)은 메탈 콘택들(201,2015)를 통해 2 개의 워드라인 선택신호(FX0A,FX2B) 중 어느 하나와 연결될 수 있다. Y 방향으로 인접한 액티브 영역(A_P1)과, 액티브 영역(A_P2)은 제 1그룹의 워드라인 선택신호(FX0A)와 제 2그룹의 워드라인 선택신호(FX0B)와 연결되어 서로 다른 서브 워드라인 구동신호, 즉, 서브 워드라인 구동신호(SWL0)를 출력하거나 서브 워드라인 구동신호(SWL8)를 출력할 수 있다.
한편, NMOS 영역에서, 액티브 영역들(A_N1, A_N2)은 일정 간격 이격되어 배치될 수 있다. 액티브 영역들(A_N1, A_N2)은 각각 X 방향으로 인접한 액티브 영역들의 중앙부가 서로 연결된 ‘H’자 형태로 형성될 수 있다. 액티브 영역들(A_N1, A_N2)은 서로 동일한 패턴으로 형성될 수 있다.
예컨대, 액티브 영역(A_N1)은 서로 대칭되며 인접하게 배치되는 액티브 영역들(220~223) 및 액티브 영역들(220~223)의 중앙부를 연결하는 액티브 영역(224)을 포함할 수 있다. 그리고, 액티브 영역(A_N2)은 서로 대칭되며 인접하게 배치되는 액티브 영역들(225~228) 및 액티브 영역들(225~228)의 중앙부를 연결하는 액티브 영역(229)을 포함할 수 있다.
본 실시예에서는 설명의 편의를 위해 액티브 영역들(220~224)을 구분해서 설명하고 있으나, 이들(220~224)은 각각 전체가 일체화된 하나의 액티브 영역(A_N1)으로 형성될 수 있다. 즉, 액티브 영역들(220~224)은 액티브 영역(A_N1)을 구성하는 부분(partial) 액티브 영역들이 될 수 있다.
마찬가지로, 본 실시예에서 액티브 영역들(225~229)을 구분해서 설명하고 있으나, 이들(225~229)은 각각 전체가 일체화된 하나의 액티브 영역(A_N2)으로 형성될 수 있다. 즉, 액티브 영역들(225~229)은 액티브 영역(A_N2)을 구성하는 부분(partial) 액티브 영역들이 될 수 있다.
액티브 영역(A_N1,A_N2)에서, Y 방향으로 양 끝부분, 즉 메인 워드라인(MWLB0)이 지나가는 액티브 영역들(220~223,225~228)은 일측이 구부러진 "ㄱ" 또는 "ㄴ"의 형태일 수 있다.
NMOS 영역의 액티브 영역들(A_N1, A_N2)에서, 메인 워드라인(MWLB0)의 라인들(M1, M2) 사이에 워드라인 구동신호(FXB0, FXB2, FXB4, FXB6)가 인가되는 4개의 선택 게이트들(230~233)이 배치될 수 있다. 특히, 선택 게이트들(230~233)은 액티브 영역들(220~223,225~228)과 액티브 영역들(224,229)이 만나는 부분에 배치될 수 있다.
선택 게이트들(230~233)은 액티브 영역들(220~223,225~228)의 중앙부 및 액티브 영역들(224,229)의 끝부분과 중첩되는 ‘ㄷ’자 구조로 형성될 수 있다. 즉, 선택 게이트들(230~233)은 사각 띠 형태에서 한쪽 변의 일부가 개방된 형태를 가질 수 있다.
예컨대, 선택 게이트(230)와 선택 게이트(231)는 좌우 대칭되는 형태로 배치될 수 있다. 선택 게이트(230)와 선택 게이트(231)는 서로 마주보는 ‘ㄷ’자 형태로 배치될 수 있다. 그리고, 선택 게이트(232)와 선택 게이트(233)는 좌우 대칭되는 형태로 배치될 수 있다. 선택 게이트(232)와 선택 게이트(233)는 서로 마주보는 ‘ㄷ’자 형태로 배치될 수 있다.
액티브 영역들(220~223,225~228)에서, 메인 워드라인(MWLB0)의 안쪽 일측에는 서브 워드라인 구동신호(SWL0/SWL8, SWL2/SWL10, SWL4/SWL12, SWL6/SWL14) 배선과의 연결을 위한 메탈 콘택들(241~248)이 배치될 수 있다.
예를 들어, 메탈 콘택들(241~244)은 Y 방향으로 상부 라인(M1)과 선택 게이트(230~233) 사이의 액티브 영역들(220,221,225,226)에 각각 배치될 수 있다. 그리고, 메탈 콘택들(245~248)은 Y 방향으로 하부 라인(M2)과 선택 게이트(230~233) 사이의 액티브 영역들(222,223,227,228)에 각각 배치될 수 있다.
액티브 영역들(220~223,225~228)에서, 메인 워드라인(MWLB0)의 바깥쪽 일측에는 백바이어스 전압(VBBW) 배선과의 연결을 위한 메탈 콘택들(251~258)이 배치될 수 있다.
예를 들어, 메탈 콘택들(251~254)은 라인(M1) 바깥쪽의 액티브 영역들(220,221,225,226)에 각각 배치될 수 있다. 메탈 콘택들(255~258)은 라인(M2) 바깥쪽의 액티브 영역들(222,223,227,228)에 각각 배치될 수 있다. 그리고, 메탈 콘택들(260, 261)은 선택 게이트들(230~233) 사이의 액티브 영역들(224,229)에 각각 배치될 수 있다. 선택 게이트들(230~233)이 ‘ㄷ’자 형태로 형성되고 해당 게이트들의 안쪽까지 메탈 콘택들(260, 261)이 형성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 서브 워드라인 드라이버(SWD)의 레이아웃 구조를 나타내는 도면이다. 도 5의 구조를 설명함에 있어서 도 4의 구조와 동일한 부분의 상세한 설명은 생략하고, 설명의 편의를 위하여 상이한 부분 위주로 설명하기로 한다.
도 5의 실시예는 도 4의 실시예에 대비하여, PMOS 영역에서, 워드라인 선택신호(FX0A, FX2A, FX4A, FX6A, FX0B, FX2B, FX4B, FX6B)의 배열이 변경될 수 있다. 즉, X 방향으로 워드라인 선택신호의 배열이 FX0A, FX4A, FX0B, FX4B, FX2A, FX6A, FX2B, FX6B와 같이 변경될 수 있다. 이러한 경우, X 방향으로 서브 워드라인 구동신호의 배선이 SWL0/SWL4, SWL8/SWL12, SWL2/SWL6, SWL10/SWL14)와 같이 변경될 수 있다.
그리고, NMOS 영역의 액티브 영역들(220~223,225~228)에서, 서브 워드라인 구동신호(SWL0/SWL8, SWL2/SWL10, SWL4/SWL12, SWL6/SWL14)의 배열이 도 4와 다르게 변경될 수 있다. 즉, X 방향으로 서브 워드라인 구동신호의 배열이 SWL0/SWL4, SWL8/SWL12, SWL2/SWL6, SWL10/SWL14와 같은 순서로 변경될 수 있다.
또한, NMOS 영역의 액티브 영역들(A_N1, A_N2)에서, 4개의 선택 게이트들(230~233)의 위치 및 형태가 도 4와 다르게 변경될 수 있다. 즉, 선택 게이트들(234~237)은 액티브 영역들(220,221,223,224)의 중앙부를 가로지르는 바(Bar) 형태로 형성될 수 있다.
예컨대, 선택 게이트(234)와 선택 게이트(236)는 X 방향으로 연장되어 액티브 영역(A_N1)을 가로지르도록 형성될 수 있다. 즉, 선택 게이트(234)와 선택 게이트(236)는 액티브 영역(222)을 사이에 두고 메탈 콘택(241, 241)과 메탈 콘택(260) 사이를 지나도록 배치될 수 있다.
그리고, 선택 게이트(235)와 선택 게이트(237)는 X 방향으로 연장되어 액티브 영역(225)을 사이에 두고 액티브 영역들(A_N1)을 가로지르도록 형성될 수 있다. 즉, 선택 게이트(235)와 선택 게이트(237)는 액티브 영역(225)을 사이에 두고 메탈 콘택(243, 244)과 메탈 콘택(261) 사이를 지나도록 배치될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 서브 워드라인 드라이버(SWD)의 레이아웃 구조를 나타내는 도면이다. 도 6의 구조를 설명함에 있어서 도 4의 구조와 동일한 부분의 상세한 설명은 생략하고, 설명의 편의를 위하여 상이한 부분 위주로 설명하기로 한다.
도 6을 참조하면, 도 6의 실시예에 따른 서브 워드라인 드라이버(SWD)는 각 트랜지스터가 계단 형태로 배치될 수 있다. 즉, 서브 워드라인 드라이버(SWD)는 메인 워드라인(MWLB0)의 배선이 일렬로 형성되지 않고, 일정 간격 쉬프트 된 형태로 배치될 수 있다.
예를 들어, 서브 워드라인 드라이버(SWD)의 각각 PMOS 영역과 NMOS 영역에서 메인 워드라인(MWLB0)의 배선이 계단 형태를 가질 수 있다. 즉, PMOS 영역에서 메인 워드라인(MWLB0)의 배선은 X 방향으로 연장될수록 점차적으로 상승하는 계단 형태를 가질 수 있다. 그리고, NMOS 영역에서 메인 워드라인(MWLB0)의 배선은 X 방향으로 연장될수록 점차적으로 하강하는 계단 형태를 가질 수 있다.
서브 워드라인 드라이버(SWD)에서 메인 워드라인(MWLB0)의 배선이 쉬프트 되는 경우, 이와 연결된 메탈 콘택들 및 액티브 영역들도 일정 간격 쉬프트 된 형태로 배치될 수 있다.
도 7은 도 1의 서브 워드라인 드라이버(SWD)에 관한 다른 실시예이다. 도 7의 회로도를 설명함에 있어서 도 2의 회로도와 동일한 부분의 상세한 설명은 생략하고, 설명의 편의를 위하여 상이한 부분 위주로 설명하기로 한다. 또한, 도 7에 있어서, 설명의 편의를 위해 선택 제어부(100)의 구성은 도시하지 않기로 한다.
도 7의 실시예에 따른 서브 워드라인 드라이버(SWD)는 8개의 드라이버(D1~D8)를 포함할 수 있다. 8개의 드라이버(D1~D8) 중 4개의 드라이버(D1~D4)는 메인 워드라인 구동신호(MWLB0)가 인가될 수 있다. 그리고, 8개의 드라이버(D1~D8) 중 4개의 드라이버(D5~D8)는 메인 워드라인 구동신호(MWLB1)가 인가될 수 있다.
이러한 서브 워드라인 드라이버(SWD)는 드라이버(D1~D4)가 메인 워드라인(MWLB0)에 대응하여 서브 워드라인 구동신호(SWL0, SWL2, SWL4, SWL6, SWL8, SWL10, SWL12, SWL14)를 출력하거나, 드라이버(D5~D8)가 메인 워드라인(MWLB1)에 대응하여 서브 워드라인 구동신호(SWL0, SWL2, SWL4, SWL6, SWL8, SWL10, SWL12, SWL14)를 출력할 수 있다.
도 8은 도 7의 실시예에 따른 서브 워드라인 드라이버(SWD)의 레이아웃 구조를 나타내는 도면이다. 도 8의 구조를 설명함에 있어서 도 4의 구조와 동일한 부분의 상세한 설명은 생략하고, 설명의 편의를 위하여 상이한 부분 위주로 설명하기로 한다.
도 8을 참조하면, PMOS 영역과 NMOS 영역에는 복수의 액티브 영역들(A_P1∼A_P16, A_N1~A_N4)이 배치될 수 있다. PMOS 영역의 액티브 영역들(A_P1∼A_P16)은 X 방향 및 Y 방향으로 일정 간격 이격되게 배치될 수 있다.
그리고, PMOS 영역의 액티브 영역들(A_P1∼A_P18)과 NMOS 영역의 액티브 영역들(A_N1~A_N4) 상에는 X 방향으로 연장되는 메인 워드라인 구동신호(MWLB0,MWLB1)의 배선이 배치될 수 있다. 이하의 설명에서는 설명의 편의를 위해 메인 워드라인 구동신호(MWLB0,MWLB1)의 배선을 "메인 워드라인(MWLB0,MWLB1)"으로 설명하기로 한다.
메인 워드라인(MWLB0)은 2개의 라인(M1, M2)으로 분리되어 X 방향으로 연장되다가 NMOS 영역의 끝단에서 2개의 라인(M1, M2)이 연결 라인을 통해 Y 방향으로 서로 연결될 수 있다. 그리고, 메인 워드라인(MWLB1)은 2개의 라인(M3, M4)으로 분리되어 X 방향으로 연장되다가 PMOS 영역과 NMOS 영역이 접하는 부분에서 2개의 라인(M3, M4)이 연결 라인을 통해 Y 방향으로 서로 연결될 수 있다.
메인 워드라인(MWLB0)은 2개의 라인(M1, M2)으로 분리되어 Y 방향으로 일정 간격 이격되어 배치될 수 있다. 그리고, 메인 워드라인(MWLB1)은 2개의 라인(M3, M4)으로 분리되어 Y 방향으로 일정 간격 이격되어 배치될 수 있다. 메인 워드라인(MWLB1)의 라인(M3, M4)은 Y 방향으로 2개의 라인(M1, M2) 사이에 배치될 수 있다.
메인 워드라인(MWLB0)의 라인(M1)은 액티브 영역들(A_P1∼A_P16) 중 액티브 영역들(A_P1, A_P3, A_P5, A_P7) 상에 배치될 수 있다. 그리고, 메인 워드라인(MWLB0)의 라인(M2)은 액티브 영역들(A_P1∼A_P16) 중 액티브 영역들(A_P2, A_P4, A_P6, A_P8) 상에 배치될 수 있다. 또한, 메인 워드라인(MWLB1)의 라인(M3)은 액티브 영역들(A_P1∼A_P16) 중 액티브 영역들(A_P9, A_P11, A_P13, A_P15) 상에 배치될 수 있다. 메인 워드라인(MWLB1)의 라인(M4)은 액티브 영역들(A_P1∼A_P16) 중 액티브 영역들(A_P10, A_P12, A_P14, A_P16) 상에 배치될 수 있다.
이러한 서브 워드라인 드라이버(SWD)는 메인 워드라인(MWLB0)에 대응하여 서브 워드라인 구동신호(SWL0, SWL2, SWL4, SWL6, SWL8, SWL10, SWL12, SWL14)를 출력하거나, 메인 워드라인(MWLB1)에 대응하여 서브 워드라인 구동신호(SWL0, SWL2, SWL4, SWL6, SWL8, SWL10, SWL12, SWL14)를 출력할 수 있다.
그리고, NMOS 영역에서, 액티브 영역들(A_N1~A_N4)은 도 4에 도시된 액티브 영역들(A_N1, A_N2)이 Y 방향으로 반복 배치되는 형태를 가질 수 있다. 액티브 영역들(A_N1~A_N4)은 서로 동일한 패턴으로 형성될 수 있다. 액티브 영역들(A_N1,A_N2)과 액티브 영역들(A_N3,A_N4)는 서로 대칭되는 형태로 배치될 수 있다. 액티브 영역들(A_N1~A_N4)은 X 방향 및 Y 방향으로 일정 간격 이격되어 배치될 수 있다.
액티브 영역들(A_N1, A_N2)은 각각 X 방향으로 인접한 액티브 영역들의 중앙부가 서로 연결된 ‘H’자 형태로 형성될 수 있다. 액티브영역들(A_N1,A_N3)은 Y 방향으로 동일 선상에 배치될 수 있다. 그리고, 액티브영역들(A_N2,A_N4)은 Y 방향으로 동일 선상에 배치될 수 있다.
NMOS 영역의 액티브 영역(A_N1,A_N2)에서, 라인들(M1, M3) 사이에 워드라인 구동신호(FXB0, FXB2)가 인가되는 2개의 선택 게이트들(300,301)이 배치될 수 있다. 그리고, 액티브 영역(A_N3,A_N4)에서, 라인들(M4, M2) 사이에 워드라인 구동신호(FXB4, FXB6)가 인가되는 2개의 선택 게이트들(302,303)이 배치될 수 있다.
예컨대, 선택 게이트(300)와 선택 게이트(301)는 좌우 대칭되는 형태로 배치될 수 있다. 선택 게이트(300)와 선택 게이트(301)는 서로 마주보는 'ㄷ'자 형태로 배치될 수 있다. 그리고, 선택 게이트(302)와 선택 게이트(303)는 좌우 대칭되는 형태로 배치될 수 있다. 선택 게이트(302)와 선택 게이트(303)는 서로 마주보는 'ㄷ'자 형태로 배치될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 선택신호와, 워드라인 구동신호에 대응하여 제 1그룹의 워드라인 선택신호와 제 2그룹의 워드라인 선택신호 중 어느 하나를 선택적으로 출력하는 선택 제어부; 및
    메인 워드라인 구동신호와, 상기 워드라인 구동신호와, 상기 제 1그룹의 워드라인 선택신호 및 상기 제 2그룹의 워드라인 선택신호에 대응하여 복수의 서브 워드라인 구동신호 중 어느 하나를 선택적으로 출력하는 복수의 드라이버들을 포함하는 서브 워드라인 드라이버.
  2. 제 1항에 있어서, 상기 선택 제어부는
    상기 선택신호와 상기 워드라인 구동신호가 제 1로직 레벨인 경우 상기 제 1그룹의 워드라인 선택신호를 활성화시키고,
    상기 선택신호가 제 2로직 레벨이고, 상기 워드라인 구동신호가 상기 제 1로직 레벨인 경우 상기 제 2그룹의 워드라인 선택신호를 활성화시키는 서브 워드라인 드라이버.
  3. 제 1항에 있어서,
    상기 선택 제어부는 서브 홀 영역에 배치되는 서브 워드라인 드라이버.
  4. 제 1항에 있어서, 상기 복수의 드라이버들 각각은
    상기 제 1그룹의 워드라인 선택신호의 인가단과 제 1서브 워드라인 구동신호의 출력단 사이에 연결되어 게이트 단자를 통해 상기 메인 워드라인 구동신호가 인가되는 제 1트랜지스터;
    상기 제 2그룹의 워드라인 선택신호의 인가단과 제 2서브 워드라인 구동신호의 출력단 사이에 연결되어 게이트 단자를 통해 상기 메인 워드라인 구동신호가 인가되는 제 2트랜지스터;
    상기 제 1트랜지스터와 상기 제 2트랜지스터 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 메인 워드라인 구동신호가 인가되는 제 3 및 제 4트랜지스터; 및
    상기 제 1서브 워드라인 구동신호의 출력단과 상기 제 2서브 워드라인 구동신호의 출력단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 워드라인 구동신호가 인가되는 제 5 및 제 6트랜지스터를 포함하는 서브 워드라인 드라이버.
  5. 제 4항에 있어서,
    상기 제 1 및 제 2트랜지스터는 PMOS 트랜지스터인 서브 워드라인 드라이버.
  6. 제 4항에 있어서,
    상기 제 3 내지 제 6트랜지스터는 NMOS 트랜지스터인 서브 워드라인 드라이버.
  7. 제 1영역에서 제 1방향 및 제 2방향으로 소정 간격 이격되어 배치되는 복수의 제 1액티브 영역들; 및
    상기 제 1방향으로 연장되어 상기 복수의 제 1액티브 영역들을 가로지르는 메인 워드라인을 포함하고,
    상기 메인 워드라인은
    상기 제 1방향으로 연장되는 제 1라인;
    상기 제 1방향으로 연장되며 상기 제 1라인과 상기 제 2방향으로 소정 간격 이격되는 제 2라인; 및
    상기 제 1영역의 끝단에서 상기 제 2방향으로 상기 제 1라인과 상기 제 2라인을 서로 연결시키는 연결 라인을 포함하는 서브 워드라인 드라이버.
  8. 제 7항에 있어서, 상기 복수의 제 1액티브 영역들 각각은
    상기 제 2방향의 일측에 형성되어, 제 1그룹의 워드라인 선택신호 또는 제 2그룹의 워드라인 선택신호를 인가받기 위한 제 1메탈 콘택; 및
    상기 제 2방향의 타측에 형성되어, 서브 워드라인 구동신호의 배선과 연결되는 제 2메탈 콘택을 포함하는 서브 워드라인 드라이버.
  9. 제 7항에 있어서, 상기 복수의 제 1액티브 영역들 중 상기 제 2방향으로 인접한 액티브 영역들은
    제 1그룹의 워드라인 선택신호 및 제 2그룹의 워드라인 선택신호와 연결되는 메탈 콘택이 서로 분리되어 배치되며, 서로 다른 서브 워드라인 구동신호의 배선과 연결되는 서브 워드라인 드라이버.
  10. 제 7항에 있어서,
    상기 복수의 제 1액티브 영역들은 사각형 구조로 형성되는 서브 워드라인 드라이버.
  11. 제 7항에 있어서,
    상기 제 1영역과 인접한 제 2영역에 배치되며 상기 메인 워드라인이 상기 제 1방향으로 연장되어 지나가는 복수의 제 2액티브 영역들을 더 포함하는 서브 워드라인 드라이버.
  12. 제 11항에 있어서, 상기 복수의 제 2액티브 영역들은
    인접한 두 액티브 영역들의 중앙부가 연결된 "H" 자 형태로 형성되는 서브 워드라인 드라이버.
  13. 제 11항에 있어서, 상기 메인 워드라인은
    상기 제 1영역과 상기 제 2영역에서 상기 제 2방향의 선폭이 다르게 형성되는 서브 워드라인 드라이버.
  14. 제 11항에 있어서,
    상기 제 1라인과 상기 제 2라인 사이에 배치되어 복수의 워드라인 구동신호가 인가되는 복수의 선택 게이트들을 더 포함하는 서브 워드라인 드라이버.
  15. 제 14항에 있어서, 상기 복수의 선택 게이트들은
    상기 제 1방향으로 인접한 두 개의 선택 게이트들이 서로 마주보는 "ㄷ"자 형태로 배치되는 서브 워드라인 드라이버.
  16. 제 14항에 있어서, 상기 복수의 선택 게이트들은
    상기 제 2방향으로 인접한 두 개의 선택 게이트들이 복수의 제 2액티브 영역들의 중앙부를 상기 제 1방향으로 가로지르는 바 형태로 배치되는 서브 워드라인 드라이버.
  17. 제 14항에 있어서, 상기 복수의 제 2액티브 영역들 각각은
    상기 제 2방향으로 상기 메인 워드라인의 양측에 형성되어, 백바이어스 전압 배선과 연결되는 제 3메탈 콘택;
    상기 메인 워드라인과 상기 복수의 선택 게이트들 사이에 배치되어 서브 워드라인 구동신호의 배선과 연결되는 제 4메탈 콘택; 및
    상기 복수의 선택 게이트들 사이의 액티브 영역에 각각 배치되는 제 5메탈 콘택을 더 포함하는 서브 워드라인 드라이버.
  18. 제 7항에 있어서,
    상기 메인 워드라인의 배선은 계단 형태로 배치되는 서브 워드라인 드라이버.
  19. 제 1영역에서 제 1방향 및 제 2방향으로 소정 간격 이격되어 배치되는 복수의 제 1액티브 영역들;
    상기 제 1영역과 인접한 제 2영역에서 상기 제 1방향 및 상기 제 2방향으로 소정 간격 이격되어 배치되는 복수의 제 2액티브 영역들;
    상기 제 1방향으로 연장되어 상기 복수의 제 1액티브 영역들과 상기 복수의 제 2액티브 영역들을 가로지르는 제 1메인 워드라인; 및
    상기 제 1방향으로 연장되어 상기 복수의 제 1액티브 영역들과 상기 복수의 제 2액티브 영역들을 가로지르는 제 2메인 워드라인을 포함하고,
    상기 제 1메인 워드라인과 상기 제 2메인 워드라인 각각은
    상기 제 1방향으로 연장되는 제 1라인;
    상기 제 1방향으로 연장되며 상기 제 1라인과 상기 제 2방향으로 소정 간격 이격되는 제 2라인; 및
    상기 제 1방향의 일측 끝단에서 상기 제 2방향으로 상기 제 1라인과 상기 제 2라인을 서로 연결시키는 연결 라인을 포함하는 서브 워드라인 드라이버.
  20. 제 19항에 있어서, 상기 복수의 제 1액티브 영역들 각각은
    상기 제 2방향의 일측에 형성되어, 제 1그룹의 워드라인 선택신호 또는 제 2그룹의 워드라인 선택신호를 인가받기 위한 제 1메탈 콘택; 및
    상기 제 2방향의 타측에 형성되어, 서브 워드라인 구동신호의 배선과 연결되는 제 2메탈 콘택을 포함하는 서브 워드라인 드라이버.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210110012A (ko) 2020-02-28 2021-09-07 에스케이하이닉스 주식회사 서브 워드라인 드라이버
US11450375B2 (en) 2020-08-28 2022-09-20 Micron Technology, Inc. Semiconductor memory devices including subword driver and layouts thereof
US11488655B2 (en) 2020-08-28 2022-11-01 Micron Technology, Inc. Subword drivers with reduced numbers of transistors and circuit layout of the same
US11688455B2 (en) * 2020-09-22 2023-06-27 Micron Technology, Inc. Semiconductor memory subword driver circuits and layout
US11302381B1 (en) * 2021-02-08 2022-04-12 Micron Technology, Inc. Sub word line driver
CN115705854B (zh) * 2021-08-13 2024-07-05 长鑫存储技术有限公司 字线驱动器阵列及存储器
CN115172364B (zh) * 2022-09-02 2022-12-06 睿力集成电路有限公司 半导体结构及存储器
CN115410617A (zh) * 2022-09-19 2022-11-29 长鑫存储技术有限公司 字线驱动器以及存储装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2785717B2 (ja) * 1994-09-30 1998-08-13 日本電気株式会社 半導体記憶装置
KR0154663B1 (ko) 1995-10-18 1998-12-01 김광호 이중워드라인구조를 갖는 반도체메모리장치
KR100205007B1 (ko) * 1995-12-04 1999-06-15 윤종용 멀티-워드라인 드라이버를 갖는 반도체 메모리장치
JP3948790B2 (ja) * 1997-07-18 2007-07-25 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
KR100630529B1 (ko) * 2004-11-15 2006-09-29 주식회사 하이닉스반도체 반도체 메모리 장치의 워드라인 구동회로
KR100640651B1 (ko) * 2005-07-07 2006-11-01 삼성전자주식회사 워드라인 드라이버
KR100700147B1 (ko) * 2005-12-13 2007-03-28 삼성전자주식회사 반도체 메모리 장치의 서브 워드라인 구동회로 및 서브워드라인 구동 방법
KR100815180B1 (ko) * 2006-12-27 2008-03-19 주식회사 하이닉스반도체 선택적으로 네가티브 워드라인 구동을 하는 반도체메모리장치.
KR100933693B1 (ko) * 2007-11-02 2009-12-24 주식회사 하이닉스반도체 반도체 메모리 장치 내 워드 라인 구동회로
US8259529B2 (en) * 2008-08-21 2012-09-04 Hynix Semiconductor Inc. Semiconductor memory device and driving method thereof
US8279659B2 (en) * 2009-11-12 2012-10-02 Qualcomm Incorporated System and method of operating a memory device
KR20110090625A (ko) * 2010-02-04 2011-08-10 삼성전자주식회사 서브 워드라인 구동회로, 이를 포함하는 반도체 메모리 장치 및 서브 워드라인 구동회로의 제어 방법
KR101163045B1 (ko) 2010-07-05 2012-07-05 에스케이하이닉스 주식회사 워드라인 구동 회로 및 방법
KR20120087626A (ko) * 2011-01-28 2012-08-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20130068145A (ko) * 2011-12-15 2013-06-25 에스케이하이닉스 주식회사 서브 워드 라인 드라이버 및 이를 포함하는 반도체 집적 회로 장치
KR20160074907A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치의 워드라인 구동회로
KR20170037201A (ko) * 2015-09-25 2017-04-04 에스케이하이닉스 주식회사 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃
US9570192B1 (en) * 2016-03-04 2017-02-14 Qualcomm Incorporated System and method for reducing programming voltage stress on memory cell devices
KR20210110012A (ko) * 2020-02-28 2021-09-07 에스케이하이닉스 주식회사 서브 워드라인 드라이버

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