KR20170037201A - 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃 - Google Patents

서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃 Download PDF

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Abstract

본 출원의 일 실시예에 따른 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃은 서브 워드라인 드라이버의 PMOS 영역에 있어서, 다수의 활성영역과, 활성영역을 지나는 메인 워드라인이 배치되며, 메인 워드라인은 세 개의 게이트 라인을 포함하는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 것을 특징으로 한다.

Description

서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃{LAYOUT OF THE SEMICONDUCTOR MEMORY DEVICE INCLUDING A SUB WORDLINE DRIVER}
본 발명은 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃에 관한 것이다.
반도체 메모리 소자는 워드 라인 및 비트 라인에 연결된 메모리 셀들에 데이터를 기입하거나 독출하도록 동작한다. 워드 라인에 연결된 메모리 셀들은 하나의 로우(Row)를 형성하여 워드 라인에 인가되는 전압에 따라 동작한다.
반도체 메모리 소자의 용량이 증가함에 따라 하나의 워드 라인에 인가된 워드 라인 전압이 복수의 메모리 셀들에 제공되는 속도 지연 문제가 발생하게 되었다.
속도 지연을 감소시키기 위하여 워드 라인을 복수의 서브 워드라인으로 나누고, 각 서브 워드라인을 서브 워드라인 드라이버(Sub Word line Driver, SWD)로 구동하는 방식이 제안되고 있다.
본 출원에서는 서브 워드라인 드라이버 영역에서의 면적 증가를 최소화하면서 메탈 콘택과 게이트 라인의 공간 마진을 확보하기 위한 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 본 출원의 일 실시예에 따른 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃은 서브 워드라인 드라이버의 PMOS 영역에 있어서, 다수의 활성영역과, 활성영역을 지나는 메인 워드라인이 배치되며, 메인 워드라인은 세 개의 게이트 라인을 포함하는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 것을 특징으로 한다.
본 출원은 서브워드라인 드라이버에 3개의 게이트 라인이 지나도록 배치함에 따라 다음과 같은 효과가 있다.
첫째, 게이트 라인과 메탈 콘택들 사이의 공간 마진이 확보되는 효과가 있다.
둘째, 게이트 라인과 메탈 콘택들 사이의 공간 마진이 향상됨에 따라, 메탈 콘택이 낫 오픈되는 현상을 방지하여 소자의 특성이 향상되는 효과가 있다.
도 1은 일반적인 서브 워드라인 드라이버 영역을 도시한 레이아웃도이다.
도 2는 도 1의 문제점을 극복하기 위해 게이트 구조가 변경된 서브 워드라인 드라이버 영역을 도시한 레이아웃도이다.
도 3은 셀 매트 영역과 서브 워드라인 영역의 배치 관계를 도시한 도면이다.
도 4a 내지 도 4c는 본 출원의 일 실시예에 따른 서브 워드라인 드라이버 영역을 도시한 레이아웃도이다.
도 5a 내지 도 5c는 본 출원의 다른 실시예에 따른 서브 워드라인 드라이버 영역을 도시한 레이아웃도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 출원의 일 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 출원의 일 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 일반적인 서브 워드라인 드라이버를 도시한 레이아웃도이다.
도 1을 참조하면, 서브 워드라인 드라이버는 PMOS 영역 및 NMOS 영역에 다수의 활성영역(10, 15)이 배치된다. PMOS 영역의 활성영역(10)은 바 형태로 형성할 수 있으며, NMOS 영역의 활성영역(15)은 인접한 두 활성영역의 중앙부가 연결된 형태로 형성할 수 있다.
그리고, 활성영역(10, 15)을 지나는 두 개의 메인 워드라인(MWL1; 20, MWL2; 25)이 배치된다.
메인 워드라인은 제 1 메인 워드라인(20) 및 제 2 메인 워드라인(25)을 포함하며, 제 1 메인 워드라인(20) 및 제 2 메인 워드라인(25)은 각각 두 개의 게이트 라인(20a, 20b, 25a, 25b)가 핑거링된 구조로 배치되어 있다.
즉, 하나의 서브워드라인 드라이버에 4개의 게이트 라인(20a, 20b, 25a, 25b)이 배치된다.
그리고, 게이트 라인(20a, 20b, 25a, 25b) 양측에 메탈 콘택C1 ~ 메탈 콘택 C8, 메탈 콘택FX0, FX2, FX4, FX6들이 배치된다.
그러나, 소자의 크기가 감소함에 따라 도 1과 같은 구조에서는 서브 워드라인의 피치(Pitch)도 감소하게 된다. 그렇게 되면 게이트 라인와 메탈 콘택 사이의 공간 마진이 감소하게 되고, 이로 인해 콘택이 완전히 오픈되지 않는 낫 오픈(Not Open) 현상이 발생할 수 있다. 이러한 문제점을 극복하기 위해 도 2와 같은 구조가 제안되고 있다.
도 2를 참조하면, 서브 워드라인 드라이버는 PMOS 영역 및 NMOS 영역에 다수의 활성영역(100, 110)가 배치되고, 활성영역(100, 110)을 지나는 두 개의 메인 워드라인(MWL1, MWL2)이 배치된다. 두 개의 메인 워드라인은 각각 하나의 게이트 라인(120, 130)으로 구성된다.
그리고, 게이트 라인(120, 130) 양측에 메탈 콘택C1 ~ 메탈 콘택 C8, 메탈 콘택FX0, FX2, FX4, FX6들이 배치된다.
이러한 구조에서 PMOS 사이즈가 동일한 경우, 도 1에 도시된 구조보다 2배의 증가된 면적이 요구된다.
따라서, 하나의 서브 워드라인 드라이버에 4개의 게이트 라인이 배치되는 경우에는 게이트 라인과 메탈 콘택 간의 공간 마진이 부족한 문제가 발생한다.
또한, 이를 극복하기 위해 하나의 서브 워드라인 드라이버에 2개의 게이트 라인을 배치하는 경우에는 2배의 서브 워드라인 드라이버의 면적이 요구되어 넷 다이가 증가되는 문제가 발생할 수 있다.
도 3은 셀 매트 영역과 서브 워드라인 영역의 배치 관계를 도시한 도면이다.
도 3을 참조하면, 다수의 셀 매트(CELL MAT)들이 수직 방향 및 수평 방향으로 배열된다.
서브 워드라인 드라이버(SWD)는 수평 방향으로 배치되는 인접한 두 셀 매트들 사이에 배치된다. 서브 워드라인 드라이버(SWD)는 메인 워드라인(MWL)을 통해 입력되는 신호 및 워드라인 인에이블 드라이버(PXi Driver)의 출력신호들에 응답하여 서브 워드라인을 구동한다.
그리고, 수직 방향으로 배치되는 인접한 두 셀 매트들 사이에 센스 앰프(SA)가 배치된다. 센스 앰프들은 대응하는 셀 어레이 내의 비트라인의 데이터를 감지하여 증폭시키는 역할을 한다. 즉, 선택되는 메모리 셀(MC)의 데이터를 감지하여 증폭한다
도 4a 내지 도 4c는 본 출원의 일 실시예에 따른 서브 워드라인 드라이버를 도시한 레이아웃도이다.
서브 워드라인 드라이버는 PMOS 영역 및 NMOS 영역을 포함하며, PMOS 영역 및 NMOS 영역은 다수의 활성영역, 다수의 메인 워드라인 및 다수의 메탈 콘택을 포함한다.
도 4a는 서브 워드라인 드라이버에 배치된 활성영역을 도시한 것으로, 이를 참조하여 활성영역의 형태 및 배치 구조를 설명하면 다음과 같다.
PMOS 영역에 배치된 다수의 활성영역은 서로 일정 간격 이격되어 배치된 제 1 활성영역(200) 및 제 2 활성영역(210)을 포함한다. 제 1 활성영역(200)과 제 2 활성영역(210)이 이격되는 거리는 제한되지 않으며, 이격된 부분마다 그 거리가 상이하여도 무관하다.
제 1 활성영역(200)은 제 1 선폭(W1)을 갖는 제 1 부분(200a)과 제 1 선폭(W1)보다 작은 제 2 선폭(W2)을 갖는 제 2 부분(200b)이 연결된 형태로 형성된다. 이때, 제 1 활성영역(200)의 제 1 부분(200a) 및 제 2 부분(200b)의 일측은 제 1 방향(X방향)에 따른 동일 연장선상에 위치되도록 배치된다. 즉, 도 4a에 도시된 바와 같이 일측이 구부러진 'ㄱ' 또는 'ㄴ'의 형태일 수 있다.
또한, 제 2 활성영역(210)은 제 1 선폭(W1)보다 작은 제 3 선폭(W3)으로 형성되며, 제 3 선폭(W3)은 제 1 활성영역(200)의 제 2 부분(200b)의 선폭인 제 2 선폭(W)보다는 크게 형성되도록 한다.
여기서, 제 1 활성영역(200)의 제 1 선폭(W1) 및 제 2 선폭(W2)과 제 2 활성영역(210)의 제 3 선폭(W3)은 도 4a에 표시된 제 2 방향(Y방향)의 선폭을 나타낸다.
제 2 활성영역(210)은 제 1 활성영역(200)의 제 1 부분(200a)과 제 1 방향으로 인접하고, 제 1 활성영역(200)의 제 2 부분(200b)과 제 2 방향(Y방향)으로 인접하여 배치될 수 있다. 즉, 제 2 활성영역(210)은 제 1 활성영역(200)이 구부러진 부분의 내측에 배치된다.
하나의 제 1 활성영역(200)과 하나의 제 2 활성영역(210)을 한 쌍의 활성영역(A1)이라고 가정하면, 한 쌍의 활성영역(A1)은 인접한 다른 한 쌍의 활성영역(A2)과 일정 간격 이격되어 배치된다.
그리고, 한 쌍의 활성영역(A1)과 이와 인접한 다른 한 쌍의 활성영역(A2)은 서로 상하좌우가 대칭되도록 배치될 수 있다. 활성영역들의 배치 구조는 이에 한정하지 않으며, 동일 면적을 소모하는 범위 내에서 자유롭게 배치될 수 있다.
한편, NMOS 영역은 제 1 선폭(W1)을 갖는 제 3 활성영역(220)이 제 1 방향을 따라 일정 간격 이격되어 배치된다. 인접한 두 개의 제 3 활성영역(220)들은 중앙부에서 서로 연결된 형태로 형성된다.
도 4b는 도 4a에 도시된 활성영역들 상에 다수의 메인 워드라인MWL이 배치된 구조를 도시한 레이아웃도이다.
도 4b를 참조하면, PMOS 영역의 제 1 활성 영역(200) 및 제 2 활성 영역(210)과 NMOS 영역의 제 3 활성 영역(220)을 지나는 다수의 메인 워드라인MWL이 포함된다. 메인 워드라인MWL은 제 1 방향을 따라 연장된 라인 형태이며, 제 1 메인 워드라인(MWL1; 230) 및 제 2 메인 워드라인(MWL2; 235)을 포함할 수 있다.
제 1 메인 워드라인(230) 및 제 2 메인 워드라인(235)은 각각 하나 또는 두 개의 게이트 라인이 핑거링(fingering)된 구조로 형성되며, 제 1 메인 워드라인(230) 및 제 2 메인 워드라인(235)은 하나의 게이트 라인이 핑거링된 부분과 두 개의 게이트 라인이 핑거링된 부분을 모두 포함한다.
본 출원에서는 서브 워드라인 드라이버 영역에 3개의 게이트 라인이 지나도록 배치되어야 하므로, 동일 열상에 위치하는 제 1 메인 워드라인(230) 및 제 2 메인 워드라인(235)에 핑거링된 게이트 라인의 수가 총 3개가 되도록 배치하는 것이 바람직하다.
도 4b의 'A' 및 'B'를 참조하여 메인 워드라인과 게이트 라인과의 관계를 더욱 구체적으로 설명하면 다음과 같다.
먼저, 도 4b의 'A'를 참조하면, 동일 열 상에서 제 1 메인 워드라인(230)에 하나의 제 1 게이트 라인(230a)이 핑거링된 경우, 제 2 메인 워드라인(235)은 두 개의 게이트 라인, 즉, 제 1 게이트 라인(235a) 및 제 2 게이트 라인(235b)이 핑거링되도록 배치된다.
도 4b의 'B'를 참조하면, 제 1 메인 워드라인(230)에 두 개의 게이트 라인, 즉, 제 1 게이트 라인(230a) 및 제 2 게이트 라인(230b) 핑거링된 경우, 제 2 메인 워드라인(235)은 하나의 제 1 게이트 라인(230a)이 핑거링되도록 배치한다.
제 1 메인 워드라인(230)과 제 2 메인 워드라인(235)은 일정 부분에서는 하나의 게이트 라인이 핑거링되고, 또 다른 부분에서는 두 개의 게이트 라인이 핑거링되도록 배치하는 것이 바람직하다.
기존에는 2개의 메인 워드라인에 각각 두 개의 게이트 라인이 핑거링됨에 따라 하나의 서브 워드라인 드라이버에 총 4개의 게이트 라인이 지나도록 배치되었다.
그러나, 본 출원에서는 2개의 메인 워드라인에 부분적으로 하나 또는 두 개의 게이트 라인이 핑거링되도록 함으로써, 하나의 서브 워드라인 드라이버에 총 3개의 게이트 라인이 지나도록 배치한다. 이에 따라, 후속으로 배치되는 메탈 콘택들과 게이트 라인 사이에 공간 마진을 확보할 수 있다.
NMOS 영역 역시 제 3 활성 영역(220)을 지나는 제 1 메인 워드라인(MWL1; 230) 및 제 2 메인 워드라인(MWL2; 235)이 구비된다. NMOS 영역에서의 제 1 메인 워드라인(230) 및 제 2 메인 워드라인(235)은 각각 PMOS 영역의 제 1 메인 워드라인(230) 및 제 2 메인 워드라인(235)이 연장되어 배치되는 것이다.
그리고, NMOS 영역의 제 1 메인 워드라인(230) 및 제 2 메인 워드라인(235) 사이에 'ㄷ'자 형태의 워드라인(237)이 추가될 수 있다. 워드라인(237)은 제 3 활성 영역(220) 상에 배치되며, 인접한 워드라인(237)은 제 1 방향을 따라 일정간격 이격되어 배치된다. 인접한 두 워드라인(237)은 좌우 대칭되는 형태로 배치될 수 있다.
도 4c는 도 4b에 도시된 레이아웃도에 다수의 메탈 콘택이 추가 배치된 레이아웃을 도시한 도면이다.
도 4c를 참조하면, 제 1 메인 워드라인(230)의 제 1 게이트 라인(230a) 및 제 2 게이트 라인(230b) 양측의 제 1 활성영역(200) 및 제 2 활성영역(210) 상에 다수의 메탈 콘택이 배치된다.
또한, 제 2 메인 워드라인(235)의 제 1 게이트 라인(235a) 및 제 2 게이트 라인(235b) 양측의 제 1 활성영역(200) 및 제 2 활성영역(210) 상에도 다수의 메탈 콘택이 배치된다.
다수의 메탈 콘택들에 대해 더욱 구체적으로 설명하면, 제 1 메인 워드라인(230)의 제 1 게이트 라인(230a) 일측에는 메탈 콘택C1, 메탈 콘택C2, 메탈 콘택C3, 메탈 콘택 C4가 배치된다. 또한, 제 1 메인 워드라인(230)의 제 1 게이트 라인(230a)을 기준으로 각각의 메탈 콘택C1, 메탈 콘택C2, 메탈 콘택C3 및 메탈 콘택 C4와 대응되도록 메탈 콘택 FX6, 메탈 콘택 FX4, 메탈 콘택 FX2 및 메탈 콘택 FX0이 배치된다.
그리고, 제 2 메인 워드라인(235)의 제 2 게이트 라인(235a)의 일측에는 메탈 콘택C5, 메탈 콘택C6, 메탈 콘택C7 및 메탈 콘택C8이 배치된다. 또한, 제 2 메인 워드라인(235)의 제 2 게이트 라인(235b)을 기준으로 각각의 메탈 콘택C5, 메탈 콘택C6, 메탈 콘택C7 및 메탈 콘택C8과 대응되도록 메탈 콘택 FX6, 메탈 콘택 FX4, 메탈 콘택 FX2 및 메탈 콘택 FX0이 배치된다.
그리고, 제 2 활성영역(220)을 지나는 제 1 메인 워드라인(230)의 제 1 게이트 라인(230a) 일측 및 제 2 메인 워드라인(235)의 제 2 게이트 라인(235b) 타측에 각각 메탈 콘택FX4가 배치된다.
메탈 콘택C1 ~ 메탈 콘택C8은 각각의 서브 워드라인(260)과 연결되며, 메탈 콘택FX0 ~ 메탈 콘택FX6은 서브 워드라인 출력신호와 연결된다. 여기서는 게이트 라인의 배치를 더욱 명확하게 도시하기 위해 서브 워드라인과 메탈 콘택들과 연결 관계를 도시하지 생략하였으나, 다수의 서브 워드라인(260)은 각각 하나의 메탈 콘택C1 ~ 메탈 콘택C8과 접속되도록 배치될 수 있다.
이러한 서브 워드라인 드라이버는 총 8 개의 트랜지스터가 배치될 수 있는데, 이중 일부는 메탈 콘택을 공유하여 각각의 트랜지스터의 역할을 할 수 있다.
예컨대, 제 1 트랜지스터TR1는 제 1 활성영역(200)을 지나는 제 1 메인 워드라인(230)의 제 1 게이트 라인(230a)과 제 1 게이트 라인(230a) 양측에 배치된 메탈 콘택C1 및 메탈 콘택FX6을 포함한다.
제 2 트랜지스터TR2는 제 1 활성영역(200)을 지나는 제 2 메인 워드라인(235)의 제 1 게이트 라인(235a) 및 제 2 게이트 라인(235b)의 양측에 배치된 메탈 콘택FX6, 메탈 콘택C5 및 메탈 콘택FX6을 포함한다. 이때, 제 1 트랜지스터TR1 및 제 2 트랜지스터TR2는 제 1 메인 워드라인(230) 및 제 2 메인 워드라인(235) 사이에 배치된 메탈 콘택FX6을 공유할 수 있다.
제 3 트랜지스터TR3는 제 2 활성영역(210)을 지나는 제 2 메인 워드라인(235)과 메탈 콘택C6 및 메탈 콘택FX4을 포함한다.
제 4 트랜지스터TR4는 제 2 활성영역(210)을 지나는 제 1 메인 워드라인(2320)과 메탈 콘택C2 및 메탈 콘택FX4를 포함한다.
제 5 트랜지스터TR5, 제 6 트랜지스터TR6, 제 7 트랜지스터TR7 및 제 8 트랜지스터TR8은 각각 제 1 트랜지스터TR1 내지 제 4 트랜지스터TR4와 동일한 구성요소를 포함하고 있으므로, 그 설명을 생략하기로 한다.
또한, NMOS 영역은 제 1 메인 워드라인(230) 및 제 2 메인 워드라인(235) 양측에 메탈 콘택VBBW 및 메탈 콘택C1 ~ 메탈 콘택C8이 배치되며, 제 1 메인 워드라인(230) 및 제 2 메인 워드라인(235) 사이에 위치하는 워드라인(237) 내측에도 별도의 메탈 콘택VBBW이 배치된다.
상술한 바와 같이, 기존에 4개의 게이트 라인이 지나던 서브 워드라인 드라이버 구조를 3개의 게이트 라인이 지나는 구조로 변경함에 따라, 기존에 비해 게이트 라인과 메탈 콘택들 사이의 공간이 확보되는 효과를 얻을 수 있다.
도 5a 내지 도 5c는 본 출원의 제 2 실시예에 따른 서브 워드라인 드라이버를 도시한 레이아웃도이다.
서브 워드라인 드라이버는 PMOS 영역 및 NMOS 영역을 포함하며, PMOS 영역 및 NMOS 영역은 다수의 활성영역, 다수의 메인 워드라인 및 다수의 메탈 콘택을 포함한다.
도 5a는 서브 워드라인 드라이버에 배치된 활성영역을 도시한 것으로, 이를 참조하여 활성영역의 형태 및 배치 구조를 설명하면 다음과 같다.
PMOS 영역에 배치된 다수의 활성영역은 서로 일정 간격 이격되어 배치된 제 1 활성영역(300), 제 2 활성영역(310) 및 제 3 활성영역(315)을 포함한다. 제 1 활성영역(300), 제 2 활성영역(310) 및 제 3 활성영역(315)이 이격되는 거리는 제한되지 않으며, 이격된 부분마다 그 거리가 상이하여도 무관하다.
제 1 활성영역(300)은 제 1 선폭(W1)을 갖는 제 1 부분(300a)과 제 1 선폭(W1)보다 작은 제 2 선폭(W2)을 갖는 제 2 부분(300b)이 연결된 형태로 형성된다. 이때, 제 1 활성영역(300)의 제 1 부분(300a) 및 제 2 부분(300b)의 일측은 제 1 방향(X방향)에 따른 동일 연장선상에 위치되도록 배치된다. 즉, 도 5a에 도시된 바와 같이 일측이 구부러진 'ㄱ' 또는 'ㄴ'의 형태일 수 있다.
제 2 활성영역(310)은 제 1 선폭(W1)보다 작은 제 3 선폭(W3)으로 형성되며, 제 3 선폭(W3)은 제 1 활성영역(300)의 제 2 부분(300b)의 선폭인 제 2 선폭(W2)보다는 크게 형성되도록 한다.
제 3 활성영역(315)은 제 2 선폭(W2)보다 큰 제 4 선폭(W4)으로 형성된다.
여기서, 제 1 활성영역(300)의 제 1 선폭(W1) 및 제 2 선폭(W2), 제 2 활성영역(310)의 제 3 선폭(W3) 및 제 3 활성영역(315)의 제 4 선폭(W4)은 도 5a에 표시된 제 2 방향(Y방향)의 선폭을 나타낸다.
제 1 활성영역(300), 제 2 활성영역(310) 및 제 3 활성영역(315)은 각각 일정 간격 이격되어 배치된다. 제 2 활성영역(310)은 제 1 활성영역(300)의 제 1 부분(300a)과 제 1 방향(X방향)으로 인접하고, 제 1 활성영역(300)의 제 2 부분(300b)과 제 2 방향(Y방향)으로 인접하여 배치될 수 있다. 즉, 제 2 활성영역(310)은 제 1 활성영역(300)이 구부러진 부분의 내측에 배치된다.
제 1 활성영역(300) 및 제 2 활성영역(310)을 한 쌍의 활성영역(A1)이라고 가정하면, 한 쌍의 활성영역(A1)은 인접한 다른 한 쌍의 활성영역(A2)과 일정 간격 이격되어 배치된다. 그리고, 한 쌍의 활성영역(A1)과 이와 인접한 다른 한 쌍의 활성영역(A2)은 상하좌우가 대칭되도록 배치될 수 있다.
제 3 활성영역(315)은 제 1 활성영역(300) 및 제 2 활성영역(310)을 포함하는 'A1'의 일측에 배치되고, 'A2'의 타측에 배치된다. 즉, 제 3 활성영역(315)은 PMOS 영역의 외곽부에 배치되도록 한다.
여기서, 활성영역들의 배치 구조는 이에 한정하지 않으며, 동일 면적을 소모하는 범위 내에서 자유롭게 배치될 수 있다.
한편, NMOS 영역은 제 1 선폭(W1)을 갖는 제 4 활성영역(320)이 제 1 방향(X방향)을 따라 일정 간격 이격되어 배치된다. 인접한 두 개의 제 4 활성영역(320)들은 중앙부에서 서로 연결된 형태로 형성된다.
도 5b는 도 5a에 도시된 활성영역들 상에 다수의 메인 워드라인MWL이 배치된 구조를 도시한 레이아웃도이다.
도 5b를 참조하면, PMOS 영역의 제 1 활성 영역(300), 제 2 활성 영역(310) 및 제 3 활성영역(315)과 NMOS 영역의 제 4 활성 영역(320)을 지나는 다수의 메인 워드라인MWL이 배치된다. 메인 워드라인MWL은 제 1 방향(X방향)을 따라 연장된 라인 형태이며, 제 1 메인 워드라인(MWL1; 330) 및 제 2 메인 워드라인(MWL2; 335)을 포함할 수 있다.
제 1 메인 워드라인(330) 및 제 2 메인 워드라인(335)은 각각 하나 또는 두 개의 게이트 라인이 핑거링(fingering)된 구조로 형성된다.
제 1 메인 워드라인(330) 및 제 2 메인 워드라인(335)은 하나의 게이트 라인이 핑거링된 부분과 두 개의 게이트 라인이 핑거링된 부분을 모두 포함한다.
본 출원에서는 서브 워드라인 드라이버 영역에 3개의 게이트 라인이 지나도록 배치되어야 하므로, 동일 열상에 위치하는 제 1 메인 워드라인(330) 및 제 2 메인 워드라인(335)에 핑거링된 게이트 라인의 수는 총 3개가 되도록 배치하는 것이 바람직하다.
도 5b의 'A' 및 'B'를 참조하여 메인 워드라인과 게이트 라인의 관계를 더욱 구체적으로 설명하면 다음과 같다.
먼저, 도 5b의 'A'를 참조하면, 동일 열 상에서 제 1 메인 워드라인(330)에 하나의 제 1 게이트 라인(330a)이 핑거링된 경우, 제 2 메인 워드라인(335)은 두 개의 게이트 라인, 즉, 제 1 게이트 라인(335a) 및 제 2 게이트 라인(335b)이 핑거링되도록 배치된다.
도 5b의 'B'를 참조하면, 제 1 메인 워드라인(330)에 두 개의 게이트 라인 즉, 제 1 게이트 라인(330a) 및 제 2 게이트 라인(330b) 핑거링된 경우, 제 2 메인 워드라인(335)은 하나의 제 1 게이트 라인(330a)이 핑거링되도록 배치한다. 이때, 제 1 게이트 라인(330a) 및 제 2 게이트 라인(330b)이 핑거링된 부분은 제 1 게이트 라인(330a)만 배치되는 지점(도 5b의 'C' 참조.)에서 서로 연결된 형태로 배치될 수 있다.
또한, 제 2 메인 워드라인(335)은 PMOS 영역의 양끝단 즉, 제 3 활성영역(315)이 배치된 부분에서 두 개의 게이트 라인, 즉, 제 1 게이트 라인(335a) 및 제 2 게이트 라인(335b)이 핑거링되는 형태로 배치될 수 있다.
제 1 메인 워드라인(330)과 제 2 메인 워드라인(335)은 일정 부분에서는 하나의 게이트 라인이 핑거링되고, 또 다른 부분에서는 두 개의 게이트 라인이 핑거링되도록 배치하는 것이 바람직하다.
기존에는 2개의 메인 워드라인에 각각 두 개의 게이트 라인이 핑거링됨에 따라 하나의 서브 워드라인 드라이버에 총 4개의 게이트 라인이 지나도록 배치되었다.
그러나, 본 출원에서는 2개의 메인 워드라인에 각각 하나 또는 두 개의 게이트 라인이 핑거링되도록 함으로써, 하나의 서브 워드라인 드라이버에 총 3개의 게이트 라인이 지나도록 배치하도록 한다. 이에 따라 후속으로 배치되는 메탈 콘택들과 게이트 라인들 사이에 공간 마진이 향상되는 효과를 얻을 수 있다.
NMOS 영역 역시 제 4 활성 영역(320)을 지나는 제 1 메인 워드라인(MWL1; 330) 및 제 2 메인 워드라인(MWL2; 335)이 구비된다. NMOS 영역에서의 제 1 메인 워드라인(330) 및 제 2 메인 워드라인(335)은 각각 PMOS 영역의 제 1 메인 워드라인(330) 및 제 2 메인 워드라인(335)이 연장되어 배치되는 것이다.
그리고, NMOS 영역의 제 1 메인 워드라인(330) 및 제 2 메인 워드라인(335) 사이에 'ㄷ'자 형태의 워드라인(337)이 추가될 수 있다. 워드라인(337)은 제 1 방향(X방향)을 따라 일정간격 이격되어 배치되며, 인접한 두 워드라인(337)은 좌우 대칭되도록 배치될 수 있다.
도 5c는 도 5b에 도시된 레이아웃도에 다수의 메탈 콘택이 추가 배치된 레이아웃을 도시한 도면이다.
도 5c를 참조하면, 제 1 메인 워드라인(330)의 제 1 게이트 라인(330a) 및 제 2 게이트 라인(330b)에 양측의 제 1 활성영역(300) 및 제 2 활성영역(310) 상에 다수의 메탈 콘택이 배치된다.
다수의 메탈 콘택들에 대해 더욱 구체적으로 설명하면, 제 1 메인 워드라인(330)의 제 1 게이트 라인(330a) 일측에는 메탈 콘택C1, 메탈 콘택C2, 메탈 콘택C3, 메탈 콘택 C4가 배치된다. 또한, 제 1 메인 워드라인(330)의 제 1 게이트 라인(330a)을 기준으로 각각의 메탈 콘택C1, 메탈 콘택C2, 메탈 콘택C3 및 메탈 콘택 C4와 대응되도록 메탈 콘택 FX6, 메탈 콘택 FX4, 메탈 콘택 FX2 및 메탈 콘택 FX0이 배치된다.
그리고, 제 2 메인 워드라인(335)의 제 2 게이트 라인(335b)의 일측 및 타측에는 메탈 콘택C5, 메탈 콘택C6, 메탈 콘택C7 및 메탈 콘택C8이 배치된다. 또한, 제 2 메인 워드라인(335)의 제 2 게이트 라인(335b)을 기준으로 각각의 메탈 콘택C5, 메탈 콘택C6, 메탈 콘택C7 및 메탈 콘택C8과 대응되도록 메탈 콘택 FX6, 메탈 콘택 FX4, 메탈 콘택 FX2 및 메탈 콘택 FX0이 배치된다.
그리고, 제 2 활성영역(320)을 지나는 제 1 메인 워드라인(330)의 제 2 게이트 라인(330b) 일측 및 제 2 메인 워드라인(335)의 제 2 게이트 라인(335b) 타측에 각각 메탈 콘택FX0 및 메탈 콘택FX6이 배치된다.
메탈 콘택C1 ~ 메탈 콘택C8은 각각의 서브 워드라인(360)과 연결되며, 메탈 콘택FX0 ~ 메탈 콘택FX6은 서브 워드라인 출력신호와 연결된다. 여기서는 게이트 라인의 배치를 더욱 명확하게 도시하기 위해 서브 워드라인과 메탈 콘택들과 연결 관계를 도시하지 생략하였으나, 다수의 서브 워드라인(360)은 각각 하나의 메탈 콘택C1 ~ 메탈 콘택C8과 접속되도록 배치될 수 있다.
이러한 서브 워드라인 드라이버는 총 8 개의 트랜지스터가 배치될 수 있는데, 이중 일부는 메탈 콘택을 공유하여 각각의 트랜지스터의 역할을 할 수 있다.
예컨대, 제 1 트랜지스터TR1는 제 3 활성영역(315)을 지나는 제 2 메인 워드라인(335)의 제 1 게이트 라인(335a) 및 제 2 게이트 라인(335b) 양측에 배치된 메탈 콘택C5 및 메탈 콘택FX6을 포함한다.
그리고, 제 2 트랜지스터TR2는 제 2 활성영역(310)을 지나는 제 1 메인 워드라인(335)의 제 1 게이트 라인(335a) 및 제 2 게이트 라인(335b) 양측에 배치된 메탈 콘택C1 및 메탈 콘택FX6을 포함한다.
또한, 제 3 트랜지스터TR3은 제 1 활성영역(300)을 지나는 제 2 메인 워드라인(335)의 제 2 게이트 라인(335b)과 제 2 게이트 라인(335b) 양측에 배치된 메탈 콘택C6 및 메탈 콘택FX4을 포함한다.
제 4 트랜지스터TR4는 제 1 활성영역(300)을 지나는 제 1 메인 워드라인(330)의 제 1 게이트 라인(33a) 및 제 2 게이트 라인(330b)의 양측에 배치된 메탈 콘택C2 및 메탈 콘택FX4을 포함한다. 이때, 제 3 트랜지스터TR3 및 제 4 트랜지스터TR4는 제 1 메인 워드라인(330) 및 제 2 메인 워드라인(335) 사이에 배치된 메탈 콘택FX4을 공유할 수 있다.
제 5 트랜지스터TR5, 제 6 트랜지스터TR6, 제 7 트랜지스터TR7 및 제 8 트랜지스터TR8은 각각 제 1 트랜지스터TR1 내지 제 4 트랜지스터TR4와 동일한 구성요소를 포함하고 있으므로, 그 설명을 생략하기로 한다.
또한, NMOS 영역은 제 1 메인 워드라인(330) 및 제 2 메인 워드라인(335) 양측에 메탈 콘VBBW 및 메탈 콘택C1 ~ 메탈 콘택C8이 배치되며, 제 1 메인 워드라인(330) 및 제 2 메인 워드라인(335) 사이에 위치하는 워드라인(337) 내측에도 별도의 메탈 콘택VBBW이 배치된다.
상술한 바와 같이, 기존에 4개의 게이트 라인이 지나던 서브 워드라인 드라이버 구조를 3개의 게이트 라인이 지나는 구조로 변경함에 따라, 기존에 비해 게이트 라인과 메탈 콘택들 사이의 공간이 확보되는 효과를 얻을 수 있다.
이상의 설명은 본 출원의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 출원의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 출원에 개시된 실시예들은 본 출원의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 출원의 기술 사상의 범위가 한정되는 것은 아니다.
본 출원의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
200, 300 : 제 1 활성영역 200a, 300a : 제 1 부분
200b, 300b : 제 2 부분 210, 310 : 제 2 활성영역
220, 315 : 제 3 활성영역 320 : 제 4 활성영역
230 : 제 1 메인 워드라인 235 : 제 2 메인 워드라인
230a, 235a : 제 1 게이트 라인 230b, 235b : 제 2 게이트 라인
260 : 서브 워드라인

Claims (18)

  1. 서브 워드라인 드라이버의 PMOS 영역에 있어서,
    다수의 활성영역; 및
    상기 활성영역을 지나는 메인 워드라인이 배치되며,
    상기 메인 워드라인은 세 개의 게이트 라인을 포함하는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  2. 청구항 1에 있어서,
    상기 메인 워드라인은 제 1 방향을 따라 연장된 라인 형태인 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  3. 청구항 1에 있어서,
    상기 활성영역은
    제 1 선폭을 갖는 제 1 부분과 제 1 선폭보다 작은 제 2 선폭을 갖는 제 2 부분이 연결된 제 1 활성영역; 및
    제 3 선폭을 갖는 제 2 활성영역을 포함하며, 상기 제 1 선폭, 제 2 선폭 및 제 3 선폭은 상기 메인 워드라인이 연장된 방향과 교차되는 제 2 방향의 선폭을 나타내는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  4. 청구항 3에 있어서,
    상기 제 1 활성영역 및 제 2 활성영역은 일정 간격 이격되어 한 쌍의 활성영역으로 구성되며,
    상기 제 2 활성영역은 상기 제 1 활성영역의 제 1 부분과 제 1 방향으로 인접하고, 상기 제 2 활성영역은 상기 제 1 활성영역의 제 2 부분과 제 2 방향으로 인접하여 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  5. 청구항 4에 있어서,
    상기 제 1 활성영역 및 제 2 활성영역을 포함하는 한 쌍의 활성영역 및 이와 인접한 다른 한 쌍의 활성영역은 상기 제 1 활성영역 및 제 2 활성영역이 상하 좌우, 상하 또는 좌우 대칭적으로 배치된 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  6. 청구항 1에 있어서,
    상기 한 쌍의 활성영역 일측 및 이와 인접한 다른 한 쌍의 활성영역 타측에 상기 제 2 선폭보다 큰 제 4 선폭을 갖는 제 3 활성영역을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 레이아웃.
  7. 청구항 1에 있어서,
    상기 동일 열상에서 상기 메인 워드라인은
    한 개 또는 두 개의 게이트 라인이 핑거링된 제 1 메인 워드라인; 및
    한 개 또는 두 개의 게이트 라인이 핑거링된 제 2 메인 워드라인
    을 포함하는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  8. 청구항 1에 있어서,
    상기 게이트 라인 양측의 상기 활성영역 상에 배치되는 메탈 콘택을 더 포함하는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  9. 청구항 3에 있어서,
    상기 제 1 활성영역의 제 1 부분은 세 개의 게이트 전극이 지나도록 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  10. 청구항 9에 있어서,
    상기 세 개의 게이트 라인들 양측의 상기 제 1 활성영역 상에 메탈 콘택이 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  11. 청구항 10에 있어서,
    상기 제 1 활성영역은 두 개의 트랜지스터를 포함하는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  12. 청구항 11에 있어서,
    상기 두 개의 트랜지스터는
    상기 제 1 메인 워드라인 및 제 2 메인 워드라인 사이의 상기 제 1 활성영역 상에 배치된 상기 메탈 콘택을 공유하는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  13. 청구항 3에 있어서,
    상기 제 2 활성영역 및 제 3 활성영역은 두 개의 게이트 라인이 지나도록 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  14. 청구항 13에 있어서,
    상기 제 2 활성영역 및 제 3 활성영역의 상기 두 개의 게이트 라인들 양측에 메탈 콘택이 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  15. 서브 워드라인 드라이버 PMOS 영역에 있어서,
    바 형태의 제 1 활성영역 및 제 2 활성영역;
    상기 제 1 활성영역 및 제 2 활성영역을 지나는 제 1 메인 워드라인 및 제 2 메인 워드라인;
    상기 제 1 메인 워드라인 및 제 2 메인 워드라인은 각각 하나 또는 두 개의 게이트 라인이 핑거링된 구조인 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  16. 청구항 15에 있어서,
    상기 제 1 활성영역 및 제 2 활성영역은 일정 간격 이격되어 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  17. 청구항 15에 있어서,
    상기 제 1 활성영역 및 제 2 활성영역 상에서 상기 제 1 메인 워드라인 및 제 2 메인 워드라인은 각각 한 개 또는 두 개의 게이트 라인이 핑거링된 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  18. 청구항 16에 있어서,
    상기 제 1 활성영역 및 제 2 활성영역 일측에 제 3 활성영역; 및
    제 3 활성영역을 지나는 제 1 메인 워드라인을 더 포함하되, 상기 제 1 메인 워드라인은 두 개의 게이트 라인이 핑거링된 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
KR1020150136446A 2015-09-25 2015-09-25 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃 KR20170037201A (ko)

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