KR20110015803A

KR20110015803A - 반도체 메모리 소자

Info

Publication number: KR20110015803A
Application number: KR1020090073207A
Authority: KR
Inventors: 양향자; 박정수
Original assignee: 삼성전자주식회사
Priority date: 2009-08-10
Filing date: 2009-08-10
Publication date: 2011-02-17
Also published as: US20110032786A1; US8279703B2

Abstract

반도체 메모리 소자는 소자 분리 영역 및 소자 분리 영역에 의해 구분되는 활성 영역이 제1 방향으로 연장되어 형성된 기판, 적어도 하나의 게이트 라인, 및 적어도 하나의 게이트 탭을 포함한다. 적어도 하나의 게이트 라인은 기판이 소자 분리 영역 및 활성 영역 상부를 가로지르도록 제2 방향으로 연장되어 형성되며, 적어도 하나의 게이트 탭은 소자 분리 영역의 상부면을 모두 덮도록 제1 방향으로 연장된다. 반도체 메모리 소자는 소자 열화를 감소시킬 수 있다.

Description

반도체 메모리 소자 {Semiconductor memory device}

본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 반도체 메모리 소자 및 반도체 메모리 소자를 포함하는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 소자는 워드 라인 및 비트 라인에 연결된 메모리 셀들에 데이터를 기입하거나 독출하도록 동작한다. 워드 라인에 연결된 메모리 셀들은 하나의 로우(Row)를 형성하여 워드 라인에 인가되는 전압에 따라 각 메모리 셀이 동작한다.

반도체 메모리 소자의 용량이 증가함에 따라 하나의 워드 라인에 인가된 워드 라인 전압이 복수의 메모리 셀들에 제공되는 속도 지연 문제가 발생하게 되었다. 이러한 속도 지연을 감소시키기 위하여 워드 라인을 복수의 서브 워드 라인으로 나누고, 각 서브 워드 라인을 서브 워드 라인 드라이버(Sub Word line Driver, SWD)로 구동하는 방식이 제안되었다.

서브 워드 라인 드라이버는 메모리 셀을 선택하기 위하여 전원 전압 보다 높은 승압 전압을 사용하여 서브 워드 라인에 제공한다. 승압 전압은 서브 워드 라인 드라이버에 포함되어 있는 PMOS(P-type Metal Oxide Semiconductor)트랜지스터와 같은 풀-업 트랜지스터에 인가된다. 승압 전압에 기초하여 반복적으로 풀-업 트랜지스터가 동작하는 경우, HEIP(Hot Electron Induced Punch through)와 같은 열화 현상이 발생하여 대기 상태 전류(Stand by current)가 증가하는 등으로 반도체 메모리 소자의 신뢰성을 저하시킨다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 트랜지스터의 유효 채널 길이를 증가시키는 반도체 메모리 소자를 제공하는 것이다.

본 발명의 다른 일 목적은 승압 전압에 상응하는 높은 구동 전압을 반복적으로 인가하더라도 동작 신뢰성을 확보할 수 있는 반도체 메모리 소자를 포함하는 반도체 메모리 장치를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 메모리 소자는 소자 분리 영역 및 소자 분리 영역에 의해 구분되는 활성 영역이 제1 방향으로 연장되어 형성된 기판, 적어도 하나의 게이트 라인, 및 적어도 하나의 게이트 탭을 포함한다. 상기 적어도 하나의 게이트 라인은 상기 기판이 상기 소자 분리 영역 및 상기 활성 영역 상부를 가로지르도록 제2 방향으로 연장되어 형성되며, 상기 적어도 하나의 게이트 탭은 상기 소자 분리 영역의 상부면을 모두 덮도록 상기 제1 방향으로 연장된다. 실시예에 따라, 상기 제2 방향은 상기 제1 방향과 수직하는 방향일 수 있다.

일 실시예에 있어서, 상기 적어도 하나의 게이트 탭은 상기 소자 분리 영역과 인접하는 상기 활성 영역 일부의 상부면을 덮도록 확장될 수 있다. 예를 들어, 상기 적어도 하나의 게이트 탭은 상기 제2 방향으로 확장될 수 있다.

일 실시예에 있어서, 상기 적어도 하나의 게이트 라인은 상기 제1 방향으로 순차적으로 배치되고 게이트 전압이 동시에 인가되는 제1 게이트 라인 및 제2 게이트 라인을 포함할 수 있다. 상기 제1 및 제2 게이트 라인들은 서로 인접하여 제1 방향으로 배치될 수 있다. 상기 적어도 하나의 게이트 탭은 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 소자 분리 영역의 상부면을 모두 포함하여 인접하는 활성 영역 일부의 상부면까지 덮도록 형성될 수 있다. 상기 적어도 하나의 게이트 탭은 상기 제2 방향으로 반복하여 배치될 수 있다.

상기 제1 및 제2 게이트 라인들은 상기 제1 및 제2 게이트 라인들의 상기 제2 방향의 양단에 위치하는 상기 소자 분리 영역의 상부에서 상기 제1 방향으로 연장되어 서로 연결될 수 있다. 이 경우, 연결된 제1 및 제2 게이트 라인들은 사각 형상을 이루는 게이트 영역에 상응할 수 있다.

일 실시예에 있어서, 상기 적어도 하나의 게이트 라인은 상기 제1 방향으로 순차적으로 배치되고, 게이트 전압이 동시에 인가되는 제1 게이트 라인과 제2 게이트 라인 및 상기 게이트 전압이 동시에 인가되는 제3 게이트 라인과 제4 게이트 라인을 포함할 수 있다. 상기 제1 및 제2 게이트 라인들과 상기 제3 및 제4 게이트 라인들은 인접하여 형성될 수 있다. 예를 들어, 상기 게이트 전압은 워드 라인 활성화 신호의 전압 레벨에 상응할 수 있으며, 로우 어드레스에 기초하여 활성화될 수 있다. 상기 적어도 하나의 게이트 탭은 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 소자 분리 영역의 상부면을 모두 덮도록 상기 제1 방향으로 형성된 제1 게이트 탭 및 상기 제3 게이트 라인과 상기 제4 게이트 영역 사이의 소자 분리 영역의 상부면을 모두 덮도록 상기 제1 방향으로 상기 제1 게이트 탭과 동일선 상에 형성된 제2 게이트 탭을 포함할 수 있다. 실시예에 따라, 상기 제1 게이트 탭 및 상기 제2 게이트 탭은 상기 제2 방향으로 반복하여 배치될 수 있다. 또한, 상기 제1 게이트 탭 및 상기 제2 게이트 탭은 상기 제1 방향의 동일선 상에서 서로 이격될 수 있다. 상기 제1 및 제2 게이트 탭들이 이격되어 게이트 라인 쌍을 형성하는 제1 게이트 라인과 제2 게이트 라인, 및 제3 게이트 라인과 제4 게이트 라인에 상기 게이트 전압이 각각 동시에 인가될 수 있다.

일 실시예에 있어서, 상기 제1 게이트 라인 및 상기 제2 게이트 라인은, 상기 제2 방향의 양단에 위치하는 상기 소자 분리 영역의 상부에서 상기 제1 방향으로 연장되어 서로 연결되고, 상기 제3 게이트 라인 및 상기 제4 게이트 라인은, 상기 제2 방향의 양단에 위치하는 상기 소자 분리 영역의 상부에서 상기 제1 방향으로 연장되어 서로 연결될 수 있다. 상기 제1 및 제2 게이트 라인들과 상기 제3 및 제4 게이트 라인들은 각각 사각 형상을 이룰 수 있다.

일 실시예에 있어서, 상기 기판의 활성 영역 내부에는 소스 영역 및 드레인 영역이 형성될 수 있으며, 상기 적어도 하나의 게이트 라인에는 워드 라인 활성화 신호가 인가되고, 상기 소스 영역에는 서브 워드 라인 구동 신호가 인가되며, 상기 드레인 영역은 서브 워드 라인과 연결될 수 있다. 예를 들어, 상기 기판은 P형 기 판일 수 있으며, 상기 활성 영역은 N 웰 영역, 상기 소스/드레인 영역은 N형 불순물 영역, 및 상기 적어도 하나의 게이트 라인은 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터의 게이트 라인일 수 있다.

일 실시예에 있어서, 상기 반도체 메모리 소자는 제1 및 제2 트랜지스터를 더 포함할 수 있다. 상기 제1 트랜지스터는 접지 전압과 연결된 소스 영역, 상기 워드 라인 활성화 신호를 입력 받는 게이트 영역, 및 상기 워드 라인과 연결된 드레인 영역을 포함할 수 있다. 상기 제2 트랜지스터는 상기 접지 전압과 연결된 소스 영역, 서브 워드 라인 강압 전압을 입력 받는 게이트 영역, 및 상기 워드 라인과 연결된 드레인 영역을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 트랜지스터들은 NMOS (N-type MOS) 트랜지스터일 수 있다.

일 실시예에 있어서 상기 워드 라인 활성화 신호, 상기 서브 워드 라인 구동 신호, 및 상기 워드 라인 강압 신호는 로우 어드레스에 기초하여 생성될 수 있다. 상기 워드 라인 활성화 신호, 상기 서브 워드 라인 구동 신호, 및 상기 워드 라인 강압 신호는 어드레스 디코더에 의해 생성될 수 있다.

상기 다른 일 목적을 위하여, 반도체 메모리 장치는 서브 워드 라인 드라이버 및 메모리 셀 어레이를 포함한다. 상기 서브 워드 라인 드라이버는 워드 라인 활성화 신호에 응답하여 서브 워드 라인에 서브 워드 라인 구동 신호를 제공한다. 상기 서브 워드 라인 드라이버는 메인 워드 라인 및 서브 워드 라인에 연결될 수 있다. 상기 워드 라인 활성화 신호 및 서브 워드 라인 구동 신호는 로우 어드레스에 기초하여 어드레스 디코더에서 생성될 수 있다. 상기 메모리 셀 어레이는 상기 서브 워드 라인 및 비트 라인 쌍 중 하나와 각각 연결되는 복수의 메모리 셀들을 포함한다. 상기 서브 워드 라인 드라이버는 소자 분리 영역 및 상기 소자 분리 영역에 의해 구분되는 활성 영역이 제1 방향으로 연장되어 형성된 기판, 적어도 하나의 게이트 라인 및 적어도 하나의 게이트 탭을 포함한다. 상기 적어도 하나의 게이트 라인은 상기 기판의 상기 소자 분리 영역 및 상기 활성 영역 상부를 가로지르도록 제2 방향으로 연장되어 형성된다. 상기 적어도 하나의 게이트 탭은 상기 소자 분리 영역의 상부면을 모두 덮도록 상기 제1 방향으로 연장된다.

일 실시예에 있어서, 상기 적어도 하나의 메모리 셀은 상기 반도체 메모리 장치의 종류에 따라 상이한 구성을 가질 수 있다. 상기 반도체 메모리 장치가 DRAM(Dynamic Random Access Memory)인 경우에, 상기 메모리 셀은 트랜지스터 및 캐패시터를 포함하여 구현될 수 있다. 상기 트랜지스터는 상기 캐패시터의 일측과 연결된 제1 단, 상기 워드 라인에 연결된 게이트, 및 상기 비트 라인에 연결된 제2 단을 포함할 수 있다. 상기 캐패시터는 상기 트랜지스터의 상기 제1 단 및 접지 전압의 사이에 연결될 수 있다.

일 실시예에 있어서, 상기 반도체 메모리 장치는 어드레스 디코더 및 감지 증폭기를 더 포함할 수 있다.

상기와 같은 본 발명의 실시예들에 따른 반도체 메모리 소자는 높은 전압을 반복적으로 인가받는 경우에도 드라이버 트랜지스터의 유효 채널 길이가 감소하지 않도록 게이트 탭을 포함하여 동작 신뢰성을 향상시킬 수 있다.

또한, 상기와 같은 본 발명의 실시예들에 따른 반도체 메모리 소자는 소자의 열화로 인한 문턱 전압의 변화를 감소시켜 게이트 전압에 따른 동작 특성을 향상시킬 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있 을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하 게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타내는 블록도이다.

도 1을 참조하면, 반도체 메모리 소자는 메모리 셀 어레이 영역(ARRAY), 감지 증폭기 영역(SAs), 서브 워드 라인 드라이버 영역(SWDs), 및 컨졍션 영역(CONJ)을 포함할 수 있다.

메모리 셀 어레이 영역(ARRAY)은 서브 워드 라인(SWL) 및 비트 라인 쌍(BL, BLB)중 하나에 각각 연결된 복수 개의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 각 서브 워드 라인 드라이버(SWD)에 연결되어 있어 워드 라인 활성화 신호(WLEi) 및 서브 워드 라인 구동 신호(PXjD)에 기초하여 동작한다. 워드 라인 활성화 신호(WLEi)는 로우 어드레스에 기초하여 생성되며, 메인 워드 라인(MWL)에 공급된다. 워드 라인 활성화 신호(WLEi) 및 서브 워드 라인 구동 신호(PXjD)은 로우 어드레스에 포함된 각각의 상이한 비트에 의하여 활성화되며, 활성화된 서브 워드 라인 구동 신호(PXjD)가 상응하는 서브 워드 라인(SWL)에 공급되어 메모리 셀(MC)에 데이터를 기입하거나 메모리 셀(MC)에 기입되어 있는 데이터를 독출한다.

메인 워드 라인(MWL)이 복수의 서브 워드 라인들(SWL)로 나눠지기 때문에 워드 라인 전압 전달 지연에 의한 동작 속도의 미스 매칭 및 워드 라인 배선 저항의 영향을 줄일 수 있다.

메모리 셀(MC)은 반도체 메모리 소자의 종류에 따라 상이한 구성을 가질 수 있다. 예를 들어, 반도체 메모리 소자가 DRAM(Dynamic Random Access Memory)인 경우, 각 메모리 셀(MC)은 적어도 하나의 트랜지스터 및 캐패시터를 포함할 수 있다. 적어도 하나의 트랜지스터는 서브 워드 라인(SWL) 및 비트 라인에 연결되며, 서브 워드 라인(SWL)에 인가된 신호에 응답하여 각 비트 라인의 전압을 캐패시터에 공급한다. 캐패시터는 트랜지스터의 일 단자 및 접지 전압 사이에 연결될 수 있다. 반도체 메모리 소자가 캐패시터에 전하를 저장하는 경우, 방전이 일어날 수 있어, 주기적으로 캐패시터에 저장되어 있는 전하를 읽어 다시 저장해주는 리프레시를 수행하기 위하여 별도의 리프레시 회로를 포함할 수 있다.

메모리 셀(MC)이 DRAM 구성을 가지는 경우, 반도체 메모리 장치는 PSRAM(Pseudo Static RAM)으로 구현될 수 있다. PSRAM은 내부적으로는 DRAM의 셀 구조를 이용하면서 SRAM과 유사한 동작을 하는 반도체 메모리 장치이다. 각 메모리 셀은 하나의 트랜지스터와 하나의 캐패시터를 포함하고 있어 UtRAM(Unit transistor RAM)이라고도 일컬어진다. 서브 워드 라인 드라이버 영역(SWDs)은 복수의 서브 워드 라인 드라이버들(SWD)을 포함한다. 도 1에는 하나의 워드 라인 활성화 신호(WLEi)에 의하여 8 개의 서브 워드 라인 드라이버(SWD)가 제어되는 실시예가 도시되어 있으나, 하나의 워드 라인 활성화 신호(WLEi)에 의하여 제어되는 서브 워드 라인 드라이버(SWD)의 개수는 실시예에 따라 변경될 수 있다. 각 서브 워드 라인 드라이버(SWD)는 서브 워드 라인 구동 신호(PXjD), 워드 라인 활성화 신호(WLEi), 및 서브 워드 라인(SWL)에 연결된다.

서브 워드 라인 드라이버(SWD)에 공급되는 서브 워드 라인 구동 신호(PXjD) 는 로우 어드레스에 기초하여 생성될 수 있다. 서브 워드 라인 드라이버(SWD)는 워드 라인 활성화 신호(WLEi)에 응답하여 서브 워드 라인 구동 신호(PXjD)를 서브 워드 라인(SWL)에 공급한다. 활성화된 서브 워드 라인 구동 신호(PXjD)는 반도체 메모리 소자에서 사용하는 내부 전압 중에서 가장 높은 승압 전압(VPP)에 상응할 수 있다. 예를 들어, 승압 전압(VPP)은 2.8V 정도일 수 있기 때문에, 서브 워드 라인 드라이버(SWD)가 반복적으로 승압 전압(VPP)에 기초하여 동작하게 되는 경우, 소자 열화 현상에 의하여 신뢰성이 취약해질 수 있다.

소자 열화 현상을 개선하기 위하여 서브 워드 라인 드라이버(SWD)의 소자 분리 영역의 상부면을 모두 덮도록 게이트 탭이 연장되어 형성될 수 있다. 게이트 탭은 소자 분리 영역을 모두 덮으면서 소자 분리 영역과 인접하는 활성 영역 일부의 상부면을 덮도록 확장되어 형성될 수 있다. 소자 분리 영역의 상부면을 모두 덮는 게이트 탭이 형성되면 게이트 영역이 소자 분리 영역과 인접하는 경계에서 게이트 영역의 하부에 형성되는 채널이 유효 채널 길이를 효과적으로 확보할 수 있게 하여 소자 신뢰성을 향상시킬 수 있다.

감지 증폭기 영역(SAs)에는 복수의 감지 증폭기들이 포함될 수 있으며, 비트라인 쌍(BL, BLB)에 연결되어 연결된 메모리 셀(MC)에 기입되어 있는 데이터를 독출하여 증폭하거나, 메모리 셀에 기입할 데이터를 증폭하여 비트 라인에 제공할 수 있다. 감지 증폭기 영역(SAs)에는 기입할 데이터 혹은 독출한 데이터를 일시적으로 저장하는 래치(Latch) 및 비트 라인 쌍(BL, BLB)을 프리차지 하거나 등화시키는 등화기(Equalizer)가 더 포함될 수 있다.

컨졍션 영역(CONJ)에서는 서브 워드 라인 구동 신호(PXjD)가 각 서브 워드 라인 드라이버(SWD)에 제공될 수 있도록 상응하는 서브 워드 라인 드라이버(SWD)와 전기적으로 연결된다. 서브 워드 라인 구동 신호(PXjD)는 로우 어드레스에 기초하여 별도의 어드레스 디코더에 의하여 제공될 수 있다. 예를 들어, 로우 어드레스에 의하여 선택된 j번째 서브 워드 라인에 서브 워드 라인 구동 신호(PXjD)가 제공될 수 있다.

반도체 메모리 장치는 본 발명에 따른 반도체 메모리 소자를 포함하여, 호스트 인터페이스 부, 제어기, 어드레스 디코더, 및 주변 회로를 더 포함할 수 있다.

호스트 인터페이스 부는 호스트와 같은 외부 장치와 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E, SATA(Serial Advanced Technology Attachment), PATA(Parallel ATA), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜 등을 통하여 통신하여 명령을 인가 받거나, 데이터를 출력한다.

호스트 인터페이스 부는 반도체 메모리 장치 내부에 적합한 형태로 인터페이스를 변환하여 제어기에 제공한다.

제어기는 호스트 인터페이스 부와 통신하여 데이터의 기입 혹은 독출 여부를 결정하는 동작 모드 신호 및 어드레스 신호를 생성할 수 있다.

어드레스 디코더는 제어기로부터 수신한 어드레스 신호에 기초하여 각 메모리 셀에 로우 어드레스 신호 및 컬럼 어드레스 신호를 제공할 수 있다. 어드레스 디코더는 로우 디코더 및 칼럼 디코더를 포함할 수 있으며, 로우 디코더는 워드 라인 활성화 신호(WLEi) 및 서브 워드 라인 구동 신호(PXjD)를 생성하여 서브 워드 라인 드라이버에 전송한다.

활성화된 서브 워드 라인(SWL)에 인가되는 서브 워드 라인 구동 신호(PXjD)는 워드 라인 활성화 신호(WLEi)와 실질적으로 동일한 동작 특성을 가질 수 있다. 로우 디코더는 로우 어드레스에 기초하여 서브 워드 라인 구동 신호(PXjD)와 상보적인 관계를 가지는 서브 워드 라인 강압 신호(PXjB)를 제공할 수 있다. 로우 디코더는 선택된 서브 워드 라인 구동 신호(PXjD) 및 서브 워드 라인 강압 신호(PXjB)를 서브 워드 라인 드라이버(SWD)에 제공할 수 있다.

도 2는 본 발명의 일 실시예에 따른 서브 워드 라인 드라이버를 나타내는 회로도이다. 이하에서는 로우 어드레스에 기초하여 i번째 메인 워드 라인이 선택되고, i번째 메인 워드 라인에 의해 제어되는 복수의 서브 워드 라인 드라이버 중에서 j번째 서브 워드 라인 드라이버가 선택된 경우를 예로 들어 설명한다.

도 2를 참조하면, 서브 워드라인 드라이버(SWD)는 제1 PMOS 트랜지스터(MP1), 제2 PMOS 트랜지스터(MP2), 제1 NMOS(N type MOS) 트랜지스터(MN1), 및 제2 NMOS 트랜지스터(MN2)를 포함할 수 있다.

제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 서브 워드 라인 구동 신호(PXjD)를 입력 받는 소스, 워드 라인 활성화 신호(WLEi)를 입력 받는 게이트, 및 서브 워드 라인(SWL)과 연결된 드레인을 포함한다. 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)의 게이트는 메인 워드 라인(MWL)에 연결된다. 워드 라인 활성화 신 호(WLEi)에 의하여 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)의 게이트들에는 게이트 전압이 동시에 인가될 수 있다.

제1 NMOS 트랜지스터(MN1)는 접지 전압(VSS)과 연결된 소스, 워드 라인 활성화 신호(WLEi)를 입력 받는 게이트, 및 서브 워드 라인(SWL)과 연결된 드레인을 포함한다. 제2 NMOS 트랜지스터(MN2)는 접지 전압(VSS)과 연결된 소스, 서브 워드 라인 강압 신호(PXjB)를 입력 받는 게이트, 및 서브 워드 라인(SWL)과 연결된 드레인을 포함한다.

제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 워드 라인 활성화 신호(WLEi)에 응답하여 턴-온되어 서브 워드 라인 구동 신호(PXjD)를 서브 워드 라인(SWL)에 제공한다. 로우 어드레스 신호에 기초하여 서브 워드 라인 구동 신호(PXjD)가 활성화 되는 경우, 서브 워드 라인 구동 신호(PXjD)는 승압 전압(VPP)에 상응하는 게이트 전압일 수 있다. 승압 전압(VPP)은 전원 전압(VDD)을 펌핑하여 생성되어, 전원 전압(VDD)보다 높은 전압 레벨을 가진다.

서브 워드 라인 강압 신호(PXjB)는 서브 워드 라인(SWL)의 전압을 강하시키는 역할을 한다. 예를 들어, 워드 라인 활성화 신호(WLEi)가 제1 NMOS 트랜지스터(MN1)의 문턱 전압 보다 높은 값을 가지는 경우, 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 턴-오프되고, 제1 NMOS 트랜지스터(MN1)는 턴-온 된다. 워드 라인 강압 신호(PXjB)는 제2 NMOS 트랜지스터(MN2)가 턴-온되어 제1 NMOS 트랜지스터(MN1)와 함께 서브 워드 라인(SWL)의 전압을 하강시킨다. 예를 들어, 워드 라인 활성화 전압(WLEi)이 활성화 되고 서브 워드 라인 구동 신호(PXjD)가 비활성화된 상태에서 경우, 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)의 게이트 및 소스에 접지 전압(VSS)이 인가되어 서브 워드 라인(SWL)의 전압 레벨이 접지 전압으로 유지되어야 함에도 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)의 문턱 전압으로 유지되는 현상이 발생하기도 한다. 제2 NMOS 트랜지스터(MN2)는 서브 워드 라인(SWL)의 전압을 전원 전압(SWL)으로 하강시켜, 복수의 서브 워드 라인(SWL) 사이에서 커플링 현상을 억제할 수 있다.

즉, 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 풀-업 트랜지스터, 제1 및 제2 NMOS 트랜지스터들(MN1, MN2)은 풀-다운 트랜지스터로 기능할 수 있다. 달리 말하면, 제1 및 제2 PMOS 트랜지스터(MP1, MP2)는 풀-업 트랜지스터 부, 제1 및 제2 NMOS 트랜지스터(MN1, MN2)는 풀-다운 트랜지스터 부를 구성할 수 있다.

특정한 서브 워드 라인(SWL)이 반복적으로 선택되는 경우, 승압 전압(VPP)에 상응하는 고전압이 제1 및 제2 PMOS 트랜지스터(MP1, MP2)의 소스 영역에 반복적으로 인가되어 소스 영역이 열화될 뿐만 아니라, 소스 영역 및 드레인 영역에 인가된 전압에 의하여 게이트 영역 하부의 활성 영역에 형성되는 채널을 통과하는 전자가 순간적으로 증가하여 핫 캐리어가 생성되거나 단채널 효과를 일으킬 수 있다. 소자 열화 현상 및 전자의 비정상적 이동에 의한 동작 신뢰성 저하를 개선하기 위하여 본 발명의 실시예에 따라서 적어도 하나의 PMOS 트랜지스터들의 게이트 영역 사이의 소자 분리 영역의 상부면을 모두 덮도록 소자 분리 영역이 형성된 방향으로 게이트 탭(Tab)을 연장하여 형성한다. 실시예에 따라서, 하나의 서브 워드 라인 드라이버에 포함된 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 PMOS 트랜지스터 쌍을 형성할 수 있으며, 게이트 탭은 각 PMOS 트랜지스터 쌍을 분리시키는 범위에서 서로 이격되도록 형성될 수 있다.

도 3은 서브 워드 라인 드라이버의 동작을 설명하기 위한 도면이다.

t1 시점에서, 데이터를 기입하거나 독출할 메모리 셀의 주소에 해당하는 로우 어드레스에 의하여 하나의 서브 워드 라인(SWL)이 선택된다. 즉, 선택된 하나의 서브 워드 라인(SWL)에 상응하는 워드 라인 활성화 신호(WLEi), 서브 워드 라인 구동 신호(PXjD), 및 서브 워드 라인 강압 신호(PXjB)가 활성화된다. 워드 라인 활성화 신호(WLEi)는 논리 상태 “로우”, 서브 워드 라인 구동 신호(PXjD)는 논리 상태 “하이”, 서브 워드 라인 강압 신호(PXjB)는 논리 상태 ‘로우’에 상응하도록 활성화된다.

도 2의 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 턴-온 되고 제1 및 제2 NMOS 트랜지스터들(MN1, MN2)은 턴-오프되어, 활성화된 서브 워드 라인 구동 신호(PXjD)를 서브 워드 라인(SWL)에 공급하여 서브 워드 라인(SWL) 전압 레벨을 끌어올린다. 활성화된 서브 워드 라인(SWL)에 의하여 서브 워드 라인(SWL)에 연결된 메모리 셀에 데이터 입출력이 이루어진다.

t2 시점에서, 해당하는 서브 워드 라인(SWL)이 연결된 메인 워드 라인(MWL)에 해당하는 다른 서브 워드 라인을 선택하는 로우 어드레스 신호가 인가된 경우, 즉, j번째 서브 워드 라인이 선택되지 않은 경우를 가정할 수 있다. 워드 라인 활성화 신호(WLEi)는 논리 상태 “로우”로 유지되나, 서브 워드 라인 구동 신호(PXjD) 및 서브 워드 라인 강압 신호(PXjB)는 각각 논리 상태 “로우” 및 논리 상태 “하이”로 변한다.

제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 턴-온 상태를 유지하나, 서브 워드 라인 구동 신호(PXjD)가 논리 상태 ‘로우’에 상응하고, 제2 NMOS 트랜지스터(MN2)가 턴-온 되므로 서브 워드 라인(SWL)의 전압 레벨은 접지 전압(VSS)으로 강하된다.

도 4는 본 발명의 일 실시예에 따른 서브 워드 라인 드라이버에 포함된 트랜지스터의 레이아웃을 나타내는 평면도이다.

트랜지스터는 소자 분리 영역(10), 활성 영역(20), 적어도 하나의 게이트 영역(30), 적어도 하나의 게이트 탭(40), 및 반도체 기판(60)을 포함할 수 있다. 예를 들어, 트랜지스터는 풀-업 트랜지스터로, 도 2의 PMOS 트랜지스터들(MP1, MP2)일 수 있다.

소자 분리 영역(10)은 반도체 기판(60) 상에 쉘로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 공정을 이용하여 제1 방향으로 연장되어 형성될 수 있다. 쉘로우 트렌치 소자 분리 공정은 집적도가 높은 반도체 메모리 장치의 디자인 룰(Design Rule)에 적합하여 좁은 채널 너비를 가지는 복수의 트랜지스터들의 격리에 이용된다. 소자 분리 영역(10)은 반도체 메모리 소자가 형성될 기판의 소정 영역에 제1 방향으로 트렌치(trench)를 식각하여 형성한 후, 절연막으로 트렌치를 채워 형성될 수 있다. 절연막으로 트렌치를 채우는 과정에서 실리콘과 같은 기판으로 불순물이 침투하는 것을 방지하기 위하여 열산화를 거치고, 트렌치를 채워 넣은 후에 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 통하 여 평탄화 과정을 거쳐 마스크 층인 질화막을 제거하면, 활성 영역(20)이 트렌치로 구분되어 각 트랜지스터들이 격리된다.

반도체 기판(60)은 소자 분리 영역(10)이 제1 방향으로 연장되어 되어 활성 영역(20) 및 소자 분리 영역(10)이 구분될 수 있다. 반도체 기판(60)은 실리콘 기판, 게르마늄(germanium) 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon on insulator; SOI) 기판, 및 게르마늄-온-인슐레이터(Germanium on insulator; GOI) 기판을 포함할 수 있다. 소자 분리 영역(10)은 실리콘 부분 산화법(Local Oxidation of Silicon; LOCOS) 을 사용하여 형성될 수도 있다. 실리콘 부분 산화법은 실리콘 질화막(silicon nitride)이 덮여있지 않은 국부적인 영역에 열산화 막을 생성하여 소자 분리 영역을 형성하는 방법이다.

활성 영역(20)은 반도체 기판(60) 상에서 소자 분리 영역(10)을 제외한 부분으로 정의된다. 따라서 활성 영역(20)은 소자 분리 영역(10)과 동일한 제1 방향으로 형성된다. 활성 영역(20) 내부에는 소스 영역 및 드레인 영역이 형성될 수 있다. PMOS 트랜지스터에서 활성 영역은 N형 기판, 혹은 P형 기판 내에 형성된 N 웰 영역에 상응할 수 있으며, 소스 및 드레인 영역은 N형 불순물 영역에 상응할 수 있다. 게이트 영역(30)은 반도체 기판(60) 상의 소자 분리 영역(10) 및 활성 영역(20) 상을 가로지르는 제2 방향으로 형성된다. 예를 들어, 제2 방향은 제1 방향과 직교하는 방향일 수 있으며, 제1 방향은 도 4에 도시된 x축 방향 및 제2 방향은 y축 방향에 각각 상응할 수 있다. 게이트 영역(30)은 제1 게이트 라인(431) 및 제2 게이트 라인(433)을 포함할 수 있다. 제1 게이트 라인(431)은 도 2의 제1 PMOS 트 랜지스터(MP1)에 포함될 수 있으며, 제2 게이트 라인(433)은 제2 PMOS 트랜지스터(MP2)에 포함될 수 있다. 제1 및 제2 게이트 라인들(431, 433)에는 동일한 시점에서 활성화되는 워드 라인 활성화 신호(WLEi)가 인가될 수 있다. 즉, 제1 및 제2 게이트 라인들(431, 433)에는 게이트 전압이 동시에 인가될 수 있다.

실시예에 따라, 제1 및 제2 게이트 라인들(431, 433)은 제1 방향의 양단에 위치하는 소자 분리 영역(10)의 상부에서 제1 방향으로 연장되어 서로 연결될 수 있다. 제1 및 제2 게이트 라인들(431, 433)이 연장되어 서로 연결된 경우, 게이트 영역(30)은 사각 형상을 이룰 수 있다.

게이트 영역(30)은 반도체 기판(60) 상부에 게이트 절연막, 게이트 도전막 및 게이트 마스크층을 순차적으로 형성한 다음, 게이트 마스크층, 게이트 도전막 및 게이트 절연막을 패터닝하여 게이트 절연막 패턴, 게이트 전극 및 게이트 마스크를 포함하는 게이트 구조물에 의하여 형성될 수 있다. 게이트 전극은 도핑된 폴리실리콘막, 금속막 또는 도전성 금속 질화막과 같은 단일막 구조를 가질 수 있다. 또한, 게이트 전극은 도핑된 폴리실리콘막, 금속막 및/또는 도전성 금속 질화막을 포함하는 이중막 구조를 가질 수도 있다. 게이트 마스크는 게이트 전극과 게이트 절연막 패턴에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 반도체 기판(60) 상부에 형성된 활성 영역(20) 내부에 형성된 소스 영역 및 드레인 영역에 인가된 전압 차이에 기초하여 게이트 영역(30) 하부에 형성되는 채널을 이동하는 전자 및 홀은 게이트 영역(30)과 소자 분리 영역(10)이 인접하는 부분에서는 전자-홀 쌍(Electron Hole Pair, EHP)으로 생성될 수 있다. 소스 영역에 승압 전 압(VPP)과 같은 고전압이 인가되는 경우, 순간적으로 많은 전자-홀 쌍이 생성되고, 생성된 전자-홀 쌍 중에서 전자는 핫 캐리어(Hot carrier)로써 활성 영역(20)과 소자 분리 영역(10)의 경계인 계면 부분을 따라 흘러 대기 전류를 증가 시키고 구동 전류를 감소시키는 소자 열화 현상을 발생시킬 수 있다.

또한 핫 캐리어에 의하여 활성 영역(20) 상에 형성된 게이트 영역(30) 하부에 형성된 채널이 쇼트(short)되는 단채널 효과(short channel effect)가 발생할 수 있다. 단채널 효과는 전자-홀 쌍이 채널의 경계 부분에서 결합하여 이동하지 않음에 따라 유효 채널 길이가 감소되는 것을 의미한다. 단채널 효과에 의해 트랜지스터의 문턱 전압이 상이해져, 트랜지스터의 온/오프 동작이 제대로 수행되지 못하고 트랜지스터를 통하여 전달되어야 할 구동 전류의 흐름을 방해하게 되면, 서브 워드 라인(SWL)에 전달되어야 할 승압 전압(VPP)이 전달되지 않을 수 있다. 또한, 누설 전류의 영향으로 반도체 소자 특성이 열화될 수 있기 때문에 게이트 영역(30)이 소자 분리 영역(10)과 인접하는 부분에 유효 채널을 확보하기 위하여 제1 방향으로 게이트 탭을 연장하여 형성할 수 있다.

게이트 탭(40)은 소자 분리 영역(10)의 상부면을 모두 덮도록 제1 방향으로 연장될 수 있으며, 게이트 영역(30)이 소자 분리 영역(10)과 인접하는 게이트 라인들(431, 433)의 양 측벽을 포함하여 형성될 수 있다. 실시예에 따라, 게이트 탭(40)은 소자 분리 영역(10)과 인접하는 활성 영역(20)의 상부면을 덮도록 확장되어 형성될 수 있다.

예를 들어, 게이트 탭(40)은 제1 게이트 라인(431)과 제2 게이트 라인(433) 사이의 소자 분리 영역(10)의 상부면을 모두 포함하여 제1 게이트 라인(431)과 제2 게이트 라인(433) 사이의 소자 분리 영역(10)과 인접하는 활성 영역(20)의 상부면까지 덮도록 형성될 수 있다. 또한 제1 게이트 탭(40)은 게이트 라인(431)과 소자 분리 영역(10)이 인접하는 제1 게이트 라인(431)의 외측벽 방향으로 연장되어 형성될 수도 있으며, 제2 게이트 라인(433)과 소자 분리 영역(10)이 인접하는 제2 게이트 라인(433)의 외측벽 방향으로 연장되어 형성될 수 있다. 적어도 하나의 게이트 탭(40)은 제2 방향으로 반복하여 배치될 수 있다.

게이트 탭(40)은 소자 분리 영역(10)과 인접하는 부분에서 유효 채널 길이를 증가시켜 HEIP의 영향으로 유효 채널 길이가 감소함에 따른 신뢰성 악화를 줄일 수 있다.

도 5는 본 발명의 일 실시예에 따른 트랜지스터를 포함하는 서브 워드 라인 드라이버를 나타내는 평면도이다.

도 5에는 16개의 서브 워드 라인 드라이버가 도시되어 있다. 각 서브 워드 라인 드라이버는 풀-업 트랜지스터 영역(1)에 형성된 2 개의 트랜지스터들 및 풀-다운 트랜지스터 영역(2)에 형성된 2 개의 트랜지스터들을 포함할 수 있다. 풀-업 트랜지스터 영역(1) 및 풀-다운 트랜지스터 영역(2)은 동일한 반도체 기판(60)상에 형성될 수 있다. 실시예에 따라, 풀-업 트랜지스터 영역(1)에는 적어도 하나의 PMOS 트랜지스터, 풀-다운 트랜지스터 영역(2)에는 적어도 하나의 NMOS 트랜지스터가 포함될 수 있다. 도 5에는 예시적으로 32개의 PMOS 트랜지스터들 및 32개의 NMOS 트랜지스터들이 도시되어 있다.

도 5를 참조하면, 반도체 기판(60) 상에 제1 방향으로 소자 분리 영역(10) 및 활성 영역(20)이 형성된다. 제1 방향은 x축 방향에 상응할 수 있다. 활성 영역(20) 및 소자 분리 영역(10)은 제1 방향으로 연장되는 형상을 가지며, 서로 번갈아가며 반복하여 배치될 수 있다. 예를 들어, 활성 영역(20) 및 소자 분리 영역(10)은 제1 방향과 수직한 제2 방향으로 배치될 수 있다. 활성 영역(20)은 소자 분리 영역(10)이 제1 방향으로 연장되어 형성됨에 따라 제1 방향으로 구분될 수 있다.

활성 영역(20) 내부에 형성된 제1 및 제2 PMOS 트랜지스터(MP1, MP2)의 소스 영역(51, 53)에는 각각 서브 워드 라인 구동 신호(PXjD)가 인가될 수 있다. 반도체 메모리 소자에 인가되는 로우 어드레스에 기초하여 소스 영역(51, 53)으로 승압 전압(VPP)에 상응하는 서브 워드 라인 구동 신호(PXjD)가 반복적으로 인가되는 경우, 소스 영역(51, 53)과 드레인 영역(55)을 가로지르는 제1 방향으로 형성된 채널을 통하여 다량의 전자 홀 쌍이 형성되어 단채널 효과를 일으킬 수 있으며, 게이트 영역(30)과 소자 분리 영역(10)이 인접하는 계면 부분에 순간적으로 많은 전자들이 흐르게 되어 소자 특성이 악화된다.

게이트 영역(30)은 반도체 기판(60)의 활성 영역(20) 및 소자 분리 영역(10) 상부를 가로지르도록 제2 방향으로 형성된 적어도 하나의 게이트 라인을 포함할 수 있다. 실질적으로 제2 방향은 제1 방향과 직교하는 방향일 수 있으며, 제2 방향은 y축 방향에 상응할 수 있다. 실시예에 따라, 반도체 메모리 소자가 복수의 서브 워드 라인 드라이버들을 포함하는 경우, 도시된 바와 같이 제2 방향으로 연장된 게이 트 라인들의 상단 및 하단은 동일한 메인 워드 라인(MWL)에 연결되어 워드 라인 활성화 신호(WLEi)를 동시에 입력 받는 각 게이트 영역들(31, 33, 35, 37)을 형성하도록 소자 분리 영역(10) 상에 제1 방향으로 연장되어 형성될 수 있어 사각 형상을 이룰 수 있다. 워드 라인 활성화 신호(WLEi)에 의하여 각 게이트 영역(31, 33, 35, 37)에는 동시에 게이트 전압이 인가된다. 게이트 영역(30)은 예시적으로 두 개의 게이트 라인들을 포함하여 8개의 PMOS 트랜지스터들에 대하여 공통으로 연결되어 동일한 워드 라인 활성화 신호(WLEi)를 동시에 제공할 수 있다.

사각 형상으로 도시되어 있는 각 게이트 영역들(31, 33, 35, 37)은 도 4에 도시된 바와 같이 제2 방향으로 연장되어 있는 게이트 라인 쌍들을 포함할 수 있다. 따라서 게이트 탭(40)은 공통되는 게이트 라인 쌍들을 포함하며 사각 형상을 이루는 각 게이트 영역들(31, 33, 35, 37)을 구분하는 범위 내에서 소자 분리 영역(10)을 전부 덮는 형태로 형성된다. 게이트 탭(40)이 소자 분리 영역을 모두 덮으면서 이와 인접하는 활성 영역까지 덮도록 하여 소자 분리 영역(10)과 인접하는 게이트 라인 하부의 유효 채널 길이가 증가한다. 게이트 탭(40)은 게이트 영역(30)에 부착되도록 형성될 수 있다.

예를 들어, 게이트 영역들(33, 35)은 제2 방향으로 연장되어 각각 게이트 라인 쌍을 형성하는 제1 및 제2 게이트 라인들 및 제3 및 제4 게이트 라인들을 포함할 수 있다. 제1 내지 제4 게이트 라인들은 제1 방향으로 순차적으로 배치될 수 있다. 또한 게이트 라인 쌍을 형성하는 제1 및 제2 게이트 라인들, 및 제3 및 제4 게이트 라인들에는 게이트 전압이 각각 동시에 인가될 수 있다. 제1 및 제2 게이트 라인 사이의 소자 분리 영역의 상부면에는 제1 게이트 탭(43)이 제1 방향으로 연장되어 형성될 수 있으며, 제3 및 제4 게이트 라인 사이의 소자 분리 영역 상부면에는 제2 게이트 탭(45)이 제1 방향으로 연장되어 형성될 수 있다. 제1 및 제2 게이트 탭들(43, 45)은 제2 방향으로 반복하여 배치될 수 있으며, 제1 방향의 동일선 상에서 서로 이격될 수 있다.

제1 게이트 라인 및 제2 게이트 라인은, 제2 방향의 양단에 위치하는 소자 분리 영역(10)의 상부에서 제1 방향으로 연장되어 서로 연결되어 사각 형상의 게이트 영역(33)을 형성할 수 있으며, 제3 게이트 라인 및 제4 게이트 라인은, 제2 방향의 양단에 위치하는 소자 분리 영역(10)의 상부에서 제1 방향으로 연장되어 서로 연결되어 사각 형상의 게이트 영역(35)을 형성할 수 있다.

제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)는 대응되는 NMOS 트랜지스터들과 각 드레인 영역들이 연결되어 하나의 서브 워드라인 드라이버를 구현할 수 있다. 각 PMOS 트랜지스터들은 워드 라인 활성화 신호(WLEi)에 응답하여 서브 워드 라인 구동 신호(PXjD)를 드레인 영역으로 제공할 수 있으며, 각 드레인 영역은 도시되지는 않았으나, 서브 워드 라인(SWL)과 연결된다.

NMOS 트랜지스터 영역(2) 상에는 활성 영역(20’), 게이트 영역(30’), 및 소스/드레인 영역(50’)이 형성될 수 있다. 각 NMOS 트랜지스터는 상응하는 PMOS 트랜지스터와 연결되며, NMOS 트랜지스터들의 드레인 영역은 상응하는 PMOS 트랜지스터 쌍의 드레인 영역과 연결되어 서브 워드 라인(SWL)의 전압을 하강시킨다.

반도체 기판(60)은 P형 기판일 수 있으며, 활성 영역(20, 20’)은 N 웰 영역 일 수 있다.

게이트 탭(40)은 게이트 영역(30)을 형성하기 위한 게이트 마스크 패턴을 함께 사용할 경우, 게이트 탭(40)을 게이트 영역(30)에 인접하는 부분만을 감싸는 형태로 생성하게 되면 게이트 탭(40)이 형성될 부분의 프로파일 변형이 일어나기 쉽다. 또한 게이트 탭(40)을 PMOS 트랜지스터 쌍 각각에 형성되도록 분할하는 경우, 트랜지스터의 크기가 작아짐에 따라 게이트 탭(40)을 형성하고 분할하는 과정에서 손실되는 게이트 탭(40)으로 인하여 실질적으로 게이트 탭(40)을 형성함으로써 확보할 수 있는 유효 채널 길이가 손실된다. 따라서 게이트 탭(40)이 활성 영역(20)의 엣지(Edge)를 모두 감싸면서 인접하는 적어도 하나의 게이트 영역들(30) 사이의 소자 분리 영역(10)의 상부면을 모두 덮도록 형성되면 게이트 탭(40)을 형성하는 공정이 간단해 질뿐만 아니라 HEIP를 효과적으로 감소시킬 수 있다.

적어도 하나의 게이트 탭(40)은 제1 및 제2 게이트 라인들과 인접하는 소자 분리 영역의 상부면, 및 제1 게이트 영역과 제2 게이트 라인 사이의 소자 분리 영역의 상부면을 모두 덮도록 상기 제1 방향으로 연장될 수 있다. 또한, 게이트 탭(40)은 상기와 같이 형성된 소자 분리 영역의 상부면에서 인접하는 활성 영역(20) 일부의 상부면까지 확장되어 형성될 수 있다.

실시예에 따라, 게이트 탭(40)은 제2 방향으로 복수 개가 배치될 수 있다. 다른 실시예에 따라, 게이트 탭(40)은 제1 방향으로 동일선 상에 게이트 전압이 동시에 인가되는 게이트 라인 쌍들을 구분하도록 이격되어 복수 개가 배치될 수 있다. 게이트 탭(40)은 소자 분리 영역의 상부면 및 이와 인접하는 활성 영역의 상부 면을 모두 덮도록 제1 방향으로 연장될 수 있으나, 각 게이트 영역(31, 33, 35, 37)이 이격되도록, 각 게이트 영역(31, 33, 35, 37)이 인접하는 부분의 소자 분리 영역의 상부면 및 이와 인접하는 활성 영역의 상부면에는 형성되지 않을 수 있다. 따라서 게이트 탭(40)은 전체 소자 분리 영역의 상부면을 모두 덮도록 형성된 이후에 이격되도록 식각되거나, 게이트 영역들(31, 33, 35, 37)이 이격되도록 디자인된 게이트 탭 마스크 패턴을 사용하여 형성될 수 있다. 도 5를 참조하면, 제1 게이트 탭(43) 및 제2 게이트 탭(45)은 게이트 영역들(33, 35)이 전기적으로 분리되도록 제1 방향의 동일선 상에서 이격되어 형성될 수 있다.

도 6a, 6b 및 6c는 도 5의 서브 워드라인 드라이버를 I-I’방향으로 절단한 단면도들이다.

도 6a는 반도체 기판(61)에 형성된 소자 분리 영역(11) 상부면에 게이트 탭(411, 413, 415, 417)을 형성하고, 반도체 기판(61) 상에 소자 분리 영역(11)을 가로지르도록 게이트 영역들(311, 331, 351, 371)이 연장되어 형성된 반도체 메모리 소자를 I-I’방향으로 절단한 단면도이다.

게이트 탭들(411, 413, 415, 417)은 각 게이트 영역들(311, 331, 351,371)에 대하여 형성되어 게이트 확장 길이를 최대로 할 수 있도록 형성된다. 게이트 확장 길이(Lg’, Lg)는 게이트 탭(411, 413, 415, 417)을 포함함으로써 확보할 수 있는 추가적인 채널 길이에 상응할 수 있다. 게이트 탭(411, 413, 415, 417)이 제1 게이트 확장 길이(Lg’)를 가지는 경우, 제2 게이트 확장 길이(Lg)를 가지는 경우와 비교하였을 때, 게이트 탭을 용이하게 형성할 수 있을 뿐만 아니라, 추가적인 채널 길이를 확보할 수 있다. 예를 들어, 각각의 게이트 영역(311, 331, 351, 371)에 대하여 8개의 게이트 탭이 형성되는 것보다 동일한 게이트 전압을 인가 받는 게이트 영역 각각에 대하여 4개의 게이트 탭을 형성하는 경우, 보다 간단한 게이트 탭 형성 마스크 패턴을 사용하여 구현될 수 있다.

도 6b는 반도체 기판(62)상에 형성된 소자 분리 영역(12)에 게이트 탭(421, 423, 425, 427)을 형성하고, 게이트 영역(312, 332, 352, 372)을 형성한 반도체 소자를 I-I’방향으로 절단한 단면도이다.

도 6a와 같이 4 개의 게이트 탭을 형성한 이후, 게이트 영역(312, 332, 352, 372)이 형성될 부분의 게이트 탭을 제거한 후, 게이트 영역(312, 332, 352, 372)을 형성할 수 있다. 공정 방법에 따라 게이트 탭(421, 423, 425, 427) 및 게이트 영역(312, 332, 352, 372)의 정렬에 미스 매칭이 발생할 수 있다.

실시예에 따라, 게이트 영역(312, 332, 352, 372)이 형성된 후, 게이트 영역(312, 332, 352, 372)을 제외한 부분의 소자 분리 영역(12) 상부면을 덮도록 하는 게이트 탭 마스크 패턴을 이용하여 게이트 탭(421, 423, 425, 427)을 형성할 수도 있다.

도 6c는 반도체 기판(63)상에 게이트 영역(313, 333, 353, 373)을 형성한 후, 게이트 탭(431, 433, 435, 437)을 형성한 반도체 소자를 I-I’ 방향으로 절단한 단면도이다.

도 6a, 6b 및 6c에 도시된 게이트 탭들은 PMOS 트랜지스터 쌍을 형성하는 게이트 영역에 포함된 게이트 라인 쌍들을 하나의 게이트 탭으로 이어주어 게이트 확 장 길이를 최대로 가진다. 도면들에서 게이트 탭은 소자 분리 영역들(11, 12, 13)의 상부면에 형성되어 있으나, 도 5에 도시된 바와 같이 소자 분리 영역(10)과 인접하는 활성 영역(20) 일부의 상부면에도 확장되어 형성될 수 있다.

도 7a 및 7b는 게이트 확장 길이에 따른 HEIP를 설명하기 위한 그래프들이다.

예를 들어, 도 7a 및 7b는 서브 워드 라인 드라이버에 -4.5V의 전압을 1000s 동안 인가하는 스트레스를 가한 후에 측정된 열화 특성을 나타낼 수 있다.

도 7a는 게이트 확장 길이와 대기 전류(Ioff)의 변화량의 관계를 나타내는 그래프이다.

도 7a를 참조하면, 게이트 확장 길이가 증가함에 따라 대기 전류의 변화량이 감소한다. 대기 전류는 활성 영역과 소자 분리 영역의 경계 면에 인접하는 게이트 영역 부근에 전자가 트랩(trap)되어 PMOS 트랜지스터의 문턱 전압이 상이해져 동작하지 않는 대기 상태에서 누설 전류가 발생하거나 트랩된 전류가 소자 분리 영역 및 게이트 영역이 인접하는 부분을 통해 흐르는 것 때문에 발생한다. 따라서 게이트 탭 길이가 길어지게 되면 전자의 트랩을 줄일 수 있으며 유효 채널 길이를 확보하여 단채널 효과를 막아 문턱 전압의 변동을 최소화할 수 있다. 게이트 확장 길이가 증가함에 따라 대기 전류의 변화량이 감소하므로 반도체 메모리 소자는 게이트 확장 길이를 디자인 룰의 범위 내에서 최대로 하는 것이 바람직하다. 본 발명에 따르면 게이트 탭이 소자 분리 영역 및 이와 인접하는 활성 영역을 모두 덮고 있어 게이트 확장 길이가 최대가 되어 대기 전류를 효과적으로 줄일 수 있다.

도 7b는 게이트 전압(Vg)과 드레인 전류(ID)의 관계를 나타내는 그래프이며, 이는 게이트 탭에 의하여 게이트 확장 길이를 확보하여 게이트 영역과 소자 분리 영역이 인접하는 경계면에서의 채널 길이를 증가시킬 때의 문턱 전압 이하의 전류(subthreshold) 특성에 상응한다.

게이트 전압(Vg)은 도 4의 서브 워드 라인 드라이버에서 워드 라인 활성화 신호(WLEi)의 전압 레벨에 상응할 수 있으며, 게이트 라인 쌍에 각각 동시에 인가될 수 있다. 게이트 전압(Vg)이 트랜지스터의 문턱 전압에 이르면, 트랜지스터는 턴-온 된다. 도 7b에는 문턱 전압 이하에서의 드레인 전류의 특성이 도시되어 있다.

쉘로우 트렌치 소자 분리 공정에 의하는 경우, 소자 분리 특성이 우수하고 점유 면적이 작아 집적도가 높은 반도체 메모리 소자를 제조하는데 적합하나 트렌치의 엣지 부분의 전계가 강해져 활성 영역과 소자 분리 영역의 경계면에 채널이 형성되어 턴-오프 된 후에 활성 영역에 채널이 형성되는 험프(hump) 현상이 발생한다.

게이트 탭이 존재하지 않아 유효 채널 길이가 짧은 경우, HEIP에 의한 단채널 효과 및 문턱 전압 이하의 전류가 관찰되며, 이는 게이트 전압에 의하여 험프 현상이 발생하고 있음을 나타낸다. 그러나 게이트 탭에 의하여 유효 채널이 충분히 확보된 경우에는 드레인 전류로 관찰되는 문턱 전압 이하의 전류가 감소하며, 특히 게이트 전압의 변화량을 드레인 전류 변화량으로 나눈 문턱 전압 이하에서의 기울기(subthreshold swing)가 감소하는 것을 알 수 있다.

문턱 전압 이하에서의 기울기는 수학식 1과 같이 나타낼 수 있다.

S = ∂Vg/∂(logID)

S는 문턱 전압 이하에서의 기울기, Vg는 게이트 전압, ID는 드레인 전류를 나타낸다.

게이트 전압이 -0.5V에서 0V로 동일하게 변화하는 경우, 게이트 확장 길이가 증가함에 따라 드레인 전류의 변화량이 증가하므로 문턱 전압 이하에서의 기울기가 감소하는 것을 알 수 있다.

문턱 전압 이하에서의 기울기는 문턱 전압과 함께 대기 상태에서의 전력을 결정하므로 문턱 전압 이하에서의 기울기가 감소하게 되면 대기 상태에서의 전력 손실이 줄어들어 반도체 메모리 소자 전체의 전력 손실을 줄일 수 있으며, 전압을 공급하는 트랜지스터를 포함하는 반도체 장치에 적용될 수 있으며, 나아가 휴대용 전자 기기에 적합하게 사용될 수 있다.

본 발명에 따른 반도체 메모리 소자는 소자 분리 영역의 전체를 덮는 게이트 탭을 형성함으로써 반복적으로 높은 전압에 노출되는 소자의 열화에 의한 동작 오류를 줄이며, 대기 전류를 최소화하여 전력 소비를 줄일 수 있다.

본 발명에 따른 반도체 메모리 소자는 높은 구동 전압을 인가 받아 발생하는 게이트 영역과 인접하는 소자 분리 영역에서의 HEIP 현상을 감소시키기 위하여 게이트 탭을 소자 분리 영역 및 이와 인접하는 활성 영역에 형성함으로써 문턱 전압 의 변화를 최소화하여 데이터 입출력의 동작 신뢰성을 향상 시킬 수 있다.

본 발명에 따른 반도체 메모리 소자는 동작 안정성을 요구하는 반도체 메모리 장치에 사용될 수 있으며, 채널 길이가 짧아 HEIP로 발생하는 단채널 효과에 의한 영향을 줄이고 대기 전류를 줄여 전력 소비를 감소시키고 소자 크기를 줄여 높은 집적도가 요구되는 휴대용 전자 기기에 적용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

도 2는 본 발명의 일 실시예에 따른 서브 워드 라인 드라이버를 나타내는 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

10, 11, 12, 13 : 소자 분리 영역

20 : 활성 영역

30, 311, 331, 351, 371, 312, 332, 352, 372, 313, 333, 353, 373 : 게이트 영역

431, 433 : 게이트 라인

40, 43, 45, 411, 413, 415, 417, 421, 423, 425, 527, 431, 433, 435, 437 : 게이트 탭

Claims

소자 분리 영역 및 상기 소자 분리 영역에 의해 구분되는 활성 영역이 제1 방향으로 연장되어 형성된 기판;

상기 기판의 상기 소자 분리 영역 및 상기 활성 영역 상부를 가로지르도록 제2 방향으로 연장되어 형성된 적어도 하나의 게이트 라인; 및

상기 소자 분리 영역의 상부면을 모두 덮도록 상기 제1 방향으로 연장된 적어도 하나의 게이트 탭을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제 1 항에 있어서,

상기 적어도 하나의 게이트 탭은 상기 소자 분리 영역과 인접하는 상기 활성 영역 일부의 상부면을 덮도록 확장된 것을 특징으로 하는 반도체 메모리 소자.
제 1 항에 있어서, 상기 적어도 하나의 게이트 라인은 상기 제1 방향으로 순차적으로 배치되고 게이트 전압이 동시에 인가되는 제1 게이트 라인 및 제2 게이트 라인을 포함하며,

상기 적어도 하나의 게이트 탭은 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 소자 분리 영역의 상부면을 모두 포함하여 인접하는 활성 영역 일부의 상부면까지 덮도록 형성된 것을 특징으로 하는 반도체 메모리 소자.
제 3 항에 있어서, 상기 적어도 하나의 게이트 탭은 상기 제2 방향으로 반복하여 배치되는 것을 특징으로 하는 반도체 메모리 소자.
제 1 항에 있어서, 상기 적어도 하나의 게이트 라인은 상기 제1 방향으로 순차적으로 배치되고, 게이트 전압이 동시에 인가되는 제1 게이트 라인과 제2 게이트 라인 및 상기 게이트 전압이 동시에 인가되는 제3 게이트 라인과 제4 게이트 라인을 포함하며,

상기 적어도 하나의 게이트 탭은, 상기 제1 게이트 라인과 상기 제2 게이트 라인 사이의 소자 분리 영역의 상부면을 모두 덮도록 상기 제1 방향으로 형성된 제1 게이트 탭 및 상기 제3 게이트 라인과 상기 제4 게이트 라인 사이의 소자 분리 영역의 상부면을 모두 덮도록 상기 제1 방향으로 상기 제1 게이트 탭과 동일선 상에 형성된 제2 게이트 탭을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
제 5 항에 있어서, 상기 제1 게이트 탭 및 상기 제2 게이트 탭은 상기 제2 방향으로 반복하여 배치되는 것을 특징으로 하는 반도체 메모리 소자.
제 5 항에 있어서,

상기 제1 게이트 탭 및 상기 제2 게이트 탭은 상기 제1 방향의 동일선 상에서 서로 이격된 것을 특징으로 하는 반도체 메모리 소자.
제 5 항에 있어서,

상기 제1 게이트 라인 및 상기 제2 게이트 라인은, 상기 제2 방향의 양단에 위치하는 상기 소자 분리 영역의 상부에서 상기 제1 방향으로 연장되어 서로 연결되고,

상기 제3 게이트 라인 및 상기 제4 게이트 라인은, 상기 제2 방향의 양단에 위치하는 상기 소자 분리 영역의 상부에서 상기 제1 방향으로 연장되어 서로 연결되는 것을 특징으로 하는 반도체 메모리 소자.
제1 항에 있어서,

상기 기판의 상기 활성 영역 내부에는 소스 영역 및 드레인 영역이 형성되고,

상기 적어도 하나의 게이트 라인에는 워드 라인 활성화 신호가 인가되고, 상기 소스 영역에는 서브 워드 라인 구동 신호가 인가되고, 상기 드레인 영역은 서브 워드 라인과 연결되는 것을 특징으로 하는 반도체 메모리 소자.
워드 라인 활성화 신호에 응답하여 서브 워드 라인에 서브 워드 라인 구동 신호를 제공하는 서브 워드 라인 드라이버; 및

상기 서브 워드 라인 및 비트 라인 쌍 중의 하나와 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하고,

상기 서브 워드 라인 드라이버는,

소자 분리 영역 및 상기 소자 분리 영역에 의해 구분되는 활성 영역이 제1 방향으로 연장되어 형성된 기판;

상기 기판의 상기 소자 분리 영역 및 상기 활성 영역 상부를 가로지르도록 제2 방향으로 연장되어 형성된 적어도 하나의 게이트 라인; 및

상기 소자 분리 영역의 상부면을 모두 덮도록 상기 제1 방향으로 연장된 적어도 하나의 게이트 탭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.