KR20170003165A - 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃 - Google Patents

서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃 Download PDF

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Abstract

본 출원의 일 실시예에 따른 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃에서 상기 서브 워드라인 드라이버는 제 1 방향으로 연장된 활성 영역을 포함하는 반도체 기판과, 상기 활성 영역과 교차되는 제 2 방향으로 연장되어 형성되는 다수의 게이트 전극과, 상기 게이트 전극들 사이의 상기 활성영역 상에 형성된 제 1 메탈 콘택 및 제 2 메탈 콘택과, 상기 제 1 메탈 콘택과 연결되는 다수의 메탈 패드와, 상기 제 2 메탈 콘택과 연결되고, 상기 제 2 방향으로 연장되며, 상기 메탈 패드와 인접한 부분에서 벤딩된 형태를 갖는 다수의 메탈 신호 라인을 포함하는 것을 특징으로 한다.

Description

서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃{LAYOUT OF THE SEMICONDUCTOR MEMORY DEVICE INCLUDING A SUB WORDLINE DRIVER}
본 발명은 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃에 관한 것으로, 피치드 레이아웃(Pitched layout)으로 반복되는 서브 워드라인 드라이버의 레이아웃 구조 개선에 관한 것이다.
반도체 메모리 소자는 워드 라인 및 비트 라인에 연결된 메모리 셀들에 데이터를 기입하거나 독출하도록 동작한다. 워드 라인에 연결된 메모리 셀들은 하나의 로우(Row)를 형성하여 워드 라인에 인가되는 전압에 따라 각 메모리 셀이 동작한다.
반도체 메모리 소자의 용량이 증가함에 따라 하나의 워드 라인에 인가된 워드 라인 전압이 복수의 메모리 셀들에 제공되는 속도 지연 문제가 발생하게 되었다.
속도 지연을 감소시키기 위하여 워드 라인을 복수의 서브 워드라인으로 나누고, 각 서브 워드라인을 서브 워드라인 드라이버(Sub Word line Driver, SWD)로 구동하는 방식이 제안되었다.
이러한 서브 워드라인 드라이버는 다수의 활성영역 및 게이트 전극을 포함하며, 활성영역 에지부 양측 및 활성영역 중앙부에 메탈 콘택이 배치되고, 메탈 콘택과 연결된 메탈 패드가 배치된다.
그리고, 메탈 패드와 연결되지 않은 다른 메탈 콘택들은 각각 하나의 메탈 신호 라인과 연결된다.
이때, 다수의 메탈 패드는 활성영역의 에지부 양측 및 활성영역 중앙부에서 동일 열 상에 위치하며, 메탈 패드가 일렬로 배치됨에 따라, 메탈 신호 라인들 역시 메탈 패드를 기준으로 일직선 형태로 배치된다.
메탈 패드 및 메탈 신호 라인이 일직선 형태로 배치됨에 따라 서브 워드라인 드라이버의 피치드 레이아웃 내에 위치한 게이트 전극과 메탈 콘택사이의 간격이 달라 각각의 서브 워드라인 드라이버 간의 미스매치(mismatch)가 발생하는 문제점이 있다.
본 출원에서는 서브 워드라인 드라이버에서 일부 메탈 신호 라인을 메탈 패드를 기준으로 벤딩(Bending)시켜 배치함으로써, 서브워드라인 드라이버의 게이트와 메탈 콘택 사이의 간격을 균일하게 하여 각각의 서브 워드라인 드라이버의 미스 매치를 개선하는 기술을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 본 출원의 일 실시예에 따른 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃에서 상기 서브 워드라인 드라이버는 제 1 방향으로 연장된 활성 영역을 포함하는 반도체 기판과, 상기 활성 영역과 교차되는 제 2 방향으로 연장되어 형성되는 다수의 게이트 전극과, 상기 게이트 전극들 사이의 상기 활성영역 상에 형성된 제 1 메탈 콘택 및 제 2 메탈 콘택과, 상기 제 1 메탈 콘택과 연결되는 다수의 메탈 패드와, 상기 제 2 메탈 콘택과 연결되고, 상기 제 2 방향으로 연장되며, 상기 메탈 패드와 인접한 부분에서 벤딩된 형태를 갖는 다수의 메탈 신호 라인을 포함하는 것을 특징으로 한다.
나아가, 상기 서브 워드라인 드라이버는 동일 열(Row)상에서 반복적으로 배치되는 것을 특징으로 한다.
나아가, 상기 서브 워드라인 드라이버는 셀 영역들 사이에 배치되는 것을 특징으로 한다.
나아가, 상기 서브 워드라인 드라이버는 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역을 포함하는 것을 특징으로 한다.
나아가, 상기 PMOS 트랜지스터 영역에 배치된 게이트 전극의 선폭은 상기 NMOS 트랜지스터 영역에 배치된 게이트 전극의 선폭보다 큰 것을 특징으로 한다.
나아가, 상기 제 1 메탈 콘택은 상기 활성영역의 에지부 양측 및 중앙부에 배치되는 것을 특징으로 한다.
나아가, 상기 게이트 전극과 상기 제 2 메탈 콘택 사이의 간격이 균등하게 배치되는 것을 특징으로 한다.
나아가, 상기 서브 워드라인 드라이버의 상측 최외곽에 배치된 상기 메탈 신호 라인은 상기 메탈 패드의 상측 외곽을 따라 벤딩되며, 상기 서브 워드라인 드라이버의 하측 최외곽에 배치된 상기 메탈 신호 라인은 상기 메탈 패드의 하측 외곽을 따라 벤딩되는 것을 특징으로 한다.
나아가, 상기 메탈 신호 라인의 벤딩된 부분은 해당 서브 워드라인 드라이버와 인접한 서브 워드라인 드라이버와 중첩되는 것을 특징으로 한다.
또한, 본 출원의 일 실시예에 따른 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃에서 PMOS 트랜지스터 영역을 포함하는 상기 서브 워드라인 드라이버는 제 1 방향으로 연장된 활성 영역을 포함하는 반도체 기판과, 상기 활성 영역과 교차되는 제 2 방향으로 연장되어 형성되며, 상기 활성영역의 일부가 노출되는 사각형상의 홀을 포함하는 다수의 게이트 전극과, 상기 게이트 전극들 사이의 상기 활성영역 상에 배치된 제 1 메탈 콘택과, 상기 게이트 전극의 홀에 의해 노출된 상기 활성영역 상에 배치된 제 2 메탈 콘택과, 상기 제 1 메탈 콘택과 연결되는 다수의 메탈 패드와, 상기 제 2 메탈 콘택과 연결되고, 상기 제 2 방향으로 연장되며, 상기 메탈 패드와 인접한 부분에서 벤딩된 형태를 갖는 다수의 메탈 신호 라인을 포함하는 것을 특징으로 한다.
나아가, 상기 서브 워드라인 드라이버는 동일 열(Row)상에서 반복적으로 배치되며, 상기 메탈 신호 라인의 벤딩된 부분은 해당 서브 워드라인 드라이버와 인접한 서브 워드라인 드라이버와 중첩되는 것을 특징으로 한다.
나아가, 상기 게이트 전극과 상기 제 2 메탈 콘택 사이의 간격이 균등하게 배치되는 것을 특징으로 한다.
나아가, 상기 서브 워드라인 드라이버의 상측 최외곽에 배치된 상기 메탈 신호 라인은 상기 메탈 패드의 상측 외곽을 따라 벤딩되고, 상기 서브 워드라인 드라이버의 하측 최외곽에 배치된 상기 메탈 신호 라인은 상기 메탈 패드의 하측 외곽을 따라 벤딩되는 것을 특징으로 한다.
또한, 본 출원의 일 실시예에 따른 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃에서 NMOS 트랜지스터 영역을 포함하는 서브 워드라인 드라이버는 제 1 방향으로 연장된 활성 영역을 포함하는 반도체 기판과, 상기 활성영역과 교차하는 상기 제 2 방향으로 연장되어 형성되는 다수의 게이트 전극과, 상기 게이트 전극들 사이의 상기 활성영역 상에 형성된 제 1 메탈 콘택 및 제 2 메탈 콘택과, 상기 제 1 메탈 콘택과 연결되는 다수의 메탈 패드와, 상기 제 2 메탈 콘택과 연결되고, 상기 제 2 방향으로 연장되며, 상기 메탈 패드와 인접한 부분에서 벤딩된 형태를 갖는 다수의 메탈 신호 라인을 포함하는 것을 특징으로 한다.
상기 서브 워드라인 드라이버는 동일 열(Row)상에서 반복적으로 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
나아가, 상기 다수의 활성영역은 인접한 두 개의 활성영역이 한 쌍으로 배치되며, 상기 한 쌍의 활성영역은 상기 활성영역의 중앙부에서 서로 연결된 형태인 것을 특징으로 한다.
나아가, 상기 활성영역 상에 네 개의 게이트 전극이 지나도록 배치되며, 상기 게이트 전극 중 상기 활성영역의 중앙부에 배치된 두 개의 게이트 전극은 게이트 전극 일측에서 서로 연결된 형태인 것을 특징으로 한다.
나아가, 상기 게이트 전극과 상기 제 2 메탈 콘택 사이의 간격이 균등한 것을 특징으로 한다.
나아가, 상기 서브 워드라인 드라이버의 상측 최외곽에 배치된 상기 메탈 신호 라인은 상기 메탈 패드의 상측 외곽을 따라 벤딩되며, 상기 서브 워드라인 드라이버의 하측 최외곽에 배치된 상기 메탈 신호 라인은 상기 메탈 패드의 하측 외곽을 따라 벤딩되는 것을 특징으로 한다.
나아가, 상기 메탈 신호 라인의 벤딩된 부분은 해당 서브 워드라인 드라이버와 인접한 서브 워드라인 드라이버와 중첩되는 것을 특징으로 한다.
본 출원은 서브 워드라인 드라이버에서 일부 메탈 신호 라인을 메탈 패드를 기준으로 벤딩(Bending)시켜 배치함으로써 다음과 같은 효과를 제공한다.
첫째, 각각의 서브 워드라인 드라이버에서 게이트 전극과 메탈 콘택 사이의 간격을 균등하게 유지할 수 있으며, 이에 따라 서브 워드라인 드라이버의 미스 매치(mismatch)를 개선할 수 있다.
둘째, 게이트 전극과 메탈 콘택 간의 최소 간격이 증가됨에 따라 게이트 전극과 메탈 콘택 사이의 공정 마진이 확보되어 게이트 전극 메탈 콘택들 사이에 브릿지(Bridge)가 발생하는 것을 방지할 수 있다.
셋째, 게이트 전극의 선폭의 확장이 가능하게 되어 미세 공정에서의 게이트 패터닝을 효과적으로 진행할 수 있다.
도 1은 종래 기술에 따른 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃을 도시한 것이다.
도 2는 본 출원의 실시예에 따른 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 구동회로를 도시한 것이다.
도 3a 내지 도 3c는 본 출원의 실시예에 따른 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃을 도시한 것이다.
도 4는 본 출원의 실시예에 따른 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃을 도시한 것이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 출원의 일 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 출원의 일 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 일반적으로 사용되는 서브 워드라인 드라이버의 레이아웃을 도시한 것이다.
도 1을 참조하면, 서브 워드라인 드라이버는 PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역으로 구성되며, PMOS 트랜지스터 영역과 NMOS 트랜지스터 영역은 각각 다수의 활성영역(100a, 100b), 게이트 전극(120a, 120b), 메탈 콘택(130, 133, 135, 137), 메탈 패드 P0, P2, P4, P6, PB0, PB2, PB4, PB6, GND 및 메탈 신호 라인 S0, S2, S4, S6, S8, S10, S12, S14을 포함한다.
다수의 활성영역(100a, 100b)은 제 1 방향으로 연장된 바(Bar) 형태이며, 제 2 방향을 따라 반복 배치된다. 게이트 전극(120a, 120b)은 활성영역(100a, 100b)과 교차하는 제 2 방향을 따라 연장된 라인 형태로 형성된다. 이때, PMOS 트랜지스터 영역의 게이트 전극(120a)은 사각 형상의 홀이 포함되며, 하나의 활성영역(100a)에 두 개의 게이트 전극(120a)이 지나도록 배치된다.
또한, NMOS 트랜지스터 영역의 게이트 전극(120b)은 하나의 활성영역(100b)에 네 개의 게이트 전극(120b)이 지나도록 배치되며, 활성영역(100b) 중앙부를 지나는 두 개의 게이트 전극(120b)은 일측이 서로 연결된 형태로 배치된다.
활성영역(100a, 100b) 에지부 양측 및 활성영역 중앙부에 배치된 메탈 콘택(135, 137)은 메탈 패드와 연결되며, 그 외의 메탈 콘택(130, 133)은 각각 하나의 메탈 신호 라인과 연결된다.
이때, 다수의 메탈 패드는 활성영역(100a, 100b)의 에지부 양측 및 활성영역 중앙부에서 동일 열 상에 위치한다. 메탈 패드가 일렬로 배치됨에 따라, 메탈 신호 라인들 역시 메탈 패드를 기준으로 일직선 형태로 배치된다.
이와 같이, 서브 워드라인 드라이버의 피치드 레이아웃 내에 위치한 게이트 전극(120a, 120b)과 메탈 콘택(130, 133, 135, 137) 사이의 간격(D1, D2)이 달라 각각의 서브 워드라인 드라이버 간의 미스매치(mismatch)가 발생하게 된다.
도 1에서와 같이, 메탈 콘택이 일렬로 형성되지 않고, 일정 간격 시프트된 형태로 배치된다. 그러나, 메탈 패드는 동일 열 상에 일렬로 배치되어야 하며, 메탈 신호 라인 역시 메탈 패드를 따라 직선으로 배치된다. 이렇게 되면, 메탈 신호 라인 및 메탈 패드들과 메탈 콘택들 사이의 공정 마진의 확보가 어렵게 되고, 서브 워드라인 드라이버 간의 미스매치(mismatch)가 발생하게 된다.
또한, 게이트 전극과 메탈 콘택 사이의 간격이 부분별로 상이하여 게이트 전극과 메탈 콘택 사이의 간격 확장 및 게이트 전극의 선폭 확장이 불가능하여 게이트 패터닝 공정이 어려운 문제점을 가지게 된다.
도 2는 일 예에 따른 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치를 도시한 등가회로도로서, 8개의 서브 워드라인 드라이버가 배치된 모습을 도시한 것이다.
먼저, 도 2를 참조하면, 8개의 서브 워드라인 드라이버 중 4개의 서브 워드라인 드라이버 SWD(1), SWD(2), SWD(3), SWD(4)는 동일 행 상에서 하나의 메탈 라인 M0에 연결된다.
그리고, 다른 4개의 서브 워드라인 드라이버 SWD(5), SWD(6), SWD(7), SWD(8)은 메탈 라인 M1에 연결되며, 동일 행 상에 배치된다. 여기서, 메탈 라인 M0에 연결된 4개의 서브 워드라인 드라이버와 메탈 라인 M1에 연결된 4개의 서브 워드라인 드라이버는 서로 다른 열 상에 배치된다.
여기서, 제 1 방향을 따라 라인 형태로 연장된 메탈 라인 M0을 공유하며, 동일 열(column)에 위치한 4개의 서브 워드라인 드라이버를 제 1 서브 워드라인 드라이버라고 하고, 제 2 메탈 라인에 연결된 4개의 서브 워드라인 드라이버를 제 2 서브 워드라인 드라이버로 설명하도록 한다.
제 1 서브 워드라인 드라이버와 제 2 서브 워드라인 드라이버는 행(row)으로 반복되어 배치될 수 있다.
각각의 서브 워드라인 드라이버는 하나의 PMOS 트랜지스터와 두 개의 NMOS 트랜지스터를 포함할 수 있다.
제 1 서브 워드라인 드라이버의 게이트 입력 신호는 메탈 라인 M0, 선택반전신호 PB0, 선택반전신호 PB2, 선택반전신호 PB4, 선택반전신호 PB6이고, 제 1 서브 워드라인 드라이버의 소스(Source) 입력 신호는 선택 신호 P0, 선택 신호 P2, 선택 신호 P4, 선택 신호 P6, 선택 신호 PGND로 구성될 수 있다.
또한, 제 1 서브 워드라인 드라이버의 출력 신호는 메탈 신호 라인 SO, S2, S4, S6으로 구성될 수 있다.
한편, 제 2 서브 워드라인 드라이버의 게이트 입력 신호는 메탈 라인 M1, 선택반전신호 PB0, 선택반전신호 PB2, 선택반전신호 PB4, 선택반전신호 PB6로 구성되고, 제 1 서브 워드라인 드라이버의 소스(Source) 입력 신호는 선택 신호 P0, 선택 신호 P2, 선택 신호 P4, 선택 신호 P6, 선택 신호 PGND로 구성될 수 있다.
또한, 제 2 서브 워드라인 드라이버의 출력 신호는 메탈 신호 라인 S8, S10, S12, S14로 구성될 수 있다.
도 3a 내지 도 3c는 출원의 실시예에 따른 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃을 도시한 것이다.
도 3a 내지 도 3c에 도시된 서브 워드라인 드라이버는 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역을 포함할 수 있다.
또한, 도 3a 내지 도 3c에 도시된 서브 워드라인 드라이버는 도 2의 등가 회로도에 도시된 바와 같이 8개의 서브 워드라인 드라이버를 포함하며, 하나의 메탈 라인 M0을 공유하는 4개의 서브 워드라인 드라이버를 제 1 서브 워드라인 드라이버 SWD1라 하고, 다른 하나의 메탈 라인 M1을 공유하는 4개의 서브 워드라인 드라이버를 제 2 서브 워드라인 드라이버 SWD2로 설명하도록 한다.
제 1 서브 워드라인 드라이버 SWD1과 제 2 서브 워드라인 드라이버 SWD2는 활성영역 및 게이트 전극이 상하 대칭되는 형태로 배치될 수 있다.
먼저, 도 3a를 참조하면, 서브 워드라인 드라이버는 소자 분리 영역이 구비되고, 소자 분리 영역에 의해 구분되며, 제 1 방향으로 연장된 다수의 활성 영역(10a, 10b, 10c, 10d, 15a, 15b)을 포함한다.
활성 영역(10, 15)은 제 1 방향과 교차하는 제 2 방향을 따라 반복적으로 배열될 수 있다. 인접한 두 개의 활성영역(10)을 한 쌍의 활성영역(10)이라고 정의하면, 한 쌍의 활성영역(10)과 제 2 방향을 따라 인접한 다른 한 쌍의 활성영역(10)은 제 1 방향으로 일정 거리(W)만큼 시프트되어 배치될 수 있다.
이때, NMOS 트랜지스터 영역에 배치된 한 쌍의 활성영역(15)은 활성영역(15)의 중앙부에서 한 쌍의 활성영역(15)이 서로 연결되는 형태일 수 있다.
그리고, 활성영역(10, 15)과 교차되는 제 2 방향으로 연장된 다수의 게이트 전극(20a, 20b)이 배치된다.
PMOS 트랜지스터 영역에는 두 개의 게이트 전극(20a)이 지나도록 배치된다.
더욱 구체적으로는, 제 1 서브 워드라인 드라이버 SWD1 및 제 2 서브 워드라인 드라이버 SWD2에 각각 하나의 게이트 전극(20a)이 지나도록 배치된다. PMOS 트랜지스터 영역에 형성된 게이트 전극(20a)은 활성영역(10) 상에서 활성영역(10)의 일부가 노출되는 사각형상의 홀(H)이 배치된다.
또한, NMOS 영역에는 네 개의 게이트 전극(20b)이 지나도록 배치된다.
더욱 구체적으로는, 제 1 서브 워드라인 드라이버 SWD1 및 제 2 서브 워드라인 드라이버 SWD2에 각각 두 개의 게이트 전극(20b)이 지나도록 배치되며, 제 1 서브 워드라인 드라이버 SWD1 및 제 2 서브 워드라인 드라이버 SWD2 경계면에서 제 2 방향으로 인접한 두 개의 게이트 전극(20b)들은 게이트 전극(20b) 일측이 서로 연결된 형태로 형성된다.
여기서, PMOS 트랜지스터 영역에 배치된 게이트 전극(20a)의 선폭이 NMOS 트랜지스터 영역에 배치된 게이트 전극(20b)의 선폭보다 크게 형성될 수 있다.
그리고, PMOS 트랜지스터 영역의 게이트 전극(20a) 내의 홀(H)에 의해 노출된 활성영역(10) 상에 제 1 메탈 콘택(30a, 30b, 30c, 30d)가 배치되고, 활성영역(10) 에지부 양측 및 중앙부에 제 2 메탈 콘택(33a, 33b, 33c, 33d)가 배치된다.
또한, NMOS 트랜지스터 영역의 게이트 전극(20b)들 사이의 활성영역(15) 상에 제 1 메탈 콘택(35a, 35b, 35c, 35d)이 배치되고, 활성영역(15) 에지부 양측 및 중앙부에 제 2 메탈 콘택(37a, 37b, 37c, 37d)이 배치된다. 그리고, 활성영역(15) 중앙부에 형성된 게이트 전극(20b)과 연결된 제 3 메탈 콘택(36a, 36b)이 배치된다.
이때, 제 1 메탈 콘택(30, 35)과 게이트 전극(20a, 20b)의 간의 간격(d1, d2)은 균등하게 배치되며, 이에 따라 제 1 메탈 콘택(30, 35)과 게이트 전극(20a, 20b) 사이의 최소 간격이 확장됨으로써 후속으로 형성되는 메탈 신호 라인의 공정 마진이 확보된다.
또한, 게이트 전극과 메탈 콘택 사이에 발생하던 브릿지 현상을 방지할 수 있으며, 게이트 전극의 선폭 확장이 가능하여 미세 공정을 적용하는 게이트 패터닝 공정이 유리하게 된다.
이어서, 도 3b를 참조하여 메탈 신호 라인과 메탈 패드의 배치관계를 설명하면 다음과 같다. 여기서는, 도 3a에 도시된 구성 요소들은 생략하고 메탈 패드와 메탈 신호 라인들만을 도시하여 설명하도록 한다.
먼저, 서브 워드라인 드라이버의 PMOS 트랜지스터 영역에 메탈 패드 P0, P2, P4, P6이 배치된다. 여기서, 메탈 패드 P0, P2 및 메탈 패드 P4, P6은 각각 동일 행 상에 위치하며, 메탈 패드 P4, P6는 메탈 패드 P0, P2와 제 2 방향으로 일정 거리 시프드되어 위치한다.
더욱 구체적으로 설명하면, 메탈 패드 P0, P2는 서브 워드라인 드라이버의 하측 최외곽에 배치되고, 메탈 패드 P2, P4는 서브 워드라인 드라이버의 상측 최외곽에 배치된다.
또한, NMOS 트랜지스터 영역에 메탈 패드 PB0, PB2, PB4, PB6, PGND가 배치된다. 여기서, 메탈 패드 PB0, PB2 및 메탈 패드 PB4, PB6은 각각 동일 행 상에 위치하며, 메탈 패드 PB0, PB2는 메탈 패드 PB4, PB6과 제 2 방향으로 일정 거리 시프드되어 위치한다.
메탈 신호 라인은 제 2 방향으로 연장된 라인 형태로 형성되며, 제 1 서브 워드라인 영역 및 제 2 서브 워드라인 영역에 메탈 신호 라인 S0, S2, S4, S6, S8, S10, S12, S14이 배치된다.
더욱 구체적으로 설명하면, 제 1 서브 워드라인 영역에는 메탈 신호 라인S0, S2, S4, S6이 순차적으로 배치되고, 제 2 서브 워드라인 영역에는 제 1 서브 워드라인 영역과 동일한 형태로 메탈 신호 라인 S8, S10, S12, S14가 순차적으로 배치된다.
PMOS 트랜지스터 영역의 메탈 신호 라인 S0, S8은 메탈 콘택 메탈 패드 P4, P6과 인접한 부분('B' 참조.)에서 메탈 패드를 따라 상측으로 벤딩(bending)된 형태로 배치된다.
NMOS 트랜지스터 영역의 메탈 신호 라인 S0, S8은 메탈 패드 PB4, PB6, PGND와 인접한 부분에서 메탈 패드를 따라 상측으로 벤딩된 형태로 배치된다.
그리고, PMOS 트랜지스터 영역의 메탈 신호 라인 S6, S14는 메탈 패드 P0, P2와 인접한 부분에서 메탈 패드를 따라 하측으로 벤딩된 형태로 배치된다.
NMOS 트랜지스터 영역의 메탈 신호 라인 S6, S14는 메탈 패드 P0, P2, PB0, PB2, PGND과 인접한 부분에서 메탈 패드를 따라 하측으로 벤딩된 형태로 배치된다.
이에 따라, 제 1 서브 워드라인 드라이버 SWD1 및 제 2 서브 워드라인 드라이버 SWD2의 최외곽에 형성된 메탈 신호 라인 S0, S6, S8, S14의 일부 영역은 각각 제 1 서브 워드라인 드라이버 및 제 2 서브 워드라인 드라이버의 외곽 영역에 배치된다.
도 3c는 도 3a의 활성영역, 게이트 및 메탈 콘택, 도 3b의 메탈 패드와 메탈 신호 라인들이 모두 배치된 레이아웃을 도시한 것이다.
도 3c를 참조하여, 메탈 콘택과 메탈 패드, 메탈 콘택과 메탈 신호 라인과의 배치 관계를 설명하면 다음과 같다.
먼저, PMOS 트랜지스터 영역의 메탈 패드 P0, P2, P4, P6는 각각 활성영역(10d, 10c, 10b, 10a)의 에지부 양측 및 중앙부에 배치된 제 2 메탈 콘택(33d, 33d, 33b, 33a)와 연결된다.
그리고, NMOS 트랜지스터 영역의 메탈 패드 PB0, PB2, PB4, PB6은 활성영역(15a, 15b) 중앙부에 형성된 게이트 전극(20b)와 연결된 제 3 메탈 콘택(36a, 36b, 36c, 36d)과 연결된다.
NMOS 트랜지스터 영역의 메탈 패드 PGND는 활성영역(15a, 15b) 양측 에지부에 형성된 제 2 메탈 콘택(37a, 37b, 37c, 37d)과 연결된다.
또한, 메탈 신호 라인 S0, S8은 PMOS 트랜지스터 영역의 제 1 메탈 콘택(30d)와 연결되고, NMOS 트랜지스터 영역의 제 1 메탈 콘택(35a)와 연결된다. 메탈 신호 라인 S2, S10은 PMOS 트랜지스터 영역의 제 1 메탈 콘택(30c)와 연결되고, NMOS 트랜지스터 영역의 제 1 메탈 콘택(35b)과 연결된다.
그리고, 메탈 신호 라인 S4, S12는 PMOS 트랜지스터 영역의 제 1 메탈 콘택(30b)과 연결되고, NMOS 트랜지스터 영역의 제 1 메탈 콘택(35c)과 연결된다. 메탈 신호 라인 S6, S14는 PMOS 트랜지스터 영역의 제 1 메탈 콘택(30a)과 연결되고, NMOS 트랜지스터 영역의 제 1 메탈 콘택(35d)과 연결된다.
도 3a에 도시된 바와 같이 제 1 메탈 콘택(30, 35)과 게이트 전극(20a, 20b)의 간의 간격(d1, d2)은 균등하게 배치되며, 이에 따라 제 1 메탈 콘택(30, 35)과 게이트 전극(20a, 20b) 사이의 최소 간격이 확장됨으로써 메탈 신호 라인의 공정 마진이 확보될 수 있다.
도 4는 본 출원의 실시예에 따른 서브 워드라인 드라이버 어레이를 포함하는 반도체 메모리 장치의 레이아웃도이다.
도 4를 참조하면, 서브 워드라인 드라이버 어레이는 셀(CELL) 영역들 사이에서 다수의 서브 워드라인 드라이버SWD가 반복적으로 배치되며, 다수의 메탈 신호 라인이 규칙적으로 반복된 피치드 레이아웃(Pitched layout)을 포함한다.
여기서는 도 3c에 도시된 서브 워드라인 드라이버가 연장되어 반복적으로 배치된 구조(1X3)를 가지고 설명하고자 한다. 서브 워드라인 드라이버는 도 3c에서 설명한 바와 같이, PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역으로 구성되며, 다수의 활성 영역(10, 15), 메탈 콘택(30, 33, 35,36, 37), 메탈 패드 P0, P2, P4, P6, PB0, PB2, PB4, PB6, PGND, 메탈 신호 라인 S0, S2, S4, S6, S8, S10, S12, S14들을 포함한다.
메탈 신호 라인들은 메탈 패드와 인접한 부분에서 메탈 패드를 다라 벤딩된 형태로 배치되는데, 벤딩된 형태가 되면서 서브 워드라인 드라이버 외곽을 벗어난 메탈 신호 라인들은 인접한 서브 워드라인 드라이버에 중첩되어 배치된다.
서브 워드라인 드라이버의 최외곽에 배치된 메탈 신호 라인 S0, S14는 각각 메탈 라인 상측을 따라 벤딩된 형태이다. 이에 따라, 메탈 신호 라인 S0는 서브 워드라인 드라이버를 벗어나도록 배치되는 반면, 메탈 신호 라인 S14 하측으로는 메탈 신호 라인이 배치되지 않은 빈 공간이 존재한다.
즉, 도 4에 도시된 바와 같이 다수의 서브 워드라인 드라이버가 반복적으로 배치되는 경우에는 서브 워드라인 드라이버 상측 최외곽에 배치된 메탈 신호 라인 S0는 상측으로 인접한 서브 워드라인 드라이버의 메탈 신호 라인 S14'가 벤딩되면서 생긴 빈 공간에 배치될 수 있다.
따라서, 다수의 서브 워드라인 드라이버가 반복적으로 배치될 경우, 인접한 서브 워드라인 드라이버들 사이에 메탈 신호 라인들이 맞물려 배치되므로, 메탈 신호 라인의 일부분이 벤딩된 형태로 형성되더라도 별도의 공간이 요구되지는 않는다.
상술한 바와 같이 메탈 신호 라인 중 일부를 메탈 패드 기준으로 벤딩시켜 배치함으로써, 피치드 레이아웃 내에 위치한 각각의 서브 워드라인 드라이버의 게이트와 메탈 콘택의 간격(d1, d2)이 균등하게 되고, 이에 따라 각각의 서브 워드라인 드라이버의 미스매치를 개선할 수 있다.
또한, 게이트와 메탈 콘택 사이의 최소 간격이 확장됨으로써, 게이트와 메탈 콘택 사이에 발생하는 브릿지를 방지하고, 이에 따라 게이트 선폭의 확장이 가능하여 미세 공정에서의 게이트 패터닝 공정 마진 확보할 수 있는 효과를 제공한다.
이상의 설명은 본 출원의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 출원의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 출원에 개시된 실시예들은 본 출원의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 출원의 기술 사상의 범위가 한정되는 것은 아니다.
본 출원의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치에 있어서,
    상기 서브 워드라인 드라이버는
    제 1 방향으로 연장된 활성 영역을 포함하는 반도체 기판;
    상기 활성 영역과 교차되는 제 2 방향으로 연장되어 형성되는 다수의 게이트 전극;
    상기 게이트 전극들 사이의 상기 활성영역 상에 형성된 제 1 메탈 콘택 및 제 2 메탈 콘택;
    상기 제 1 메탈 콘택과 연결되는 다수의 메탈 패드; 및
    상기 제 2 메탈 콘택과 연결되고, 상기 제 2 방향으로 연장되며, 상기 메탈 패드와 인접한 부분에서 벤딩된 형태를 갖는 다수의 메탈 신호 라인을 포함하는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  2. 청구항 1에 있어서,
    상기 서브 워드라인 드라이버는 동일 열(Row)상에서 반복적으로 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  3. 청구항 1에 있어서,
    상기 서브 워드라인 드라이버는 셀 영역들 사이에 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  4. 청구항 1에 있어서,
    상기 서브 워드라인 드라이버는 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역을 포함하는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  5. 청구항 4에 있어서,
    상기 PMOS 트랜지스터 영역에 배치된 게이트 전극의 선폭은 상기 NMOS 트랜지스터 영역에 배치된 게이트 전극의 선폭보다 큰 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  6. 청구항 1에 있어서,
    상기 제 1 메탈 콘택은 상기 활성영역의 에지부 양측 및 중앙부에 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  7. 청구항 1에 있어서,
    상기 게이트 전극과 상기 제 2 메탈 콘택 사이의 간격이 균등하게 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  8. 청구항 1에 있어서,
    상기 서브 워드라인 드라이버의 상측 최외곽에 배치된 상기 메탈 신호 라인은 상기 메탈 패드의 상측 외곽을 따라 벤딩되며, 상기 서브 워드라인 드라이버의 하측 최외곽에 배치된 상기 메탈 신호 라인은 상기 메탈 패드의 하측 외곽을 따라 벤딩되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  9. 청구항 2에 있어서,
    상기 메탈 신호 라인의 벤딩된 부분은 해당 서브 워드라인 드라이버와 인접한 서브 워드라인 드라이버와 중첩되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  10. 서브 워드라인 드라이버의 PMOS 트랜지스터 영역을 포함하는 반도체 메모리 장치에 있어서,
    상기 서브 워드라인 드라이버는
    제 1 방향으로 연장된 활성 영역을 포함하는 반도체 기판;
    상기 활성 영역과 교차되는 제 2 방향으로 연장되어 형성되며, 상기 활성영역의 일부가 노출되는 사각형상의 홀을 포함하는 다수의 게이트 전극;
    상기 게이트 전극들 사이의 상기 활성영역 상에 배치된 제 1 메탈 콘택;
    상기 게이트 전극의 홀에 의해 노출된 상기 활성영역 상에 배치된 제 2 메탈 콘택;
    상기 제 1 메탈 콘택과 연결되는 다수의 메탈 패드; 및
    상기 제 2 메탈 콘택과 연결되고, 상기 제 2 방향으로 연장되며, 상기 메탈 패드와 인접한 부분에서 벤딩된 형태를 갖는 다수의 메탈 신호 라인을 포함하는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  11. 청구항 10에 있어서,
    상기 서브 워드라인 드라이버는 동일 열(Row)상에서 반복적으로 배치되며,
    상기 메탈 신호 라인의 벤딩된 부분은 해당 서브 워드라인 드라이버와 인접한 서브 워드라인 드라이버와 중첩되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  12. 청구항 10에 있어서,
    상기 게이트 전극과 상기 제 2 메탈 콘택 사이의 간격이 균등하게 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  13. 청구항 10에 있어서,
    상기 서브 워드라인 드라이버의 상측 최외곽에 배치된 상기 메탈 신호 라인은 상기 메탈 패드의 상측 외곽을 따라 벤딩되고, 상기 서브 워드라인 드라이버의 하측 최외곽에 배치된 상기 메탈 신호 라인은 상기 메탈 패드의 하측 외곽을 따라 벤딩되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  14. 서브 워드라인 드라이버의 NMOS 트랜지스터 영역을 포함하는 반도체 메모리 장치에 있어서,
    상기 서브 워드라인 드라이버는
    제 1 방향으로 연장된 활성 영역을 포함하는 반도체 기판;
    상기 활성영역과 교차하는 상기 제 2 방향으로 연장되어 형성되는 다수의 게이트 전극;
    상기 게이트 전극들 사이의 상기 활성영역 상에 형성된 제 1 메탈 콘택 및 제 2 메탈 콘택;
    상기 제 1 메탈 콘택과 연결되는 다수의 메탈 패드; 및
    상기 제 2 메탈 콘택과 연결되고, 상기 제 2 방향으로 연장되며, 상기 메탈 패드와 인접한 부분에서 벤딩된 형태를 갖는 다수의 메탈 신호 라인을 포함하는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  15. 청구항 14에 있어서,
    상기 서브 워드라인 드라이버는 동일 열(Row)상에서 반복적으로 배치되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  16. 청구항 14에 있어서,
    상기 다수의 활성영역은 인접한 두 개의 활성영역이 한 쌍으로 배치되며, 상기 한 쌍의 활성영역은 상기 활성영역의 중앙부에서 서로 연결된 형태인 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  17. 청구항 14에 있어서,
    상기 활성영역 상에 네 개의 게이트 전극이 지나도록 배치되며, 상기 게이트 전극 중 상기 활성영역의 중앙부에 배치된 두 개의 게이트 전극은 게이트 전극 일측에서 서로 연결된 형태인 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  18. 청구항 14에 있어서,
    상기 게이트 전극과 상기 제 2 메탈 콘택 사이의 간격이 균등한 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  19. 청구항 14에 있어서,
    상기 서브 워드라인 드라이버의 상측 최외곽에 배치된 상기 메탈 신호 라인은 상기 메탈 패드의 상측 외곽을 따라 벤딩되며, 상기 서브 워드라인 드라이버의 하측 최외곽에 배치된 상기 메탈 신호 라인은 상기 메탈 패드의 하측 외곽을 따라 벤딩되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
  20. 청구항 14에 있어서,
    상기 메탈 신호 라인의 벤딩된 부분은 해당 서브 워드라인 드라이버와 인접한 서브 워드라인 드라이버와 중첩되는 것을 특징으로 하는 서브 워드라인 드라이버를 포함하는 반도체 메모리 장치의 레이아웃.
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