KR20120017237A - 서브 워드 라인 드라이버 및 이를 포함한 장치들 - Google Patents

서브 워드 라인 드라이버 및 이를 포함한 장치들 Download PDF

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KR20120017237A
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이재영
양향자
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삼성전자주식회사
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Abstract

서브 워드 라인 드라이버가 개시된다. 상기 서브 워드 라인 드라이버는 제1방향으로 일렬로 배치된 복수의 제1패드들과, 상기 제1방향으로 일렬로 배치된 복수의 제2패드들과, 상기 복수의 제1패드들과 상기 복수의 제2패드들 사이에서 상기 제1방향으로 두 번 꼬여서(twisted) 배치되는 두 개의 제1 워드 라인들을 포함하는 제1레이어; 및 상기 제1레이어의 하부에 형성되고, 각각이 상기 복수의 제1패드들 각각과 상기 복수의 제2패드들 각각에 대응되는 위치에 구현된 복수의 제3패드들을 포함하는 제2레이어를 포함하며, 상기 두 개의 제1워드 라인들 각각은 상기 복수의 제2패드들 중에서 대응되는 패드에 접속되는 서브 워드 라인 드라이버.

Description

서브 워드 라인 드라이버 및 이를 포함한 장치들{SUB WORD LINE DRIVER AND APPARATUSES HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 메모리 장치의 서브 워드 라인 드라이버 (sub word line driver(SWD))에 관한 것으로, 특히 상기 메모리 장치의 워드 라인 피치(pitch) 감소에 따른 워드 라인 패턴 제한을 극복하기 위한 서브 워드 라인 드라이버 및 이를 포함하는 장치들에 관한 것이다.
메모리 장치의 메모리 셀 어레이는 복수의 뱅크들로 분할되고, 상기 복수의 뱅크들 각각은 다시 복수의 메모리 블록들로 분할된다. 또한 상기 복수의 메모리 블록들 각각은 복수의 서브 어레이 블록들을 포함한다. 또한 고집적 메모리 셀 어레이에서 워드 라인의 길이가 길어짐에 따른 상기 워드 라인의 부하에 의한 신호 지연을 줄이기 위하여 복수의 서브 워드 라인 드라이버들 각각을 상기 복수의 서브 어레이 블록들 사이에 배치하는 분할 워드 라인 드라이버 구조가 채용되고 있다.
본 발명이 이루고자 하는 기술적인 과제는 워드 라인 피치 감소에 따른 서브 워드 라인 드라이버의 레이아웃 문제를 해결할 수 있는 새로운 서브 워드 라인 드라이버 및, 상기 서브 워드 라인 드라이버를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따르는 서브 워드 라인 드라이버는 제1방향으로 일렬로 배치된 복수의 제1패드들과, 상기 제1방향으로 일렬로 배치된 복수의 제2패드들과, 상기 복수의 제1패드들과 상기 복수의 제2패드들 사이에서 상기 제1방향으로 두 번 꼬여서(twisted) 배치되는 두 개의 제1 워드 라인들을 포함하는 제1레이어 및 상기 제1레이어의 하부에 형성되고, 각각이 상기 복수의 제1패드들 각각과 상기 복수의 제2패드들 각각에 대응되는 위치에 구현된 복수의 제3패드들을 포함하는 제2레이어를 포함한다.
상기 두 개의 제1워드 라인들 각각은 상기 복수의 제2패드들 중에서 대응되는 패드에 접속된다.
상기 제1레이어는, 각각이 상기 복수의 제1패드들 각각과 대향 위치에 형성된 복수의 제4패드들 및 상기 복수의 제2패드들과 상기 복수의 제4패드들 사이에서 상기 제1방향으로 두 번 꼬여서 배치되는 두 개의 제2워드 라인들을 더 포함하고, 상기 제2레이어는 각각이 상기 복수의 제4패드들 각각과 대응되는 위치에 형성된 복수의 제5패드들을 더 포함한다.
상기 두 개의 제2워드 라인들 각각은 상기 복수의 제2패드들 중에서 대응되는 패드에 접속된다.
상기 복수의 제1패드들 중에서 제1그룹의 패드들 각각은 상기 복수의 제3패드들 중에서 복수의 제1전도성 트랜지스터들 각각의 제1전극에 접속되고 상기 복수의 제1패드들 중에서 제2그룹의 패드들 각각은 상기 복수의 제3패드들 중에서 복수의 제2전도성 트랜지스터들 각각의 제1전극에 접속되고, 상기 복수의 제2패드들 중에서 제3그룹의 패드들 각각은 상기 복수의 제1전도성 트랜지스터들 각각의 제2전극에 접속되고 상기 복수의 제2패드들 중에서 제4그룹의 패드들 각각은 상기 복수의 제2전도성 트랜지스터들 각각의 제2전극에 접속된다.
상기 복수의 제1전도성 트랜지스터들 각각은 PMOS 트랜지스터와 NMOS 트랜지스터 중에서 어느 하나이고, 상기 복수의 제2전도성 트랜지스터들 각각은 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터 중에서 다른 하나이다.
상기 복수의 제1전도성 트랜지스터들 각각의 상기 제1전극과 상기 복수의 제2전도성 트랜지스터들 각각의 상기 제1전극은 소스 전극이고, 상기 복수의 제1전도성 트랜지스터들 각각의 상기 제2전극과 상기 복수의 제2전도성 트랜지스터들 각각의 상기 제2전극은 드레인 전극이다.
본 발명의 실시 예에 따르는 반도체 장치는, 복수의 서브 어레이들 및 상기 복수의 서브 어레이들 사이에 각각 배치된 복수의 서브 워드 라인 드라이버들을 포함하며, 상기 복수의 서브 워드 라인 드라이버들 각각은, 제1방향으로 일렬로 배치된 복수의 제1패드들과, 상기 제1방향으로 일렬로 배치된 복수의 제2패드들과, 상기 복수의 제1패드들과 상기 복수의 제2패드들 사이에서 상기 제1방향으로 두 번 꼬여서(twisted) 배치되는 두 개의 제1 워드 라인들을 포함하는 제1레이어 및 상기 제1레이어의 하부에 형성되고, 각각이 상기 복수의 제1패드들 각각과 상기 복수의 제2패드들 각각에 대응되는 위치에 구현된 복수의 제3패드들을 포함하는 제2레이어를 포함하며, 상기 두 개의 제1워드 라인들 각각은 상기 복수의 제2패드들 중에서 대응되는 패드에 접속된다.
본 발명의 실시 예에 따르는 반도체 시스템은 상기 반도체 장치 및 상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함한다. 상기 반도체 시스템은 이동 통신 장치이다.
본 발명의 실시 예에 따르는 메모리 모듈은 상기 반도체 장치 및 상기 반도체 장치가 마운트 된 반도체 기판을 포함한다.
본 발명의 실시 예에 따르는 반도체 시스템은 상기 반도체 장치가 마운트 된 메모리 모듈, 상기 메모리 모듈이 삽입될 수 있는 소켓 및 상기 소켓을 통하여 상기 메모리 모듈에 마운트 된 상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함한다. 상기 메모리 모듈은 SIMM(Single In-line Memory Module)또는 DIMM(Dual In-line Memory Module)이다. 상기 반도체 시스템은 퍼스널 컴퓨터(personal computer)이다.
본 발명의 실시 예에 따른 서브 워드 라인 드라이버 및 이를 포함하는 장치들은 워드 라인의 피치의 축소(shrink)에 따른 서브 워드 라인 드라이버의 레이아웃 문제를 해결할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 서브 워드 라인 드라이버 블록을 포함하는 메모리 장치를 나타낸다.
도 2는 도 1에 도시된 서브 워드 라인 드라이버 블록의 블록도를 나타낸다.
도 3은 도 2에 도시된 서브 워드 라인 드라이버 블록의 회로도를 나타낸다.
도 4는 도 3에 도시된 복수의 서브 워드 라인 드라이버 블록의 트랜지스터 배치 레이어를 나타낸다.
도 5는 도 4에 도시된 트랜지스터 배치 레이어에 대한 인터커넥션 라인 레이어를 나타낸다.
도 6은 도 1에 도시된 메모리 장치를 포함하는 메모리 모듈을 나타낸다.
도 7은 도 5에 도시된 메모리 모듈을 포함하는 컴퓨터의 블록도를 나타낸다.
도 8은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다.
도 9는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다.
도 10은 본 발명의 실시 예에 따르는 서브 워드 라인 드라이버의 레이아웃 방법을 설명하는 플로우 차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 서브 워드 라인 드라이버 블록을 포함하는 메모리 장치를 나타내고, 도 2는 도 1에 도시된 서브 워드 라인 드라이버 블록의 블록도를 나타내고, 도 3은 도 2에 도시된 서브 워드 라인 드라이버 블록의 회로도를 나타낸다.
도 1 내지 도 3을 참조하면. 메모리 장치(10)는 복수의 서브 어레이 블록들 (20과 30)과 복수의 서브 어레이 블록들(20과 30) 사이에 배치된 복수의 서브 워드 라인 드라이버 블록들(100)을 포함한다.
복수의 서브 어레이 블록들(20과 30) 각각은 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들 각각은 복수의 워드 라인들 각각과 복수의 비트 라인들 각각에 접속된다.
서브 워드 라인 드라이버 블록(100)은 제1드라이버 블록(110)과 제2드라이버 블록(120)을 포함한다.
제1드라이버 블록(110)은 복수의 서브 워드 라인 드라이버들(SWD0, SWD2, SWD4 및 SWD6)을 포함하고, 복수의 서브 워드 라인 드라이버들(SWD0, SWD2, SWD4 및 SWD6) 각각은 서브 어레이 블록(20)에 구현된 복수의 워드 라인들(WL0, WL2, WL4 및 WL6) 각각으로 구동 전압을 공급할 수 있다.
제2드라이버 블록(120)은 복수의 서브 워드 라인 드라이버들(SWD8, SWD10, SWD12 및 SWD14)을 포함하고, 복수의 서브 워드 라인 드라이버들(SWD8, SWD10, SWD12 및 SWD14) 각각은 서브 어레이 블록(20)에 구현된 복수의 워드 라인들(WL8, WL10, WL12 및 WL14) 각각으로 구동 전압을 공급할 수 있다.
다시 도 2 및 도 3을 참조하면, 제1드라이버 블록(110)의 제1서브 워드 라인 드라이버(SWD0)는 제1전원(Pxd0)과 접지 사이에 직렬로 접속된 제1 P채널 트랜지스터(P0)와 제1 N채널 트랜지스터(N0)를 포함한다. 또한 제1서브 워드 라인 드라이버(SWD0)는 제1 P채널 트랜지스터(P0)와 제1 N채널 트랜지스터(N1)의 공통단자와 접지 사이에 접속된 제2 N채널 트랜지스터(N2)를 포함한다.
제2서브 워드 라인 드라이버(SWD2)는 제2전원(Pxd2)과 접지 사이에 직렬로 접속된 제2 P채널 트랜지스터(P2)와 제3 N채널 트랜지스터(N3)를 포함한다. 또한 제2서브 워드 라인 드라이버(SWD2)는 제2 P채널 트랜지스터(P2)와 제3 N채널 트랜지스터(N3)의 공통단자와 접지 사이에 접속된 제4 N채널 트랜지스터(N4)를 포함한다.
제3서브 워드 라인 드라이버(SWD4)는 제3전원(Pxd4)과 접지 사이에 직렬로 접속된 제3 P채널 트랜지스터(P4)와 제5 N채널 트랜지스터(N5)를 포함한다. 또한 제3서브 워드 라인 드라이버(SWD4)는 제3 P채널 트랜지스터(P4)와 제5 N채널 트랜지스터(N5)의 공통단자와 접지 사이에 접속된 제6 N채널 트랜지스터(N6)를 포함한다.
제4서브 워드 라인 드라이버(SWD6)는 제4전원(Pxd6)과 접지 사이에 직렬로 접속된 제4 P채널 트랜지스터(P6)와 제7 N채널 트랜지스터(N7)를 포함한다. 또한 제4서브 워드 라인 드라이버(SWD6)는 제4 P채널 트랜지스터(P6)와 제7 N채널 트랜지스터(N7)의 공통단자와 접지 사이에 접속된 제8 N채널 트랜지스터(N8)를 포함한다.
복수의 P 채널 트랜지스터들(P0, P2, P4 및 P6) 각각의 게이트는 제1 입력 신호 라인(NWE0)에 접속되고, 복수의 N 채널 트랜지스터들(N1, N3, N5 및 N7) 각각의 게이트는 제1 입력 신호 라인(NWE0)에 접속된다. 또한 복수의 N 채널 트랜지스터들(N2, N4, N6 및 N8) 각각의 게이트는 복수의 제3 입력 신호 라인들(Pxb0, Pxb2, Pxb4 및 Pxb6) 각각에 접속된다.
제1 P채널 트랜지스터(P0)와 제1 N채널 트랜지스터(N1)의 공통 단자는 제1 워드 라인(WL0)에 접속되고, 제2 P채널 트랜지스터(P2)와 제3 N채널 트랜지스터(N3)의 공통 단자는 제2 워드 라인(WL2)에 접속되고, 제3 P채널 트랜지스터(P4)와 제5 N채널 트랜지스터(N5)의 공통 단자는 제3 워드 라인(WL4)에 접속되며, 제4 P채널 트랜지스터(P6)와 제7 N채널 트랜지스터(N7)의 공통 단자는 제4 워드 라인(WL6)에 접속된다.
제2드라이버 블록(120)은 복수의 P 채널 트랜지스터들(P8, P10, P12 및 P14) 각각의 게이트가 제2 입력 신호 라인(NWE1)에 접속되는 점을 제외하고는 제1드라이버 블록(110)의 구조와 유사한 구조를 가지므로 자세한 설명은 생략한다.
복수의 전원들(Pxd0, Pxd2, Pxd4 및 Pxd6) 각각은 일반적으로 메모리 장치에서 사용되는 내부 전원 전압보다 일정 레벨 이상 높은 레벨의 전압을 공급할 수 있다.
입력 신호 코딩에 의하여, 복수의 전원들(Pxd0, Pxd2, Pxd4 및 Pxd6) 중에서 어느 하나는 복수의 P 채널 트랜지스터들(P0, P2, P4, P6, P8, P10, P12 및 P14) 중에서 상응하는 어느 하나의 P채널 트랜지스터로 전압을 공급한다.
복수의 입력 신호 라인들(NWE0과 NWE1) 각각은 제1 드라이버 블록(110)에 구현된 복수의 서브 워드 라인 드라이버들(SWD0, SWD2, SWD4 및 SWD6)과 제2 드라이버 블록(120)에 구현된 복수의 서브 워드 라인 드라이버들(SWD8, SWD10, SWD12 및 SWD14) 각각을 구동시키기 위한 입력 신호를 공급하기 위한 라인이다.
복수의 제3 입력신호 라인들(Pxb0, Pxb2, Pxb4 및 Pxb6) 각각은 상응하는 N채널 트랜지스터를 통하여 복수의 워드 라인들(WL0, WL2,WL4, WL6 또는 WL8, WL10, WL12, WL14) 각각을 프리차지 시키기 위한 신호를 공급하기 위한 라인이다.
복수의 서브 워드 라인 드라이버들(SWD0, SWD2, SWD4, SWD6, SWD8, SWD10, SWD12 및 SWD14) 각각의 동작은 다음과 같다. 본 발명의 상세한 설명에서는 설명의 편의를 위하여 제1 서브 워드 라인 드라이버(SWD0)를 예로 들어 설명한다.
제1 서브 워드 라인 드라이버(SWD0)에서 제1 입력 신호 라인(NWE0)의 입력 신호 및 제3 입력 신호 라인(Pxb0)의 입력 신호 각각이 모두 로우(Low) 레벨일 경우 제1전원(Pxd0)의 전압이 제1 워드 라인(WL0)으로 공급된다.
제1 입력 신호 라인(NWE0)의 입력 신호 및 제3 입력 신호 라인(Pxb0)의 입력신호 중에서 적어도 어느 하나가 하이(high) 레벨일 경우 제1 워드 라인(WL0)은 접지 레벨이 된다.
도 4는 도 3에 도시된 복수의 서브 워드 라인 드라이버 블록의 트랜지스터 배치 레이어(transistor layout layer)를 나타내고, 도 5는 도 4에 도시된 내부 트랜지스터 배치 레이어에 대한 인터커넥션 라인 레이어(interconnection line layer)를 나타낸다.
도 4 및 도 5에서는 설명의 편의상 트랜지스터 배치 레이어(110-1)와 인터커넥션 라인 레이어(110-2)를 따로 도시하였으나, 실제로는 트랜지스터 배치 레이어 (110-1)의 상부에 인터커넥션 라인 레이어(110-2)가 적층되어 서로 연결되는 구조이다.
제1드라이버 블록(110)과 제2드라이버 블록(120)의 내부 트랜지스터들의 배치는 실질적으로 동일하므로, 도 4 및 도 5에서는 설명의 편의를 위하여 제1드라이버 블록(110)의 서브 워드 라인 드라이버들(SWD0, SWD2, SWD4, SWD6)에 대해서만 설명한다.
도 2 내지 도 5를 참조하면, 트랜지스터 배치 레이어(110-1)는 P채널 트랜지스터 배치영역(115)과 N채널 트랜지스터 배치영역(117)을 포함한다.
P채널 트랜지스터 배치영역(115)에는 제1방향, 예컨대 워드 라인 방향으로 제3 P채널 트랜지스터(P4), 제2 P채널 트랜지스터(P2), 제1 P채널 트랜지스터(P0) 및 제4 P채널 트랜지스터(P6)가 순서대로 배치된다.
제3 P채널 트랜지스터(P4), 제2 P채널 트랜지스터(P2), 제1 P채널 트랜지스터(P0) 및 제4 P채널 트랜지스터(P6) 각각은 투-핑거(Two-Finger) 트랜지스터이다.
제3 P채널 트랜지스터(P4)는 좌우 양측에 소스들(Sp4)이 형성되고 중앙에 드레인(Dp4)이 형성되며, 소스들(Sp4) 각각과 드레인(Dp4) 사이에 각각 게이트 라인(G)이 배치된다.
본 명세서에서 소스, 드레인 및 게이트 각각은 소스 전극, 드레인 전극, 및 게이트 전극 각각을 의미할 수 있다.
제2 P채널 트랜지스터(P2)는 좌우 양측에 소스들(Sp2)이 형성되고 중앙에 드레인(Dp2)이 형성되며, 소스들(Sp2) 각각과 드레인(Dp2) 사이에 각각 게이트 라인 (G)이 배치된다. 제1 P채널 트랜지스터(P0)는 좌우 양측에 소스들(Sp0)이 형성되고 중앙에 드레인(Dp0)이 형성되며, 소스들(Sp0) 각각과 드레인(Dp0) 사이에 각각 게이트 라인 (G)이 배치된다. 제4 P채널 트랜지스터(P6)는 좌우 양측에 소스들(Sp6)이 형성되고 중앙에 드레인(Dp6)이 형성되며, 소스들(Sp6) 각각과 드레인(Dp6) 사이에 각각 게이트 라인 (G)이 배치된다.
이때 복수의 P채널 트랜지스터들(P0, P2, P4 및 P6) 각각의 드레인(Dp0, Dp2, Dp4 및 Dp6)은 모두 기준 라인(L0) 상에 위치한다.
본 명세서에서 기준 라인(LO)이라 함은 상기 제1방향, 예컨대 워드 라인 방향으로 트랜지스터 배치 레이어(110-1) 또는 인터커넥션 라인 레이어의 중앙을 지나는 가상의 라인을 의미한다. 따라서 복수의 P채널 트랜지스터들(P0, P2, P4 및 P6) 각각의 특성은 매우 유사하다.
N 채널 트랜지스터 배치영역(117)에는 상기 제1 방향으로 제8 N채널 트랜지스터(N8) 및 제7 N채널 트랜지스터(N7) 쌍, 제2 N채널 트랜지스터(N2) 및 제1 N채널 트랜지스터(N1) 쌍, 제5 N채널 트랜지스터(N5) 및 제6 N채널 트랜지스터(N6) 쌍, 및 제3 N채널 트랜지스터(N3) 및 제4 N채널 트랜지스터(N4) 쌍이 순서대로 배치된다.
제8 N채널 트랜지스터(N8)의 소스(Sn8)는 좌측 가장자리에 형성되고 제7 N채널 트랜지스터(N7)의 소스(Sn7)는 우측 가장자리에 형성되며, 제8 N채널 트랜지스터 (N8) 및 제7 N채널 트랜지스터(N6) 각각은 드레인(Dn6)을 공유한다.
제2 N채널 트랜지스터(N2)의 소스(Sn2)는 좌측 가장자리에 형성되고 제1 N채널 트랜지스터(N1)의 소스(Sn1)는 우측 가장자리에 형성되며, 제2 N채널 트랜지스터 (N2) 및 제1 N채널 트랜지스터(N1) 각각은 드레인(Dn0)을 공유한다.
이때 제8 N채널 트랜지스터(N8)의 소스(Sn8)와 제2 N채널 트랜지스터(N2)의 소스 (Sn2)는 서로 접속되고, 제7 N채널 트랜지스터(N7)의 소스(Sn7)와 제1 N채널 트랜지스터(N1)의 소스(Sn1)는 서로 접속된다.
제5 N채널 트랜지스터(N5)의 소스(Sn5)는 좌측 가장자리에 형성되고 제6 N채널 트랜지스터(N6)의 소스(Sn6)는 우측 가장자리에 형성되며, 제5 N채널 트랜지스터 (N5) 및 제6 N채널 트랜지스터(N6) 각각은 드레인(Dn4)을 공유한다.
제3 N채널 트랜지스터(N3)의 소스(Sn3)는 좌측 가장자리에 형성되고 제4 N채널 트랜지스터(N4)의 소스(Sn4)는 우측 가장자리에 형성되며, 제3 N채널 트랜지스터 (N3) 및 제5 N채널 트랜지스터(N5) 각각은 드레인(Dn2)을 공유한다.
이때 제5 N채널 트랜지스터(N5)의 소스(Sn5)와 제3 N채널 트랜지스터(N3)의 소스(Sn3)는 서로 접속되고, 제6 N채널 트랜지스터(N6)의 소스(Sn6)와 제4 N채널 트랜지스터(N4)의 소스(Sn4)는 서로 접속된다.
또한, 제7 N채널 트랜지스터(N7), 제1 N채널 트랜지스터(N1), 제5 N채널 트랜지스터(N5) 및 제3 N채널 트랜지스터(N3) 각각은 서로 공통의 게이트 라인(G)을 갖는다. 공통의 게이트 라인(G)에는 제1 입력신호라인(NWE0)이 접속된다.
제8 N채널 트랜지스터(N8)는 소스(Sn8)와 드레인(Dn6) 사이에 게이트가(G8) 형성되고, 제2 N채널 트랜지스터(N2)는 소스(Sn2)와 드레인(Dn0) 사이에 게이트(G2)가 형성되고, 제6 N채널 트랜지스터(N6)는 소스(Sn6)와 드레인(Dn4) 사이에 게이트(G6)가 형성되고, 제4 N채널 트랜지스터(N4)는 소스(Sn4)와 드레인(Dn2) 사이에 게이트(G4)가 형성된다.
복수의 P 채널 트랜지스터들(P0, P2, P4, P6)과 마찬가지로 각각의 드레인(Dn0, Dn2, Dn4 및 Dn6)은 모두 기준 라인(L0) 상에 형성된다.
실시 예에 따라 P채널 트랜지스터 배치영역(115)에는 상기 제1 방향으로 제2 P채널 트랜지스터(P2), 제3 P채널 트랜지스터(P4), 제4 P채널 트랜지스터(P6) 및 제1 P채널 트랜지스터(P0)가 순서대로 배치되고, N채널 트랜지스터 배치영역(117)에는 제7 N채널 트랜지스터(N7), 제1 N채널 트랜지스터(N1), 제3 N채널 트랜지스터(N3) 및 제5 N채널 트랜지스터(N5)가 순서대로 배치될 수도 있다.
한편, 도 5의 인터커넥션 라인 레이어(110-2)는 복수의 제1패드쌍들(Bp0, Bp2, Bp4 및 Bp6), 복수의 제2패드들(Bv1, Bv2, Bv3 및 Bv4), 복수의 제 3패드들(Bg1, Bg2, Bg3 및 Bg4) 및 복수의 워드 라인들(WL0, WL2, WL4 및 WL6)을 포함한다.
복수의 제1 패드 쌍들(Bp0, Bp2, Bp4 및 Bp6) 각각은 대응하는 복수의 P 채널 트랜지스터들(P0, P2, P4 및 P6)의 소스 쌍들(Sp0, Sp2, Sp4 및 Sp6) 각각에 접속될 수 있도록 배치된다.
예컨대, 복수의 제1 패드쌍들(Bp0, Bp2, Bp4 및 Bp6) 각각은 상기 제1 방향으로 제3패드쌍(Bp4), 제2패드쌍(Bp2), 제1패드쌍(Bp0) 및 제4패드쌍(Bp6) 순으로 배치된다.
복수의 제2 패드들(Bv1, Bv2, Bv3 및 Bv4) 각각은 대응하는 복수의 N 채널 트랜지스터들(N1, N2, N3 및 N4) 각각의 소스(Sn1, Sn2, Sn3 및 Sn4)에 접속될 수 있도록 배치된다. 또한 복수의 제2 패드들(Bv1, Bv2, Bv3 및 Bv4) 각각은 대응하는 복수의 N 채널 트랜지스터들(N7, N8, N5 및 N6) 각각의 소스(Sn7, Sn8, Sn5 및 Sn6)에 접속될 수 있도록 배치된다.
복수의 제3 패드들(Bg1, Bg2, Bg3 및 Bg4) 각각은 대응하는 복수의 N채널 트랜지스터들(N2, N4, N6 및 N8) 각각의 게이트(G2, G4, G6 및 G8)에 접속될 수 있도록 배치된다.
복수의 워드 라인들(WL0, WL2, WL4 및 WL6) 각각은 대응하는 복수의 P채널 트랜지스터들(P0, P2, P4 및 P6) 각각의 드레인(Dp0, Dp2, Dp4 및 Dp6)과 접속하기 위한 복수의 제4 패드들(Bdp0, Bdp2, Bdp4 및 Bdp6) 각각을 포함한다. 또한 복수의 워드 라인들(WL0, WL2, WL4 및 WL6) 각각은 각각의 복수의 제5 패드들(Bdn0, Bdn2, Bdn4 및 Bdn6) 각각을 통하여 드레인들(Dn0, Dn2, Dn4 및 Dn6) 각각에 접속된다.
예컨대, 제1 워드 라인(WL0)은 패드(Bdp0)를 통하여 제1 P채널 트랜지스터 (P0)의 드레인(Dp0)에 접속되고, 제1 워드 라인(WL0)은 패드(Bdn0)를 통하여 제1 N채널 트랜지스터(N1)와 제2 N채널 트랜지스터(N2) 각각의 드레인(Dn0)에 접속된다.
마찬가지로 제2 워드 라인(WL2)은 패드(Bdp2)를 통하여 제2 P채널 트랜지스터(P2)의 드레인(Dp2)에 접속되고, 제2 워드 라인(WL2)은 패드(Bdn2)를 통하여 제3 N채널 트랜지스터(N3)와 제4 N채널 트랜지스터(N4) 각각의 드레인(Dn2)에 접속된다.
그리고 제3 워드 라인(WL4)은 패드(Bdp4)를 통하여 제3 P채널 트랜지스터(P4)의 드레인(Dp4)에 접속되고, 제3 워드 라인(WL4)은 패드(Bdn4)를 통하여 제5 N채널 트랜지스터(N5)와 제6 N채널 트랜지스터(N6) 각각의 드레인(Dn4)에 접속된다. 또한, 제4 워드 라인(WL6)은 패드(Bdp6)를 통하여 제4 P채널 트랜지스터(P6)의 드레인(Dp6)에 접속되고, 제4 워드 라인(WL6)은 패드(Bdn6)를 통하여 제7 N채널 트랜지스터(N7)와 제8 N채널 트랜지스터(N7) 각각의 드레인(Dn6)에 접속된다.
제4 패드들(Bdn0, Bdn2, Bdn4 및 Bdn6) 각각과 제5 패드들(Bdn0, Bdn2, Bdn4 및 Bdn6) 각각은 모두 기준 라인(L0) 상에 일렬로 배치된다.
복수의 제4패드들(Bdn0, Bdn2, Bdn4 및 Bdn6) 각각과 복수의 제5패드들(Bdn0, Bdn2, Bdn4 및 Bdn6) 각각이 모두 기준 라인(L0) 상에 일렬로 배치됨에 따라 대응되는 두 개의 패드들(Bp4와 Bdp4, Bdp2와 Bp2, Bdp0와 Bp0, Bp6과 Bdp6, Bv2와 Bdn6, 및 Bv3와 Bdn2) 사이에 존재하는 최대 워드 라인들의 수는 2 이하가 될 수 있다.
도 5에 도시된 바와 같이 제1워드 라인(WL0)과 제2워드 라인(WL2)은 두 번씩 꼬여 있고, 제3워드 라인(WL3)과 제4워드 라인(WL4)도 두 번씩 꼬여 있다.
본 발명의 상세한 설명에서의 꼬인(twisted)이라 함은 도 5에 도시된 바와 같이 복수의 접속 수단들(CW1, CW2, CW3 및 CW4) 각각을 통하여 각 접속 수단 쌍(CT0a와 CT0b, CT2a와 CT2b, CT4a와 CT4b, 및 CT6a와 CT6b)이 전기적으로 접속되는 경우를 포함한다.
즉, 접속 수단(CW1)과 접속 수단 쌍(CT0a와 CT0b)을 통하여 제1워드 라인 (WL0)은 윗부분부터 아랫부분까지 전기적으로 접속되고, 접속 수단(CW2)과 접속 수단 쌍(CT2a와 CT2b)을 통하여 제2워드 라인(WL0)은 윗부분부터 아랫부분까지 전기적으로 접속되고, 접속 수단(CW3)과 접속 수단 쌍(CT4a와 CT4b)을 통하여 제3워드 라인(WL4)은 윗부분부터 아랫부분까지 전기적으로 접속되고, 접속 수단(CW4)과 접속 수단 쌍(CT6a와 CT6b)을 통하여 제4워드 라인(WL6)은 윗부분부터 아랫부분까지 전기적으로 접속된다.
실시 예에 따라 복수의 접속 수단들(CW1, CW2, CW3 및 CW4) 각각은 메탈 플레이트(metal plate), 점퍼(jumper) 등으로 구현될 수 있다.
즉, 제1워드 라인(WL0)이 패드(Bdp0)와 접속된 드레인(Dp0)에 접속될 수 있도록 한번 꼬임에 따라 제2워드 라인(WL2)도 한번 꼬인다. 그리고, 제1워드 라인(WL0)이 패드(Bdn2)에 접속된 드레인(Dn2)에 접속될 수 있도록 한번 더 꼬임에 따라 제2워드 라인(WL2)도 한번 더 꼬인다.
이와 유사하게, 제3워드 라인(WL4)이 패드(Bdp6)와 접속된 드레인(Dp6)에 접속될 수 있도록 한번 꼬임에 따라 제4워드 라인(WL6)도 한번 꼬인다. 그리고, 제3워드 라인(WL4)이 패드(Bdn4)에 접속된 드레인(Dn4)에 접속될 수 있도록 한번 더 꼬임에 따라 제4워드 라인(WL4)도 한번 더 꼬인다.
도 4와 도 5에 도시된 바와 같이, 본 발명의 실시 예에 따른 서브 워드 라인 드라이버는 대응되는 패드들 사이에 최대 2개의 워드 라인들이 배치됨에 따라 워드 라인 피치(pitch)가 축소(shrink)되어도 효율적으로 상기 서브 워드 라인 드라이버를 레이아웃할 수 있는 효과가 있다.
도 6은 도 1에 도시된 메모리 장치를 포함하는 메모리 모듈을 나타낸다. 도 6을 참조하면, 메모리 모듈(200)은 반도체 기판(210)과 반도체 기판(210)에 장착(mounted)되는 복수의 메모리 장치들(10)을 포함한다.
복수의 메모리 장치들(10) 각각의 구조와 동작은 도 1부터 도 5를 참조하여 설명한 반도체 메모리 장치(10)의 구조와 동작과 실질적으로 동일하다. 실시 예에 따라 메모리 모듈(200)은 복수의 메모리 장치들(10) 각각의 동작을 제어하기 위한 컨트롤러(230)를 더 포함할 수 있다. 메모리 모듈(200)은 SIMM(Single In-line Memory Module) 또는 DIMM(Dual In-line Memory Module)으로 구현될 수 있다.
도 7은 도 6에 도시된 메모리 모듈을 포함하는 메모리 시스템의 블록도를 나타낸다. PC 또는 이동용 컴퓨팅 장치(mobile computing device)와 같은 컴퓨터 시스템으로 구현될 수 있는 메모리 시스템(300)은 메인 보드(240), 메인 보드(240)에 장착(mounted)된 슬롯(250), 슬롯(250)에 삽입될 수 있는 메모리 모듈(200), 및 슬롯 (250)을 통하여 메모리 모듈(200)에 장착된 복수의 메모리 장치들(10) 각각의 동작을 제어할 수 있는 프로세서, 예컨대 칩-셋(270)을 포함한다.
칩-셋(270)은 데이터 버스를 통하여 복수의 메모리 장치들(10) 각각과 데이터를 주고받을 수 있다. 메모리 시스템(300)은 personal computer(PC), 태블릿(tablet) PC, 또는 노트-북으로 구현될 수 있다.
도 8은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 나타낸다. 도 8을 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 무선 인터넷 장치로서 구현될 수 있는 메모리 시스템(400)은 메모리 장치(10)와, 메모리 장치(10)의 데이터 처리 동작을 제어할 수 있는 프로세서(410)를 포함한다.
메모리 장치(10)에 저장된 데이터는 프로세서(410)의 제어 하에 디스플레이 (420)를 통하여 디스플레이될 수 있다. 무선 송수신기(430)는 안테나(ANT)를 통하여 무선 신호들을 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나 (ANT)를 통하여 수신된 무선 신호들을 프로세서(410)가 처리할 수 있는 신호들로 변환할 수 있다.
따라서, 프로세서(410)는 무선 송수신기(430)로부터 출력된 신호들을 처리하고 처리된 신호들을 메모리 장치(10)에 저장하거나 또는 디스플레이(420)를 통하여 디스플레이할 수 있다.
또한, 무선 송수신기(430)는 프로세서(410)로부터 출력된 신호들을 무선 신호들로 변환하고 상기 무선 신호들을 안테나(ANT)를 통하여 출력할 수 있다.
입력 장치(440)는 프로세서(410)의 동작을 제어하기 위한 제어 신호들 또는 프로세서(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(410)는 메모리 장치(10)로부터 출력된 데이터, 무선 송수신기(430)로부터 출력된 데이터, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)의 동작을 제어할 수 있다.
도 9는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 나타낸다. 도 9를 참조하면, 테블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 메모리 시스템(500)은 메모리 장치(10)와 메모리 장치(10)의 데이터 처리 동작을 제어할 수 있는 프로세서(510)를 포함한다.
프로세서(510)는 입력 장치(520)에 의하여 발생한 입력 신호에 따라 메모리 장치(10)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(520)는 터치패드(touch pad) 또는 컴퓨터 마우스 (computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도 10은 본 발명의 실시 예에 따르는 서브 워드 라인 드라이버의 레이아웃 방법을 설명하는 플로우차트를 나타낸다.
도 4, 도 5, 및 도 10을 참조하면, 트랜지스터 배치 레이어(110-1)에 복수의 P채널 트랜지스터들(P0, P2, P4, 및 P6)과 복수의 N채널 트랜지스터들(N1, N2, N3, N4, N5, N6, N7 및 N8) 각각이 형성된다(S10).
트랜지스터 배치 레이어(110-1)의 위에 형성된 인터커넥션 라인 레이어(110-2)에서 제1 방향을 따라 일렬로 복수의 제1패드들(Bp0, Bp2, Bp4, Bp6, Bg1, Bg4, Bv2 및 Bv3) 각각이 형성된다(S20). 인터커넥션 라인 레이어(110-2)에 상기 제1방향을 따라 일렬로 복수의 제2패드들 (Bp0, Bp2, Bp4, Bp6, Bg2, Bg3, Bv1 및 Bv4)이 형성한다(S30). 상기 제1방향을 따라 일렬로 복수의 제3패드들(Bdp0, Bdp2, Bdp4, Bdp6, Bdn0, Bdn2, Bdn4 및 Bdn6) 각각이 형성된다(S40).
도 5에 도시된 바와 같이 복수의 워드 라인들(WL0와 WL2, WL4과 WL6)이 두 번 꼬이게 형성된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 메모리 장치
20, 30: 서브 어레이 블록
100: 서브 워드 라인 드라이버 블록
110: 제1드라이버 블록
110-1: 트랜지스터 배치 레이어
110-2: 인터커넥션 라인 레이어
120: 제2 드라이버 블록

Claims (10)

  1. 제1방향으로 일렬로 배치된 복수의 제1패드들과, 상기 제1방향으로 일렬로 배치된 복수의 제2패드들과, 상기 복수의 제1패드들과 상기 복수의 제2패드들 사이에서 상기 제1방향으로 두 번 꼬여서(twisted) 배치되는 두 개의 제1 워드 라인들을 포함하는 제1레이어; 및
    상기 제1레이어의 하부에 형성되고, 각각이 상기 복수의 제1패드들 각각과 상기 복수의 제2패드들 각각에 대응되는 위치에 구현된 복수의 제3패드들을 포함하는 제2레이어를 포함하며,
    상기 두 개의 제1워드 라인들 각각은 상기 복수의 제2패드들 중에서 대응되는 패드에 접속되는 서브 워드 라인 드라이버.
  2. 제1항에 있어서, 상기 제1레이어는,
    각각이 상기 복수의 제1패드들 각각과 대향 위치에 형성된 복수의 제4패드들; 및
    상기 복수의 제2패드들과 상기 복수의 제4패드들 사이에서 상기 제1방향으로 두 번 꼬여서 배치되는 두 개의 제2워드 라인들을 더 포함하고,
    상기 제2레이어는,
    각각이 상기 복수의 제4패드들 각각과 대응되는 위치에 형성된 복수의 제5패드들을 더 포함하며,
    상기 두 개의 제2워드 라인들 각각은 상기 복수의 제2패드들 중에서 대응되는 패드에 접속되는 서브 워드 라인 드라이버.
  3. 제1항에 있어서,
    상기 복수의 제1패드들 중에서 제1그룹의 패드들 각각은 상기 복수의 제3패드들 중에서 복수의 제1전도성 트랜지스터들 각각의 제1전극에 접속되고 상기 복수의 제1패드들 중에서 제2그룹의 패드들 각각은 상기 복수의 제3패드들 중에서 복수의 제2전도성 트랜지스터들 각각의 제1전극에 접속되고,
    상기 복수의 제2패드들 중에서 제3그룹의 패드들 각각은 상기 복수의 제1전도성 트랜지스터들 각각의 제2전극에 접속되고 상기 복수의 제2패드들 중에서 제4그룹의 패드들 각각은 상기 복수의 제2전도성 트랜지스터들 각각의 제2전극에 접속되는 서브 워드 라인 드라이버.
  4. 제3항에 있어서,
    상기 복수의 제1전도성 트랜지스터들 각각은 PMOS 트랜지스터와 NMOS 트랜지스터 중에서 어느 하나이고,
    상기 복수의 제2전도성 트랜지스터들 각각은 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터 중에서 다른 하나인 서브 워드 라인 드라이버.
  5. 제3항에 있어서,
    상기 복수의 제1전도성 트랜지스터들 각각의 상기 제1전극과 상기 복수의 제2전도성 트랜지스터들 각각의 상기 제1전극은 소스 전극이고,
    상기 복수의 제1전도성 트랜지스터들 각각의 상기 제2전극과 상기 복수의 제2전도성 트랜지스터들 각각의 상기 제2전극은 드레인 전극인 서브 워드 라인 드라이버.
  6. 복수의 서브 어레이들; 및
    각각이 상기 복수의 서브 어레이들 사이에 배치된 복수의 서브 워드 라인 드라이버들을 포함하며,
    상기 복수의 서브 워드 라인 드라이버들 각각은,
    제1방향으로 일렬로 배치된 복수의 제1패드들과, 상기 제1방향으로 일렬로 배치된 복수의 제2패드들과, 상기 복수의 제1패드들과 상기 복수의 제2패드들 사이에서 상기 제1방향으로 두 번 꼬여서(twisted) 배치되는 두 개의 제1 워드 라인들을 포함하는 제1레이어; 및
    상기 제1레이어의 하부에 형성되고, 각각이 상기 복수의 제1패드들 각각과 상기 복수의 제2패드들 각각에 대응되는 위치에 구현된 복수의 제3패드들을 포함하는 제2레이어를 포함하며,
    상기 두 개의 제1워드 라인들 각각은 상기 복수의 제2패드들 중에서 대응되는 패드에 접속되는 반도체 장치.
  7. 제6항에 있어서, 상기 제1레이어는,
    각각이 상기 복수의 제1패드들 각각과 대향 위치에 형성된 복수의 제4패드들; 및
    상기 복수의 제2패드들과 상기 복수의 제4패드들 사이에서 상기 제1방향으로 두 번 꼬여서 배치되는 두 개의 제2워드 라인들을 더 포함하고,
    상기 제2레이어는,
    각각이 상기 복수의 제4패드들 각각과 대응되는 위치에 형성된 복수의 제5패드들을 더 포함하며,
    상기 두 개의 제2워드 라인들 각각은 상기 복수의 제2패드들 중에서 대응되는 패드에 접속되는 반도체 장치.
  8. 제6항에 기재된 반도체 장치; 및
    상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함하는 반도체 시스템.
  9. 제8항에 있어서, 상기 제1레이어는,
    각각이 상기 복수의 제1패드들 각각과 대향 위치에 형성된 복수의 제4패드들; 및
    상기 복수의 제2패드들과 상기 복수의 제4패드들 사이에서 상기 제1방향으로 두 번 꼬여서 배치되는 두 개의 제2워드 라인들을 포함하고,
    상기 제2레이어는,
    각각이 상기 복수의 제4패드들 각각과 대응되는 위치에 형성된 복수의 제5패드들을 포함하며,
    상기 두 개의 제2워드 라인들 각각은 상기 복수의 제2패드들 중에서 대응되는 패드에 접속되는 반도체 시스템.
  10. 제6항에 기재된 반도체 장치; 및
    상기 반도체 장치가 마운트 된 반도체 기판을 포함하는 메모리 모듈.
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