JP2022051365A - 半導体記憶装置 - Google Patents

Abstract

【課題】信号の伝搬遅延を抑制しつつノイズ耐性を向上させることができる半導体記憶装置を提供する。【解決手段】配線層Ｍ１と配線層Ｍ２とを有する半導体記憶装置であって、配線層Ｍ１は、データ信号を伝達する信号線１０と、信号線と同じ材料で形成される複数のダミーパターンＤＭとを有し、配線層Ｍ２は、電圧Ｖｄｄを供給する電位供給線２０と、電圧Ｖｓｓを供給する電位供給線３０とを有する。ダミーパターンＤＭは、電位供給線２０、３０のいずれか一方と電気的に接続されており、信号線１０と隣接して配置されるダミーパターンＤＭにおいて、信号線１０と対向する面は、信号線１０との距離が第１距離である第１面と、信号線１０との距離が第１距離と異なる第２距離である第２面とから構成される【選択図】図５Ａ

Description

本実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。

特開２００９－２５２８０６号公報

本実施形態は、信号の伝搬遅延を抑制しつつノイズ耐性を向上させることができる半導体記憶装置を提供することを目的とする。

本実施形態の半導体記憶装置は、第１配線層と第２配線層とを有する半導体記憶装置であって、第１配線層は、データ信号を伝達する信号線と、前記信号線と同じ材料で形成される複数のダミーパターンとを有し、第２配線層は、第１電位を供給する第１電位供給線と、前記第１電位と異なる第２電位を供給する第２電位供給線とを有する。前記ダミーパターンは、前記第１電位供給線または前記第２電位供給線のいずれか一方と電気的に接続されている。前記信号線と隣接して配置される前記ダミーパターンである隣接ダミーパターンにおいて、前記信号線と対向する面は、前記信号線との距離が第１距離である第１面と、前記信号線との距離が第１距離と異なる第２距離である第２面とから構成される。

実施形態にかかる記憶装置の構成例を示すブロック図。 実施形態の不揮発性メモリの構成例を示すブロック図。 実施形態にかかる半導体記憶装置の一部領域の断面図。 比較例にかかるダミーパターン及び配線の概略レイアウト図。 図４ＡのＡ－Ａ´線に沿った断面図。 第１実施形態にかかるダミーパターン及び配線の概略レイアウト図。 図５ＡのＢ－Ｂ´線に沿った断面図。 第１実施形態の第１変形例にかかるダミーパターン及び配線の概略レイアウト図。 図６ＡのＣ－Ｃ´線に沿った断面図。 第１実施形態の第２変形例にかかるダミーパターン及び配線の概略レイアウト図。 図７ＡのＤ－Ｄ´線に沿った断面図。 第２実施形態にかかるダミーパターン及び配線の概略レイアウト図。 第２実施形態の変形例にかかるダミーパターン及び配線の概略レイアウト図。 第３実施形態にかかるダミーパターン及び配線の概略レイアウト図。 第３実施形態の変形例にかかるダミーパターン及び配線の概略レイアウト図。 第４実施形態にかかるダミーパターン及び配線の概略レイアウト図。 図１２ＡのＥ－Ｅ´線に沿った断面図。 第５実施形態にかかるダミーパターン及び配線の概略レイアウト図。 図１３ＡのＦ－Ｆ´線に沿った断面図。 第６実施形態にかかるダミーパターン及び配線の概略レイアウト図。 第６実施形態の第１変形例にかかるダミーパターン及び配線の概略レイアウト図。 第６実施形態の第２変形例にかかるダミーパターン及び配線の概略レイアウト図。

以下、図面を参照して実施形態を説明する。
（第１実施形態）
（１．構成）
（１－１．メモリシステムの構成）
図１は、実施形態にかかるメモリシステムの構成例を示すブロック図である。実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置としての不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

不揮発性メモリ２は、データを不揮発に記憶するメモリであり、例えば、ＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）を備えている。不揮発性メモリ２は、例えば、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。なお、不揮発性メモリ２は、１ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌ、または４ｂｉｔ／ＣｅｌｌのＮＡＮＤメモリであっても構わない。

メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１と不揮発性メモリ２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。

例えば、不揮発性メモリ２とメモリコントローラ１は、それぞれが、半導体チップ（以下、単に“チップ”ともいう）として形成される。

チップイネーブル信号／ＣＥは、不揮発性メモリ２をイネーブルにするための信号である。レディービジー信号／ＲＢは、不揮発性メモリ２がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示すための信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を不揮発性メモリ２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むよう不揮発性メモリ２に指示する。

リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、不揮発性メモリ２からデータを読み出すための信号である。例えば、信号ＤＱ＜７：０＞を出力する際の不揮発性メモリ２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を不揮発性メモリ２に指示するための信号である。信号ＤＱ＜７：０＞は、不揮発性メモリ２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。

メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６で接続される。

ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）などを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。

メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。

プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。

プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的にはＥＣＣ回路１４によって符号化されて符号語として不揮発性メモリ２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。

プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。

ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。

ホストから書き込みリクエストを受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。

ホストから読み出しリクエストを受信した場合、メモリシステムは次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホストに送信する。
（１－２．不揮発性メモリの構成）
図２は、実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２４、レジスタ２６、シーケンサ２７、電圧生成回路２８、ロウデコーダ２９、センスアンプ３１、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。

メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。

入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ３１との間で送受信する。

ロジック制御回路２４は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２４は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、不揮発性メモリ２の状態を外部に通知する。

電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、読み出し、及び、消去等の動作に必要な電圧を生成する。

ロウデコーダ２９は、レジスタ２６からアドレス内のブロックアドレスおよびロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線を選択する。

センスアンプ３１は、データの読み出し時には、メモリセルからビット線に読み出された読み出しデータをセンスし、センスした読み出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルに転送する。

入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。

ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。

電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。動作速度の高速化に伴い、第１電位としての電源電圧ＶｃｃＱと、第２電位としての接地電圧Ｖｓｓを入力する端子は、入出力用パッド群３２の近傍に入出力端子専用の電源パッドが複数配置されている。

電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２１へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において不揮発性メモリ２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、不揮発性メモリ２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
（１－３．不揮発性メモリの断面構造）
図３は、実施形態にかかる半導体記憶装置の一部領域の断面図である。図３は、半導体基板７１上に周辺回路領域が形成され、周辺回路領域の上層にメモリ領域が形成される構造の半導体記憶装置について示している。なお、以下の説明において、半導体基板７１の表面に水平な直交する２方向をｘ方向及びｙ方向とし、半導体基板７１表面に垂直な方向をｚ方向とする。

図３に示すように、メモリ領域ＭＲにおいて不揮発性メモリは、半導体基板７１、導電体６４１から６５７、メモリホール６３４、並びにコンタクトプラグＣ０、Ｃ１、Ｃ２及びＣＰを含む。なお、以下で説明される図面では、半導体基板７１の上面部分に形成されたｐ型又はｎ型のウェル領域と、各ウェル領域内に形成された不純物拡散領域と、ウェル領域間を絶縁する素子分離領域のそれぞれの図示は省略されている。

メモリ領域ＭＲにおいて、半導体基板７１上には、例えば複数のコンタクトＣ０が設けられている。複数のコンタクトＣ０は、半導体基板７１に設けられた不純物拡散領域（図
示せず）に接続されている。半導体基板７１上には、配線層領域ＷＲを介してＮＡＮＤメモリのメモリセルアレイが配置されている。なお、配線層領域ＷＲに、入出力回路などの周辺回路も形成される。

各コンタクトＣ０上には、配線パターンを形成する導電体６４１が設けられている。導電体６４１の複数の配線パターンの一部は、上述したビット線ＢＬの一部である。また、複数の配線パターンの他の一部は、各種トランジスタの一部の配線である。その場合、隣り合う導電体６４１間の領域付近には、ゲート電極ＧＣが設けられ、この場合、隣り合う一方の導電体６４１は、トランジスタのドレインに接続され、他方の導電体３１がトランジスタのソースに接続される。

各導電体６４１上には、例えばコンタクトＣ１が設けられている。各コンタクトＣ１上には、例えば導電体６４２が設けられている。導電体６４２上には、例えばコンタクトＣ２が設けられている。コンタクトＣ２上には、例えば導電体６４３が設けられている。

導電体６４１、６４２、６４３の各配線パターンは、図示しないセンスアンプ回路とメモリセルアレイの間の配線層領域ＷＲに配設されている。以下、導電体６４１、６４２、６４３が設けられる配線層を、それぞれ配線層Ｄ０、Ｄ１、Ｄ２と呼ぶ。配線層Ｄ０、Ｄ１、Ｄ２は、不揮発性メモリ２の下層部分に設けられている。なお、ここでは、配線層領域ＷＲには、３つの配線層が設けられているが、配線層領域ＷＲには、２つ以下の配線層、あるいは４つ以上の配線層が設けられていてもよい。

導電体６４３の上方には、例えば層間絶縁膜を介して導電体６４４が設けられている。導電体６４４は、例えば、ｘｙ平面に平行な板状に形成されたソース線ＳＬである。導電体６４４の上方には、各ＮＡＮＤストリングＮＳに対応して、例えば、導電体６４５～６５４が順に積層されている。これらの導電体のうちｚ方向に隣り合う導電体の間には、図示しない層間絶縁膜が設けられている。

１つのストリングユニットＳＵに対応する構造体（複数のＮＡＮＤストリングＮＳ）は、隣り合うスリットＳＨＥ間に設けられている。スリットＳＨＥは、例えばｙ方向及びｚ方向に広がり、図示しない隣り合うストリングユニットＳＵに設けられた導電体６４５～６５４間を絶縁している。

導電体６４５～６５４のそれぞれは、例えばｘｙ平面に平行な板状に形成される。例えば、導電体６４５は、セレクトゲート線ＳＧＳに対応し、導電体６４６～６５３は、それぞれワード線ＷＬ０～ＷＬ７に対応し、導電体６５４は、セレクトゲート線ＳＧＤに対応している。

各メモリホール６３４は、導電体６４５～６５４のそれぞれを貫通した柱状に設けられ、導電体６４４に接触している。メモリホール６３４は、例えばブロック絶縁膜６３５、電荷蓄積膜６３６、ゲート絶縁膜６３７が順次形成され、更にメモリホール６３４内に導電体柱６３８が埋め込まれている。

例えば、メモリホール６３４と導電体６４５とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリホール６３４と導電体６４５～６５４のそれぞれとが交差する部分は、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。メモリホール６３４と導電体６５４とが交差する部分は、選択トランジスタＳＴ１として機能する。

メモリホール６３４の上面よりも上層には、層間絶縁膜を介して導電体６５５が設けられている。導電体６５５は、ｘ方向に延伸したライン状に形成され、ビット線ＢＬに対応している。複数の導電体６５５は、ｙ方向において間隔をおいて配列している（図示せず）。導電体６５５は、ストリングユニットＳＵ毎に対応する１つのメモリホール６３４内の導電体柱６３８と電気的に接続されている。

具体的には、各ストリングユニットＳＵにおいて、例えば各メモリホール６３４内の導電体柱６３８上にコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体６４５が設けられる。なお、このような構成に限定されず、メモリホール６３４内の導電体柱６３８及び導電体６５５間は、複数のコンタクトや配線などを介して接続されてもよい。

導電体６５５が設けられた層よりも上層には、層間絶縁膜を介して導電体６５６が設けられている。導電体６５６が設けられた層よりも上層には、層間絶縁膜を介して導電体６５７が設けられている。

導電体６５６及び６５７は、例えばメモリセルアレイに設けられた配線と、メモリセル
アレイ下に設けられた周辺回路とを接続するための配線に対応する。導電体６５６と６５
７の間は、図示しない柱状のコンタクトで接続されてもよい。ここでは、導電体６５５が設けられた層のことを、配線層Ｍ０と称し、導電体６５６が設けられた層のことを、配線層Ｍ１と称し、導電体６５７が設けられた層のことを、配線層Ｍ２と称する。

図３に示すように、実施形態の半導体記憶装置は、ストリングユニットＳＵより下層に配線層Ｄ０、Ｄ１、Ｄ２が形成されている。また、ストリングユニットＳＵより上層に配線層Ｍ０、Ｍ１、Ｍ２が形成されている。配線層Ｄ０、Ｄ１、Ｄ２は、例えば、ダマシン法により形成されるタングステン配線である。

配線層Ｍ２は、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）など異方性エッチングにより形成されるアルミニウム配線である。配線層Ｍ２は、膜厚が厚く微細な配線パターンの形成が難しいため、基幹電源配線（Ｖｃｃ、Ｖｓｓ）が割り当てられる。配線層Ｍ１は、例えば、ダマシン法により形成される銅（Ｃｕ）配線である。Ｃｕ配線は低抵抗でありＥＭ（エレクトロマイグレーション）耐性などの配線信頼性が高いため、配線層Ｍ１は、高速に伝達する必要がある信号線が割り当てられる。配線層Ｍ０は、例えば、ダマシン法により形成されるＣｕ配線である。ビット線ＢＬとして用いられるほか、電源強化の目的で、基幹電源配線の一部も割り当てられる。

ダマシン法による金属配線の形成は、例えば、以下の手順で行われる。まず、シリコン基板の表面全面に、シリコン酸化膜などの絶縁膜を成膜する。次に、絶縁膜に異方性エッチングを用いて溝を形成する。溝は、金属配線の配線パターンに沿って形成される。続いて、電界メッキなどにより配線となる金属材料を溝に埋めこむ。最後に、溝外にはみ出ている金属材料をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などを用いて除去し、配線層の形成を終了する。

ＣＭＰは、材料によって研摩速度が異なる。すなわち、配線材料である銅に対する研摩速度と、配線が埋め込まれるシリコン酸化膜に対する研摩速度とは異なる。従って、配線密度が高い場所と低い場所とでは削られる量に差異が生じるため、不均一性による段差が発生し、平坦性が低くなってしまう。そこで、平坦性を高めるために、一定以上の配線スペース（配線が形成されていない領域）にダミーパターンを追加し、配線密度の面内均一性を高める手法が用いられる。ダミーパターンには、配線パターンに埋め込まれる材料と同じ材料が埋め込まれる。例えば、当該配線層にＣｕ配線が形成される場合、配線パターンとダミーパターンには、共に、銅（Ｃｕ）が埋め込まれる。
（２．レイアウト）
（２－１．ダミーパターンのレイアウト）
本実施形態のダミーパターンのレイアウトの説明にあたり、まず、比較例のダミーパターンのレイアウトについて、図４Ａ、及び、図４Ｂを用いて説明する。図４Ａは、比較例にかかるダミーパターン及び配線の概略レイアウト図である。すなわち、図４Ａは、ｚ方向からみた配線層Ｍ１、Ｍ２のｘｙ平面における概略レイアウト図である。また、図４Ｂは、図４ＡのＡ－Ａ´線に沿った断面図である。

なお、以下の説明において、配線層Ｍ１に配置されたダミーパターンＤＭの形成領域に関し、ｘ方向の正方向を「ｘ方向における一方」、負方向を「ｘ方向における他方」と示し、ｙ方向の正方向を「ｙ方向における一方」」、負方向を「ｙ方向における他方」と示し、ｚ方向の正方向を「ｚ方向における一方」または「上方」、負方向を「ｚ方向における他方」または「「下方」と示す場合がある。

配線層Ｍ１には、ｘ方向に延伸する複数の信号線１０が配置されている。信号線１０は、データの送受信に用いられる配線であり、例えば、ロジック制御回路２４とシーケンサ２７との間を接続するために用いられる。信号線１０のｙ方向上方の配線が敷設されていない領域には、正方形の形状を有する複数のダミーパターンＤＭ１１～ＤＭ２４が配置されている。ダミーパターンＤＭ１１～ＤＭ１４は、信号線１０のｙ方向における一方奥側に、ｘ方向に沿って所定の間隔で配置されている。また、ダミーパターンＤＭ２１～ＤＭ２４も、ダミーパターンＤＭ１１～ＤＭ１４のｙ方向における一方側に、ｘ方向に沿って所定の間隔で配置されている。すなわち、ダミーパターンＤＭ１１～ＤＭ２４は、２行４列のマトリクス状に配置されている。以下、ダミーパターンＤＭｉｊにおいて、「ｉ」は当該ダミーパターンＤＭが属する行を示し、「ｊ」は当該ダミーパターンＤＭが属する列を示す。なお、図４Ａでは、１行あたりのダミーパターンＤＭの個数が４個の場合を例示したが、これに限定されない。配線層Ｍ１の空スペースや信号線１０のｘ方向の長さ、配線密度ルールなどに応じて、５個以上、あるいは３個以下でも構わない。また、図４Ａでは、信号線１０の延伸する方向（ｘ方向）と直交する方向（ｙ方向）、すなわち、１列あたりのダミーパターンＤＭの個数が２個の場合を例示したが、これに限定されない。配線層Ｍ１の空スペースや配線密度ルールなどに応じて、３個以上でも構わない。

配線層Ｍ２には、ｘ方向に延伸するＶｄｄ電圧供給線２０と、同じくｘ方向に延伸するＶｓｓ電圧供給線３０が配置されている。Ｖｄｄ電圧供給線２０は、２行目のダミーパターンＤＭ２１～ＤＭ２４のｚ方向における上方に配置されている。Ｖｓｓ電圧供給線３０は、１行目のダミーパターンＤＭ１１～ＤＭ１４のｚ方向における上方に配置されている。なお、Ｖｄｄ電圧は、外部から供給される電源電圧Ｖｃｃを、図示しない降圧回路で降圧した電圧である。Ｖｄｄ電圧は、例えば、メモリセルＭＴデータ書き込み時において、選択されたストリングユニットＳＵにおけるデータ非書き込み対象のＮＡＮＤストリングＮＳが接続されているビット線ＢＬに供給される。

Ｖｄｄ電圧供給線２０とＶｓｓ電圧供給線３０との間の容量が大きいほど、Ｖｄｄ電圧供給線２０、及び、Ｖｓｓ電圧供給線３０の電圧変動が抑制されてノイズ耐性が向上するため、動作が安定化する。そこで、図４Ｂに示すように、ダミーパターンＤＭ１１～ＤＭ１４とＶｓｓ電圧供給線３０との間をコンタクトプラグＣＴで電気的に接続し、ダミーパターンＤＭ１１～ＤＭ１４に電圧Ｖｓｓを印加する。同様に、ダミーパターンＤＭ２１～ＤＭ２４とＶｄｄ電圧供給線２０との間をコンタクトプラグＣＴで電気的に接続し、ダミーパターンＤＭ２１～ＤＭ２４に電圧Ｖｄｄを印加する。これにより、１行目のダミーパターンＤＭ１１～ＤＭ１４と、２行目のダミーパターンＤＭ２１～ＤＭ２４との間に容量が生成されるので、Ｖｄｄ電圧供給線２０とＶｓｓ電圧供給線３０との間の容量を増加させることができる。

例えば、図４Ａの点線で囲まれた領域Ｒ１において、ダミーパターンＤＭ１３とダミーパターンＤＭ２３との間に容量Ｃ１が生成される。同様に、ダミーパターンＤＭ１１とダミーパターンＤＭ２１、ダミーパターンＤＭ１２とダミーパターンＤＭ２２、ダミーパターンＤＭ１４とダミーパターンＤＭ２４との間にも容量Ｃ１が生成される。従って、全体として、４×Ｃ１だけ電源間容量を増加させる効果が得られる。

一方で、１行目のダミーパターンＤＭ１１～ＤＭ１４に電圧Ｖｓｓが印加されることにより、信号線１０とダミーパターンＤＭ１１～ＤＭ１４との間にも意図せず容量が生成されてしまう。図４Ｂの断面図に示すように、ダミーパターンＤＭ１１～ＤＭ１４は、ｘｚ面において、（正方形の１辺に相当するｘ方向における長さ）×（形成される配線のｚ方向における長さ）の面積を有する。図４Ｂの断面図におけるダミーパターンＤＭ１１～ＤＭ１４の面積は、ダミーパターンＤＭ１１～ＤＭ１４のｙ方向における他方側の端面の面積と等しい。すなわち、ダミーパターンＤＭ１１～ＤＭ１４に電圧Ｖｓｓが印加されることにより、ダミーパターンＤＭ１１～ＤＭ１４のｙ方向における他方側の端面の面積、及び、ダミーパターンＤＭ１１～ＤＭ１４のｙ方向における他方側の端面と信号線１０のｙ方向における一方側の端面との距離とに応じた寄生容量が生成される。

例えば、図４Ａの点線で囲まれた領域Ｒ１において、ダミーパターンＤＭ１３と信号線１０との間に容量Ｃ１が生成される。同様に、ダミーパターンＤＭ１１と信号線１０、ダミーパターンＤＭ１２と信号線１０、ダミーパターンＤＭ１４と信号線１０との間にも容量Ｃ１が生成される。従って、全体として、４×Ｃ１だけ寄生容量が増加する。この寄生容量の増加により、信号線１０によって伝達される信号に遅延が発生してしまう。

次に、本実施形態にかかるダミーパターンのレイアウトについて、図５Ａ、及び、図５Ｂを用いて説明する。図５Ａは、第１実施形態にかかるダミーパターン及び配線の概略レイアウト図である。すなわち、図５Ａは、ｚ方向からみた配線層Ｍ１、Ｍ２のｘｙ平面における概略レイアウト図である。また、図５Ｂは、図５ＡのＢ－Ｂ´線に沿った断面図である。

図５Ａに示すように、信号線１０のレイアウトは、図４に示す比較例のレイアウトと同様である。また、Ｖｄｄ電圧供給線２０、Ｖｓｓ電圧供給線３０の配置場所も、図４Ａに示す比較例の配置場所と同様である。また、ダミーパターンＤＭ１１～ＤＭ２４の個数と配置場所も比較例と同様である。本実施形態は、信号線１０に隣接して配置されたダミーパターンＤＭ１１～ＤＭ１４の形状が、比較例と異なっている。すなわち、図５Ａに示す本実施形態のダミーパターンＤＭ１１～ＤＭ１４は、信号線１０と隣接していないダミーパターンＤＭ２１～２４の正方形と同じ形状の正方形（以下、基準正方形と示す）において、信号線１０と対向する辺に切り欠き部ＮＴが設けられた多角形形状を有する。すなわち、切り欠き部ＮＴが設けられることにより、ダミーパターンＤＭ１１～ＤＭ１４の信号線１０と対向する辺の一部がｙ方向における一方側に移動するため、ダミーパターンＤＭ１１～ＤＭ１４と信号線１０との距離が比較例と比べて長くなる。従って、ダミーパターンＤＭ１１～ＤＭ１４と信号線１０との間の寄生容量Ｃ２が、比較例における寄生容量Ｃ１と比べて小さくなる。

例えば、図５Ａに示すように、ダミーパターンＤＭ１１～ＤＭ１４の形状が、正方形の１つの角部において、１辺が該正方形の１辺の１／２の長さを有する正方形の切り欠き部ＮＴが設けられた多角形形状である場合、図５Ｂの断面図に示すように、ダミーパターンＤＭ１１～ＤＭ１４は、ｘｚ面において、（基準正方形の１辺の１／２に相当するｘ方向における長さ）×（形成される配線（信号線１０）のｚ方向における長さ）の面積を有する。従って、図５Ｂの断面図におけるダミーパターンＤＭ１１～ＤＭ１４のｙ方向における他方側の端面の面積は、図４Ｂの比較例におけるダミーパターンＤＭ１１～ＤＭ１４の半分の面積となる。故に、実施形態の寄生容量は、比較例の寄生容量Ｃ１の半分となる。また、ダミーパターンＤＭ１１～ＤＭ１４における切り欠き部ＮＴのｙ方向における他方側の端面と信号線１０のｙ方向における一方側の端面との間にも寄生容量が生成されるが、両者の距離が切り欠き部ＮＴの１辺の長さ分だけ長くなされているので、寄生容量は比較例の寄生容量の半分より小さくなる（例えば、比較例の寄生容量Ｃ１の１／４程度となる）。従って、実施形態のダミーパターンＤＭ１１と信号線１０との間の寄生容量Ｃ２は、比較例の寄生容量Ｃ１の３／４程度となる。

また、本実施形態は、Ｖｄｄ電圧供給線２０とＶｓｓ電圧供給線３０の形状も、比較例と異なっている。すなわち、Ｖｄｄ電圧供給線２０とＶｓｓ電圧供給線３０は、ｘ方向に延伸する基幹配線の途中に、ｙ方向に分岐する複数の枝配線が設けられた形状を有する。枝配線は、当該基幹配線の下方に位置するダミーパターンＤＭの行に隣接する行のダミーパターンＤＭの上方まで延伸する。また、枝配線は、ダミーパターンＤＭ１個おきに設けられる。Ｖｄｄ電圧供給線２０の基幹配線から分岐する枝配線の延伸方向と、Ｖｓｓ電圧供給線３０の基幹配線から分岐する枝配線の延伸方向は、逆方向になされる。すなわち、Ｖｄｄ電圧供給線２０の基幹配線から分岐する枝配線は、Ｖｓｓ電圧供給線３０に向かう方向（ｙ方向における他方側）に延伸し、Ｖｓｓ電圧供給線３０の基幹配線から分岐する枝配線は、Ｖｄｄ電圧供給線２０に向かう方向（ｙ方向における一方側）に延伸する。更に、Ｖｄｄ電圧供給線２０の枝配線と、Ｖｓｓ電圧供給線３０の枝配線は、偶数列（または、奇数列）のダミーパターンＤＭの上方に設けられる。

例えば、図５Ａにおいて、Ｖｓｓ電圧供給線３０の下方には１行目のダミーパターンＤＭ１１～ＤＭ１４が配置されている。ダミーパターンＤＭ１２と、ダミーパターンＤＭ１４の上方において、Ｖｓｓ電圧供給線３０の基幹配線から枝配線が分岐される。ダミーパターンＤＭ１２の上方において基幹配線から分岐された枝配線は、ダミーパターンＤＭ２２の上方まで延伸する。また、ダミーパターンＤＭ１４の上方において基幹配線から分岐された枝配線は、ダミーパターンＤＭ２４の上方まで延伸する。一方。Ｖｄｄ電圧供給線２０の下方には２行目のダミーパターンＤＭ２１～ＤＭ２４が配置されている。ダミーパターンＤＭ２２と、ダミーパターンＤＭ２４の上方において、Ｖｄｄ電圧供給線２０の基幹配線から枝配線が分岐される。ダミーパターンＤＭ２２の上方において基幹配線から分岐された枝配線は、ダミーパターンＤＭ１２の上方まで延伸する。また、ダミーパターンＤＭ２４の上方において基幹配線から分岐された枝配線は、ダミーパターンＤＭ１４の上方まで延伸する。

枝配線の先端と、その下方に位置するダミーパターンＤＭとは、コンタクトプラグＣＴにより電気的に接続されている。また、Ｖｄｄ電圧供給線２０の基幹配線とＶｓｓ電圧供給線３０の基幹配線は、隣り合う枝配線の分岐点の間にコンタクトプラグＣＴが設けられており、基幹配線の下方に位置するダミーパターンＤＭと電気的に接続されている。すなわち、枝配線と電気的に接続されていないダミーパターンＤＭは、上方に位置する電圧供給線（Ｖｄｄ電圧供給線２０またはＶｓｓ電圧供給線３０）と、コンタクトプラグＣＴにより電気的に接続されている。

例えば、図５Ａにおいて、Ｖｓｓ電圧供給線３０の枝配線の先端とダミーパターンＤＭ２２とは、コンタクトプラグＣＴにより電気的に接続されている。また、Ｖｓｓ電圧供給線３０の別の枝配線の先端とダミーパターンＤＭ２４とは、コンタクトプラグＣＴにより電気的に接続されている。Ｖｄｄ電圧供給線２０の枝配線の先端とダミーパターンＤＭ１２とは、コンタクトプラグＣＴにより電気的に接続されている。また、Ｖｄｄ電圧供給線２０の別の枝配線の先端とダミーパターンＤＭ１４とは、コンタクトプラグＣＴにより電気的に接続されている。ダミーパターンＤＭ１１、ＤＭ１３は、コンタクトプラグＣＴによりＶｓｓ電圧供給線３０と電気的に接続されている。ダミーパターンＤＭ２１、ＤＭ２３は、コンタクトプラグＣＴによりＶｄｄ電圧供給線２０と電気的に接続されている。

このように電圧供給線（Ｖｄｄ電圧供給線２０またはＶｓｓ電圧供給線３０）とダミーパターンＤＭとを接続することにより、Ｖｄｄ電圧が印加されたダミーパターンＤＭと、Ｖｓｓ電圧が印加されたダミーパターンＤＭとが、市松状に配置される。すなわち、本実施形態では、ｙ方向だけでなく、ｘ方向に隣接する２つのダミーパターンＤＭの間に電源間容量が生成される。従って、比較例に対し、ｘ方向に隣接するダミーパターンＤＭ間に生成された容量の分だけ、電源間容量が増加する。

例えば、図５Ａの点線で囲まれた領域Ｒ２において、ダミーパターンＤＭ２２とダミーパターンＤＭ１２、ダミーパターンＤＭ２２とダミーパターンＤＭ２３、ダミーパターンＤＭ１２とダミーパターンＤＭ１３との間に、それぞれ容量Ｃ１が生成されるので、領域Ｒ２全体として、ダミーパターンＤＭにより電源間容量が３×Ｃ１だけ増加する。領域Ｒ３においては、ダミーパターンＤＭ２３とダミーパターンＤＭ１３、ダミーパターンＤＭ２３とダミーパターンＤＭ２４の間に容量Ｃ１が生成され、ダミーパターンＤＭ１３とダミーパターンＤＭ１４との間に容量Ｃ２（＜Ｃ１）が生成される。従って、領域Ｒ２全体として、ダミーパターンＤＭにより電源間容量が２×Ｃ１＋Ｃ２だけ増加する。図４Ａに示す比較例の領域Ｒ１にいて、ダミーパターンＤＭにより増加した電源間容量はＣ１である。すなわち、実施形態のレイアウトによれば、ダミーパターンＤＭによる電源間容量の増加量を２倍～３倍にすることができる。

このように、本実施形態は、信号線１０と同じ配線層Ｍ１に複数のダミーパターンＤＭを配置し、信号線１０と隣接するダミーパターンＤＭを多角形形状で形成している。また、配線層Ｍ１と異なる配線層Ｍ２に敷設されるＶｄｄ電圧供給線２０、及び、Ｖｓｓ電圧供給線３０から、ダミーパターンＤＭにコンタクトプラグＣＴを介して電圧を印加している。従って、配線層Ｍ１の配線密度の面内均一性を保ちつつ、信号線１０と、信号線１０に隣接し、Ｖｓｓ電圧またはＶｄｄ電圧が印加されたダミーパターンＤＭとの間の寄生容量を削減することができる。また、隣り合うダミーパターンＤＭ同士で異なる電圧供給線と接続することで、電源間容量を増加させることができる。従って、信号の伝搬遅延を抑制しつつノイズ耐性を向上させることができる。

次に、第１実施形態の第１変形例について、図６Ａ、図６Ｂを用いて説明する。図６Ａは、第１実施形態の第１変形例にかかるダミーパターン及び配線の概略レイアウト図である。すなわち、図６Ａは、ｚ方向からみた配線層Ｍ１、Ｍ２のｘｙ平面における概略レイアウト図である。また、図６Ｂは、図６ＡのＣ－Ｃ´線に沿った断面図である。

本変形例は、図５Ａを用いて説明した第１実施形態と比べ、信号線１０と隣接して配置されるダミーパターンＤＭ１１～ＤＭ１４の形状が異なっている。他の構成要素については第１実施形態と同様である。すなわち、本変形例は、ダミーパターンＤＭ１１～ＤＭ１４の切り欠き部の大きさが、第１実施形態のダミーパターンＤＭ１１～ＤＭ１４の切り欠き部の大きさよりも大きい。具体的には、第１実施形態の切り欠き部の１辺の長さが、基準正方形の１辺の半分の長さであるのに対し、本変形例の切り欠き部の１辺の長さは、基準正方形の１辺の２／３の長さである。切り欠き部の大きさは、配線層Ｍ１の配線密度の面内均一性を保つためにデザインルールとして設けられる、配線密度の設定値（許容範囲）を逸脱しない範囲で、大きくすることができる。

切り欠き部の１辺の長さを長くするほど、図６Ｂの断面図に示すように、ダミーパターンＤＭ１１～ＤＭ１４のｙ方向における他方側の端面の面積を小さくすることができる。また、ダミーパターンＤＭ１１～ＤＭ１４における切り欠き部のｙ方向における他方側の端面と信号線１０のｙ方向における一方側の端面との間の距離も長くすることができる。従って、ダミーパターンＤＭ１１～ＤＭ１４のそれぞれと信号線１０との間の寄生容量Ｃ４を、第１実施形態のレイアウトにおける寄生容量Ｃ２よりも小さくすることができる。

次に、第１実施形態の第２変形例について、図７Ａ、図７Ｂを用いて説明する。図７Ａは、第１実施形態の第２変形例にかかるダミーパターン及び配線の概略レイアウト図である。すなわち、図７Ａは、ｚ方向からみた配線層Ｍ１、Ｍ２のｘｙ平面における概略レイアウト図である。また、図７Ｂは、図７ＡのＤ－Ｄ´線に沿った断面図である。

本変形例も、図５Ａを用いて説明した第１実施形態と比べ、信号線１０と隣接して配置されるダミーパターンＤＭ１１～ＤＭ１４の形状が異なっている。具体的には、ダミーパターンＤＭ１１～ＤＭ１４の切り欠き部の形状が長方形である点と、切り欠き部の形成位置が、ダミーパターンＤＭ１１～ＤＭ１４の信号線１０と対向する辺の中央に設けられている点が、第１実施形態と異なる。他の構成要素については第１実施形態と同様である。

切り欠き部の大きさは、上述のように、配線層Ｍ１の配線密度の面内均一性を保つためにデザインルールとして設けられる、配線密度の設定値（許容範囲）を逸脱しない範囲で、自由に設定することができる。故に、図７Ａに示すように、切り欠き部の形状を、ｘ方向の長さとｙ方向の長さとが異なる矩形形状としてもよい。また、寄生容量を削減する観点から、切り欠き部は、ダミーパターンＤＭ１１～ＤＭ１４の信号線１０と対向する辺に設ければよい。故に、図７Ａに示すように、ダミーパターンＤＭ１１～ＤＭ１４のｙ方向における他方側の辺の中央部分に配置してもよい。

切り欠き部のｘ方向の位置を変えることで、図７Ｂの断面図に示すように、ダミーパターンＤＭ１１～ＤＭ１４のｙ方向における他方側の端面は、それぞれ２つの矩形領域に分割される。ダミーパターンＤＭ１１～ＤＭ１４のｙ方向における他方側の端面と信号線１０のｙ方向における一方側の端面との間の寄生容量は、ダミーパターンＤＭ１１～ＤＭ１４のｙ方向における他方側の端面の面積の和で決まり、ダミーパターンＤＭ１１～ＤＭ１４のｙ方向における他方側の端面を構成する矩形領域の数によらない。従って、ダミーパターンＤＭ１１～ＤＭ１４のｙ方向における他方側の辺に切り欠き部を設けることで、ダミーパターンＤＭ１１～ＤＭ１４と信号線１０との間の寄生容量Ｃ６を、切り欠き部を設けない比較例の寄生容量Ｃ１より小さくすることができる。また、ダミーパターンＤＭ１１～ＤＭ１４同士の対向する辺には切り欠き部が設けられていないので、電源間容量を第１実施形態よりも大きくすることができる。
（第２実施形態）
次に、第２実施形態にかかる半導体記憶装置について説明する。実施形態の半導体記憶装置は、Ｖｄｄ電圧供給線２０、及び、Ｖｓｓ電圧供給線３０のレイアウトが、上述した第１実施形態の半導体記憶装置と異なる。また、各ダミーパターンＤＭにおけるコンタクトプラグＣＴの形成位置が、上述した第１実施形態と異なる。信号線１０、及び、ダミーパターンＤＭのレイアウト（形状、配置）は、上述した第１実施形態の半導体記憶装置と同様であるので説明を省略し、以下、第１実施形態と異なる点についてのみ説明する。

図８は、第２実施形態にかかるダミーパターン及び配線の概略レイアウト図である。本実施形態において、Ｖｄｄ電圧供給線２０、及び、Ｖｓｓ電圧供給線３０は、基幹配線がｙ方向に延伸している。個々のダミーパターンＤＭについて、ｘ方向に２分割、ｙ方向に２分割し、合計４つの領域に表面を分割した場合、奇数列に配置されたダミーパターンＤＭは、コンタクトプラグＣＴがｘ方向における一方側であってｙ方向における他方側の領域に形成される。偶数列に配置されたダミーパターンＤＭは、コンタクトプラグＣＴがｘ方向における他方側であってｙ方向における一方側の領域に形成される。

そして、Ｖｄｄ電圧供給線２０の基幹配線、及び、Ｖｓｓ電圧供給線３０の基幹配線からｘ方向に延伸する枝配線を分岐し、Ｖｄｄ電圧が印加されたダミーパターンＤＭと、Ｖｓｓ電圧が印加されたダミーパターンＤＭとが、市松状に配置されるように、コンタクトプラグと電圧供給線（Ｖｄｄ電圧供給線２０またはＶｓｓ電圧供給線３０）の枝配線とを接続する。枝配線は、途中に１つ以上の屈曲部を設け、ｘ方向からｙ方向、ｙ方向からｘ方向へと、延伸方向を変更してもよい。また、１本の枝配線に複数のコンタクトプラグＣＴが接続されるようにレイアウトしてもよい。

このように、本実施形態によれば、信号線１０と電圧供給線（Ｖｄｄ電圧供給線２０またはＶｓｓ電圧供給線３０）の延伸方向が異なる場合においても、電圧供給線の基幹配線から枝配線を分岐させ、Ｖｄｄ電圧が印加されたダミーパターンＤＭと、Ｖｓｓ電圧が印加されたダミーパターンＤＭとが、市松状に配置されるように、コンタクトプラグと電圧供給線（Ｖｄｄ電圧供給線２０またはＶｓｓ電圧供給線３０）の枝配線とを接続する。すなわち、本実施形態においても、ｙ方向だけでなく、ｘ方向に隣接する２つのダミーパターンＤＭの間に電源間容量が生成される。従って、比較例に対し、ｘ方向に隣接するダミーパターンＤＭ間に生成された容量の分だけ、電源間容量が増加する。また、ダミーパターンＤＭにおいてコンタクトプラグＣＴを規則的に配置することで、コンタクトプラグＣＴを形成するために、配線層Ｍ１と配線層Ｍ２との間に設けられる絶縁膜に開口する孔（ヴィア）のパターン配置を自動化することができる。

次に、第２実施形態の変形例について、図９を用いて説明する。図９は、第２実施形態の変形例にかかるダミーパターン及び配線の概略レイアウト図である。本変形例は、図８を用いて説明した第２実施形態と比べ、別の種類の電圧供給線（Ｖｒｄ電圧供給線４０）が設けられている点が異なっている。他の構成要素については第２実施形態と同様である。電圧Ｖｒｄは、例えば、メモリセルＭＴからの読み出し動作において、読み出し対象のメモリセルＭＴの上方に位置するメモリセルＭＴのゲート電極、及び、下方に位置するメモリセルＭＴのゲート電極に供給される電圧である。

Ｖｄｄ電圧供給線２０、及び、Ｖｓｓ電圧供給線３０と同様に、Ｖｒｄ電圧供給線４０は、ｙ方向に延伸する基幹配線の途中に、ｘ方向に分岐する１つ以上の枝配線が設けられた形状を有する。Ｖｒｄ電圧供給線４０と、隣接するＶｓｓ電圧供給線３０との間に配置された２列のダミーパターンＤＭ１５、ＤＭ１６、ＤＭ２５、ＤＭ２６、ＤＭ３５、ＤＭ３６、ＤＭ４５、ＤＭ４６は、Ｖｒｄ電圧が印加されたダミーパターンＤＭと、Ｖｓｓ電圧が印加されたダミーパターンＤＭとが、市松状に配置されるように、コンタクトプラグＣＴと電圧供給線（Ｖｒｄ電圧供給線４０またはＶｓｓ電圧供給線３０）の枝配線とを接続する。すなわち、ダミーパターンＤＭ１５、ＤＭ２６、ＤＭ３５、ＤＭ４６に形成されたコンタクトプラグＣＴは、Ｖｓｓ電圧供給線３０の枝配線と接続される。また、ダミーパターンＤＭ１６、ＤＭ２５、ＤＭ３６、ＤＭ４５に形成されたコンタクトプラグＣＴは、Ｖｒｄ電圧供給線４０の枝配線と接続される。枝配線は、途中に１つ以上の屈曲部を設け、ｘ方向からｙ方向、ｙ方向からｘ方向へと、延伸方向を変更してもよい。１本の枝配線に複数のコンタクトプラグＣＴが接続されるようにレイアウトしてもよい。

このように、異なる電圧を供給する３種類以上の電圧供給線２０、３０、４０が配線層Ｍ２に設けられている場合にも、異なる電圧が印加されたダミーパターンＤＭが市松状に配置されるように、コンタクトプラグと電圧供給線２０、３０、４０とを接続する。これにより、ｙ方向だけでなく、ｘ方向に隣接する２つのダミーパターンＤＭの間に電源間容量が生成される。従って、比較例に対し、ｘ方向に隣接するダミーパターンＤＭ間に生成された容量の分だけ、電源間容量が増加する。

なお、本実施形態においても、第１実施形態と同様に、信号線１０に隣接して配置されているダミーパターンＤＭの形状を、配線密度の設定値（許容範囲）を逸脱しない範囲で、自由に設定することができる。
（第３実施形態）
第３実施形態にかかる半導体記憶装置について説明する。実施形態の半導体記憶装置は、Ｖｄｄ電圧供給線２０、及び、Ｖｓｓ電圧供給線３０のレイアウトが、上述した第２実施形態の半導体記憶装置と異なる。また、Ｖｄｄ電圧が印加されるダミーパターンＤＭと、Ｖｓｓ電圧が印加されるダミーパターンＤＭの配置が、上述した第２実施形態と異なる。信号線１０、及び、ダミーパターンＤＭのレイアウト（形状、配置）は、上述した第１、及び、第２実施形態の半導体記憶装置と同様であるので説明を省略し、以下、第２実施形態と異なる点についてのみ説明する。

図１０は、第３実施形態にかかるダミーパターン及び配線の概略レイアウト図である。本実施形態のＶｄｄ電圧供給線２０、及び、Ｖｓｓ電圧供給線３０は、隣り合う列のダミーパターンＤＭの上方をｙ方向に延伸する。配線の途中、ダミーパターンＤＭの上方において、クランク形状を有する。クランクの第１屈曲部から先のｘ方向に延伸する部分は、該屈曲部の下方に位置するダミーパターンＤＭと隣接するダミーパターンＤＭの上方まで延伸し、第２屈曲部で再び屈曲してｙ方向に延伸する。Ｖｄｄ電圧供給線２０の第１屈曲部と、Ｖｓｓ電圧供給線３０の第１屈曲部は、角部が接する２つのダミーパターンＤＭの上方に設けられる。例えば、図１０において、Ｖｓｓ電圧供給線３０の第１屈曲部は、ダミーパターンＤＭ３１、１３の上方に設けられており、Ｖｄｄ電圧供給線２０の第１屈曲部は、ダミーパターンＤＭ２２の上方に設けられている。ダミーパターンＤＭ３１とダミーパターンＤＭ２２、ダミーパターンＤＭ２２とダミーパターンＤＭ１３は、それぞれ、角部が接する位置関係にある。また、Ｖｓｓ電圧供給線３０の第２屈曲部は、ダミーパターンＤＭ３２、１４の上方に設けられており、Ｖｄｄ電圧供給線２０の第１屈曲部は、ダミーパターンＤＭ２３の上方に設けられている。ダミーパターンＤＭ３２とダミーパターンＤＭ２３、ダミーパターンＤＭ２３とダミーパターンＤＭ１３４、それぞれ、角部が接する位置関係にある。

Ｖｄｄ電圧供給線２０、及び、Ｖｓｓ電圧供給線３０は、それぞれの配線パターンの下方に位置するダミーパターンＤＭと、コンタクトプラグＣＴにより電気的に接続されている。すなわち、本実施形態によれば、Ｖｄｄ電圧が印加されたダミーパターンＤＭは、Ｖｄｄ電圧供給線２０と同じレイアウトで配置され、Ｖｓｓ電圧が印加されたダミーパターンＤＭは、Ｖｓｓ電圧供給線３０と同じレイアウトで配置される。従って、電圧供給線２０、３０がクランク形状を有する場合にも、Ｖｄｄ電圧供給線２０やＶｓｓ電圧供給線３０に複雑なパターンを形成することなく、Ｖｄｄ電圧が印加されたダミーパターンＤＭとＶｓｓ電圧が印加されたダミーパターンＤＭとが隣接する箇所において、電源間容量を増加させることができる。

また、本実施形態においても、第１及び第２実施形態と同様に、信号線１０と隣接するダミーパターンＤＭ１１～ＤＭ１４を多角形形状で形成している。従って、ダミーパターンＤＭ１１～ＤＭ１４にＶｓｓ電圧やＶｄｄ電圧が印加されても、信号線１０とダミーパターンＤＭ１１～ＤＭ１４との間の寄生容量を削減することができる。

次に、第３実施形態の変形例について、図１１を用いて説明する。図１１は、第３実施形態の変形例にかかるダミーパターン及び配線の概略レイアウト図である。本変形例は、図１０を用いて説明した第３実施形態と比べ、電圧供給線２０、３０だけでなく、信号線１０もクランク形状を有する点が異なっている。また、信号線１０のレイアウトに伴い、ダミーパターンＤＭのレイアウトも一部異なっている。

ｘ方向に延伸する信号線１０は、途中にクランク形状を有する。第１屈曲部において、信号線１０はｙ方向に延伸する。信号線１０は、第２屈曲部で再び屈曲してｘ方向に延伸する。信号線１０の第１屈曲部までｘ方向に延伸する配線部分のｙ方向における一方側には、第１実施形態と同様に、マトリクス状にダミーパターンＤＭ１１～ＤＭ３３が配置される。また、第２屈曲部からｘ方向に延伸する配線部分のｙ方向における一方側にも、複数のダミーパターンＤＭが所定の間隔を持って配置される。例えば、ダミーパターンＤＭの１辺の長さと隣接するダミーパターン間の距離の和が、第１屈曲部から第２屈曲部までのｙ方向に延伸する配線の長さとなるように、ダミーパターンＤＭの１辺の長さ、隣接するダミーパターン間の距離とを設定すると、図１１に示すように、配線層Ｍ１における信号線１０の空きスペースに、１３個のダミーパターンＤＭを互いに等間隔でマトリクス状に配置することができる。

本変形例では、信号線１０がクランク形状を有する場合にも、信号線１０に沿って隣接して配置されたダミーパターンＤＭ１１、ＤＭ１２、ＤＭ１３、ＤＭ０４を多角形形状で形成する。従って、これらのダミーパターンＤＭにＶｓｓ電圧やＶｄｄ電圧が印加されても、信号線１０とダミーパターンＤＭとの間の寄生容量を小さくすることができる。
（第４実施形態）
次に、本発明の第４実施形態にかかる半導体記憶装置について説明する。実施形態の半導体記憶装置は、Ｖｄｄ電圧供給線２０、及び、Ｖｓｓ電圧供給線３０が、配線層Ｍ２だけでなく配線層Ｍ０にも形成されている点が、上述した第１実施形態の半導体記憶装置と異なる。信号線１０、及び、ダミーパターンＤＭのレイアウト（形状、配置）は、上述した第１実施形態の半導体記憶装置と同様であるので説明を省略し、以下、第１実施形態と異なる点についてのみ説明する。

図１２Ａは、第４実施形態にかかるダミーパターン及び配線の概略レイアウト図である。すなわち、また、図１２Ｂは、図１２ＡのＥ－Ｅ´線に沿った断面図である。図１２Ａに示すように、本実施形態において、Ｖｄｄ電圧供給線２０とＶｓｓ電圧供給線３０とは、配線層Ｍ２と配線層Ｍ０との２層に敷設されている。配線層Ｍ２に敷設されたＶｄｄ電圧供給線２０ＵとＶｓｓ電圧供給線３０Ｕとは、図５Ａに示す第１実施形態と同様である。配線層Ｍ０に設けられたＶｄｄ電圧供給線２０ＬとＶｓｓ電圧供給線３０Ｌとは、例えば、配線層Ｍ２に設けられた電源供給線の引きまわしのため敷設されている。Ｖｄｄ電圧供給線２０ＬとＶｓｓ電圧供給線３０Ｌとは、共に、ｘ方向に延伸している。Ｖｓｓ電圧供給線３０Ｌは、Ｖｄｄ電圧供給線２０Ｕの下方に位置する２行目のダミーパターンＤＭ２１～２４ＤＭの、更に下方に設けられている。Ｖｄｄ電圧供給線２０Ｌは、Ｖｓｓ電圧供給線３０Ｕ下方に位置する１行目のダミーパターンＤＭ１１～ＤＭ１４の更に下方に設けられている。

図１２Ｂに示すように、奇数行の奇数列に位置するダミーパターンＤＭ１１、ＤＭ１３は、配線層Ｍ２に設けられたＶｓｓ電圧供給線３０ＵとコンタクトプラグＣＴで電気的に接続されている。奇数行の偶数列に位置するダミーパターンＤＭ１２、ＤＭ１４は、配線層Ｍ０に設けられたＶｄｄ電圧供給線２０ＬとコンタクトプラグＣＴで電気的に接続されている。すなわち、１行目に配置されたダミーパターンＤＭ１１～ＤＭ１４に印加される電圧は図５Ｂに示す第１実施形態と同様であるが、電圧の印加元となる電圧供給線２０、３０が敷設されている配線層が異なっている。配線層Ｍ０に設けられたＶｄｄ電圧供給線２０Ｌと、配線層Ｍ２に設けられたＶｓｓ電圧供給線Ｖｓｓは、間に配線層Ｍ１や相関絶縁膜が設けられているため、配線間容量は生成されない。これに対し、本実施形態によれば、配線層Ｍ２に設けられたＶｓｓ電圧供給線３０Ｕと電気的に接続されたダミーパターンＤＭと、配線層Ｍ０に設けられたＶｄｄ電圧供給線２０Ｌと電気的に接続されたダミーパターンＤＭとを隣接して配置するようにレイアウトすることで、異なる配線層に設けられた異なる電圧が供給される２つの電圧供給線の間に配線間容量を生成することができる。従って、更なる電源強化を図ることができる。

なお、本実施形態においても、第１実施形態と同様に、信号線１０と隣接するダミーパターンＤＭ１１～ＤＭ１４を多角形形状で形成している。従って、ダミーパターンＤＭ１１～ＤＭ１４にＶｓｓ電圧やＶｄｄ電圧が印加されても、信号線１０とダミーパターンＤＭ１１～ＤＭ１４との間の寄生容量を小さくすることができる。
（第５実施形態）
次に、本発明の第５実施形態にかかる半導体記憶装置について説明する。実施形態の半導体記憶装置は、ダミーパターンＤＭのレイアウト（形状、配置）が第１実施形態と異なる。他の構成要素については、上述した第１実施形態の半導体記憶装置と同様であるので説明を省略し、以下、第１実施形態と異なる点についてのみ説明する。図１３Ａは、第５実施形態にかかるダミーパターン及び配線の概略レイアウト図である。また、図１３Ｂは、図１３ＡのＦ－Ｆ´線に沿った断面図である。

本実施形態は、信号線１０に隣接するダミーパターンＤＭ１１～ＤＭ１４だけでなく、配線層Ｍ１に配置された他のダミーパターンＤＭ２１～ＤＭ２５も多角形形状を有する。実施形態のダミーパターンＤＭは、例えば、図１３Ａに示すように、１辺が基準正方形の１辺の１／３の長さである正方形の切り欠き部が、基準正方形の１つの角部に形成された十字形状を有する。１行目のダミーパターンＤＭ１１～ＤＭ１４の上方には、ｘ方向に延伸するＶｓｓ電圧供給線３０が配置されている。各ダミーパターンＤＭ１１～ＤＭ１４とＶｓｓ電圧供給線３０とは、コンタクトプラグＣＴにより電気的に接続されている。すなわち、ダミーパターンＤＭ１１～ＤＭ１４にはＶｓｓ電圧が印加されている。２行目のダミーパターンＤＭ２１～ＤＭ２５の上方には、ｘ方向に延伸するＶｄｄ電圧供給線２０が配置されている。各ダミーパターンＤＭ２１～ＤＭ２５とＶｄｄ電圧供給線２０とは、コンタクトプラグＣＴにより電気的に接続されている。すなわち、ダミーパターンＤＭ２１～ＤＭ２４にはＶｄｄ電圧が印加されている。

１行目のダミーパターンＤＭ１１～ＣＭ１４に対し、２行目のダミーパターンＤＭ２１～ＤＭ２５は、ｘ方向における他方側にずらして配置されている。すなわち、ダミーパターンＤＭ１１とダミーパターンＤＭ１２との間のｙ方向における一方側にダミーパターンＤＭ２２が配置され、ダミーパターンＤＭ１２とダミーパターンＤＭ１３との間のｙ方向における一方側にダミーパターンＤＭ２３が配置される。また、１行目のダミーパターンＤＭにおいて互いに隣り合う２つのダミーパターンＤＭに設けられた互いに対向する切り欠き部と、２つの切り欠き部の間とを合わせた領域（凹状領域）に、２行目のダミーパターンＤＭ２１～２５のｙ方向における他方側の突起部分ＰＲが突出するように配置されている。すなわち、図１３ＡのＧ－Ｇ´線に沿って、１行目のダミーパターンＤＭのｙ方向における一方側の突起部分ＰＲと２行目のダミーパターンＤＭのｙ方向における他方側の突起部分ＰＲとが交互にあらわれるように配置される。このように配置することで、マトリクス状配置した場合に比べて、１行目のダミーパターンＤＭと２行目のダミーパターンＤＭとの距離を小さくすることができ、電源間容量Ｃ８を確保することができる。また、凹状領域にダミーパターンＤＭの突起部分ＰＲを突出させてレイアウトすることで、配線密度を大きくすることができ、ＣＭＰ加工における面内均一性の向上に寄与することができる。

なお、実施形態のダミーパターンＤＭ１１～ＤＭ１４は、信号線１０と対向する辺に２か所の切り欠き部が設けられており、図１３Ｂに示すように、信号線１０に最も近い辺の長さが、基準正方形の１辺の１／３の長さである。ダミーパターンＤＭ１１～１４のそれぞれと、信号線１０との間の寄生容量Ｃ７は、図６Ｂに示す第１実施形態の第１変形例における寄生容量Ｃ４と同程度となる。
（第６実施形態）
次に、本発明の第６実施形態にかかる半導体記憶装置について説明する。実施形態の半導体記憶装置は、ダミーパターンＤＭの形状が櫛歯形状である点が、第１～第５実施形態と異なる。以下、第１実施形態と異なる点についてのみ説明する。

図１４は、第６実施形態にかかるダミーパターン及び配線の概略レイアウト図である。本実施形態において、Ｖｄｄ電圧供給線２０、及び、Ｖｓｓ電圧供給線３０は、基幹配線がｙ方向に延伸している。ｙ方向に延伸する櫛歯形状のダミーパターンＤＭ１１～１６は、ｘ方向に一定間隔で配置されている。

Ｖｄｄ電圧供給線２０の基幹配線、及び、Ｖｓｓ電圧供給線３０の基幹配線からｘ方向に延伸する枝配線を分岐し、Ｖｄｄ電圧が印加されるダミーパターンＤＭと、Ｖｓｓ電圧が印加されるダミーパターンＤＭとが、ｘ方向において交互に配置されるように、ダミーパターンＤＭと電圧供給線（Ｖｄｄ電圧供給線２０またはＶｓｓ電圧供給線３０）とをコンタクトプラグＣＴで電気的に接続する。すなわち、奇数列のダミーパターンＤＭ１１、１３、１５は、Ｖｓｓ電圧供給線３０から電圧Ｖｓｓが印加される。偶数列のダミーパターン１２、１４、１６は、Ｖｄｄ電圧供給線２０から電圧Ｖｄｄが印加される。コンタクトプラグＣＴは、基幹配線に設けてもよいし、枝配線に設けてもよい。枝配線は、途中に１つ以上の屈曲部を設け、ｘ方向からｙ方向、ｙ方向からｘ方向へと、延伸方向を変更してもよい。また、１本の枝配線に複数のコンタクトプラグＣＴが接続されるようにレイアウトしてもよい。このようにレイアウトすることで、隣接するダミーパターンＤＭの対向する辺の間に電源間容量Ｃ１１が生成される。ダミーパターンＤＭのｙ方向に延伸する長辺の長さを長くすることにより、電源間容量を大きくすることができる。

また、図１４に示すように、ダミーパターンＤＭのｙ方向における他方側の先端と、信号線１０との間の距離は、奇数列のダミーパターンＤＭ１１、１３、１５と偶数列のダミーパターンＤＭ１２、１４、１６とで異ならせてもよいし、揃えてもよい。ダミーパターンＤＭのｙ方向における他方側の先端と信号線１０との間の距離に応じて、寄生容量Ｃ９、Ｃ１０が生成されるが、距離やダミーパターンＤＭの個数を調整することにより、寄生容量Ｃ９、Ｃ１０を小さくすることが可能である。

このように、ダミーパターンＤＭが、櫛歯形状など多角形形状以外の形状であっても、ダミーパターンＤＭと信号線１０との間の寄生容量を小さくしつつ、電源間電圧を増大することができる。

なお、上述のようなダミーパターンＤＭのレイアウト（形状、配置）は、信号線１０、Ｖｄｄ電圧供給線２０、及び、Ｖｓｓ電圧供給線３０が、クランク形状を有する場合にも適用可能である。図１５は、第６実施形態の第１変形例にかかるダミーパターン及び配線の概略レイアウト図である。Ｖｄｄ電圧供給線２０、及び、Ｖｓｓ電圧供給線３０が、クランク形状を有する場合、隣り合うダミーパターンＤＭに異なる電圧が印加されるように、Ｖｄｄ電圧供給線２０、Ｖｓｓ電圧供給線３０、及び、コンタクトプラグＣＴをレイアウトすることが難しい場合がある。このような場合、図１５に示すように、隣り合う複数のダミーパターンＤＭに同一の電圧が印加されるようにレイアウトしても構わない。隣り合うダミーパターンＤＭに異なる電圧が印加されている場合、対向するダミーパターンＤＭの辺の長さに応じて電源間電圧Ｃ１６、Ｃ１７が生成される。

また、図１５に示すように、ダミーパターンＤＭの長さは、信号線１０との距離に応じて調整する。信号線１０に設けられた２つの屈曲部のうち、ｙ方向における一方側の屈曲部からｘ方向における他方側に延伸する部分配線と、ｙ方向における他方側の屈曲部からｙ方向における一方方向に延伸する部分配線とで、隣接するダミーパターンＤＭとの距離を変えてもよい。例えば、図１５に示すように、ｙ方向における一方側を延伸する部分配線とダミーパターンＤＭの距離を、ｙ方向における他方側を延伸する部分配線とダミーパターンＤＭとの距離よりも短くしてもよい。このようにレイアウトした場合、ダミーパターンＤＭと信号線１０との間に、寄生容量Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５が生成されるが、距離やダミーパターンＤＭの個数を調整することにより、寄生容量Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５を小さくすることが可能である。

図１６は、第６実施形態の第２変形例にかかるダミーパターン及び配線の概略レイアウト図である。本変形例は、ダミーパターンの形状が、櫛歯の途中に枝部を有する形状である点と、ダミーパターンＤＭの櫛歯部分が信号線１０の延伸する方向（ｘ方向）と平行に延伸している点が、図１５に示す第１変形例と異なっている。換言すると、本変形例のダミーパターンＤＭは、図１３Ａに示す第５実施形態の十字形状のダミーパターンＤＭを、ｘ方向における両突起部分を延伸させて、行方向に隣接するダミーパターンを互いに接続し、１行あたり１つのダミーパターンＤＭとしたレイアウトである。このように、櫛歯の途中に枝部（ｙ方向における突起部）を形成することで、隣り合うダミーパターンＤＭの間の対向する辺の長さを長くすることができ、電源間容量Ｃ２０を増加させることができる。従って、ノイズ耐性をより一層向上させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリコントローラ、２…不揮発性メモリ、１０…、信号線１２…プロセッサ、１３…ホストインターフェイス、４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２０…Ｖｄｄ電圧供給線、２１…メモリセルアレイ、２２…入出力回路、２４…ロジック制御回路、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、２９…ロウデコーダ、３０…Ｖｓｓ電圧供給線、３１…センスアンプ、３２…入出力用パッド群、３３…パッド、３４…ロジック制御用パッド群、３５…電源入力用端子群、ＤＭ…ダミーパターン、ＣＴ…コンタクトプラグ、

Claims (5)

1. 第１配線層と第２配線層とを有する半導体記憶装置であって、
   第１配線層は、データ信号を伝達する信号線と、前記信号線と同じ材料で形成される複数のダミーパターンとを有し、
   第２配線層は、第１電位を供給する第１電位供給線と、前記第１電位と異なる第２電位を供給する第２電位供給線とを有し、
   前記ダミーパターンは、前記第１電位供給線または前記第２電位供給線のいずれか一方と電気的に接続されており、
   前記信号線と隣接して配置される前記ダミーパターンである隣接ダミーパターンにおいて、前記信号線と対向する面は、前記信号線との距離が第１距離である第１面と、前記信号線との距離が第１距離と異なる第２距離である第２面とから構成される、半導体記憶装置。
2. 前記隣接ダミーパターンは、矩形の一部に切り欠き部を有する多角形形状である、請求項１に記載の半導体記憶装置。
3. 前記複数のダミーパターンはマトリクス状に配置されており、前記第１電位供給線と電気的に接続された前記ダミーパターンに隣接するダミーパターンは、前記第２電位供給線と電気的に接続されており、前記第２電位供給線と電気的に接続された前記第２ダミーパターンに隣接するダミーパターンは、前記第１電位供給線と電気的に接続されている、請求項２に記載の半導体記憶装置。
4. 前記第１電位供給線または前記第２電位供給線のいずれか一方と電気的に接続される前記ダミーパターンの形状は、多角形形状である、請求項２に記載の半導体記憶装置。
5. 第１配線層と第２配線層とを有する半導体記憶装置であって、
   第１配線層は、データ信号を伝達する信号線と、前記信号線と同じ材料で形成される複数のダミーパターンとを有し、
   第２配線層は、第１電位を供給する第１電位供給線と、前記第１電位と異なる第２電位を供給する第２電位供給線とを有し、
   前記ダミーパターンは、それぞれ、前記第１電位供給線または前記第２電位供給線のいずれか一方と電気的に接続されており、
   前記複数のダミーパターンは、第１方向を長手方向とする櫛歯形状を有し、前記第１方向と直交する第２方向に所定の間隔をもって配置されており、隣接する前記ダミーパターンには異なる電位が印加されている半導体記憶装置。

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