JP2009252806A - 半導体装置及びそのレイアウト方法 - Google Patents
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Abstract
【課題】所定の配線層に形成されたCMP用のダミーパターンを有効に活用して、電源強化等の機能を有する半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体基板上部の配線層M2に形成されたダミーパターン24と、配線層M2と積層方向で対向する配線層M3に形成され所定の固定電位(電源電圧/グランド)が供給される固定電位用配線30、31、32と、ダミーパターン24と固定電位用配線30、31、32とを電気的に接続するビア40とを備えて構成される。
【選択図】図1
【解決手段】本発明の半導体装置は、半導体基板上部の配線層M2に形成されたダミーパターン24と、配線層M2と積層方向で対向する配線層M3に形成され所定の固定電位(電源電圧/グランド)が供給される固定電位用配線30、31、32と、ダミーパターン24と固定電位用配線30、31、32とを電気的に接続するビア40とを備えて構成される。
【選択図】図1
Description
本発明は、CMP法の表面平坦性を高めるためのダミーパターンが形成された半導体装置とそのレイアウト方法に関するものである。
半導体装置の製造工程においては、CMP(Chemical Mechanical Polishing)法を用いて層間絶縁膜の表面の平坦化が行われる。このとき、配線層に形成されるパターンの分布の不均一性が存在すると、CMP法により表面研磨された層間絶縁膜に段差が生じて平坦化に支障を来たすため、その対策として配線層にCMP用のダミーパターンを配置する手法が一般的に採用される。
図8は、上記のダミーパターンを採用した従来の半導体装置のレイアウト例を示す平面図である。図8に示すように、半導体装置の所定の配線層において、所定の電源電圧に接続される電源配線101、102、グランドに接続されるグランド配線103と、回路の配線を構成する信号配線104と、CMP用の複数のダミーパターン105が形成されている。図9は、図8のレイアウトにおけるa−a’断面の断面図である。図9においては、電源配線101、102、グランド配線103、信号配線104、ダミーパターン105が同じ配線層に形成された状態が示されている。
複数のダミーパターン105は、それぞれ同一形状に形成され、上述の電源配線101、102、グランド配線103、信号配線104が配置されない領域において一定間隔で規則的に配置されている。これにより、配線層内での導体パターンの不均一性が解消されるので、CMP法を用いたときの表面平坦性が向上する。
上述のCMP用のダミーパターンは、配線層内において電源等の配線とは接続されず、フローティング状態にするのが一般的である。配線層に多数のダミーパターンを形成する場合は、半導体装置の回路機能等に利用できないパターン比率が増大し、配線層の有効活用にはつながらない。一方、従来の半導体装置において、ダミーパターンをフローティング状態とせず、電源等の他の配線等に接続する構成が提案されている(例えば、特許文献1、2、3参照)。
近年、半導体装置の微細化に伴い、電源配線の強化が課題となっている。すなわち、多層の配線層を積層して各配線層に電源配線のパターンを形成する際、電源配線の面積を十分に確保することは難しく、かつ引き回しが複雑になるので、周囲の導体パターン等の影響で電源電圧が不安定になって回路の信頼性の低下につながる。しかし、上記各特許文献1〜3の構成は、ダミーパターンを電源配線に接続したとしても、電源配線の強化につながる手法ではなかった。
そこで、本発明はこれらの問題を解決するためになされたものであり、半導体装置において配線層にダミーパターンを形成し、CMP法の表面平坦性を高める機能に加えて電源配線等の強化の役割を持たせてダミーパターンを有効活用し、回路の信頼性を向上させ、かつレイアウト効率の向上が可能な半導体装置とそのレイアウト方法を提供することを目的とする。
特開2001−274255号公報
特開2001−118988号公報
特開2006−253498号公報
上記課題を解決するために、本発明の半導体装置は、半導体基板上部の所定の配線層に形成されたダミーパターンと、前記所定の配線層と積層方向で対向する配線層に形成され、所定の固定電位が供給される固定電位用配線と、前記ダミーパターンと前記固定電位用配線とを電気的に接続するビアとを備えて構成される。
本発明に係る半導体装置によれば、電源配線等の固定電位用配線は、積層方向の所定の配線層のダミーパターンとビアを介して接続される。よって、固定電位用配線の面積及び接続経路はダミーパターンの領域に拡張されるので、固定電位用配線を強化することができる。これにより、一般にフローティング状態に保たれるCMP用のダミーパターンを有効に活用できるとともに、ダミーパターンは固定電位に安定的に保たれるので、周囲からのノイズの影響等を軽減して信頼性が向上する。
本発明において、前記所定の配線層には、同一形状を有する複数の前記ダミーパターンを、互いに等間隔を置いて配置してもよい。この場合、各々の前記ダミーパターンを、複数の前記ビアを介して前記固定電位用配線に接続してもよい。さらに、前記所定の配線層には、同一の前記固定電位用配線に接続される隣接する前記ダミーパターンの間を接続する配線を形成してもよい。
本発明において、前記固定電位用配線に、所定の電源電圧が供給される電源配線を含めてもよい。
本発明において、前記固定電位用配線を、前記所定の配線層の上層の配線層に形成してもよい。また、前記固定電位用配線を、前記所定の配線層の下層の配線層に形成してもよい。さらに、前記固定電位用配線を、前記所定の配線層の上層の配線層と下層の配線層にそれぞれ形成し、前記ビアに、前記ダミーパターンと前記上層の配線層の前記固定電位用配線を電気的に接続する第1のビアと、前記ダミーパターンと前記下層の配線層の前記固定電位用配線を電気的に接続する第2のビアとを含めてもよい。
上記課題を解決するために、本発明の半導体装置のレイアウト方法は、半導体基板上の各配線層のレイアウトデータに基づいて、前記所定の配線層において配線が存在しない領域に配置される前記ダミーパターンのデータを生成し、前記レイアウトデータのうち前記所定の配線層に対向する配線層に配置される前記固定電位用配線のデータを抽出し、前記固定電位用配線が前記ダミーパターンと積層方向で対向する場合は、前記固定用電位用配線と前記ダミーパターンを接続する前記ビアのデータを生成するものである。
本発明のレイアウト方法において、隣接する前記ダミーパターンが同電位に設定される場合は、前記ダミーパターンの間を接続する配線のデータをさらに生成してもよい。
本発明によれば、従来からのダミーパターンの機能であるCMP法の表面平坦性の向上に加え、新たな機能を付加することができる。すなわち、積層方向で対向する配線層に形成された電源配線等の固定電位用配線を、ビアを介してダミーパターンに接続したので、電源配線等をダミーパターンの領域まで拡張して強化することができる。特に、半導体装置の微細化に伴い電源配線等の面積を確保できない場合は、ダミーパターンを接続することにより電源配線等を強化する効果が大きい。また、ダミーパターンをフローティング状態に保つ場合に比べ、周囲配線との間に生じる寄生容量を防止してノイズの影響を確実に軽減することができる。また、ダミーパターンを上下の各配線層の固定電位用配線に接続すれば、上下の各配線層間でダミーパターンを経由する接続経路が形成されるので、電源配線等をより確実に強化することができる。
本発明の最良の実施形態について図面を参照しながら説明する。以下では、本発明を適用した半導体装置に関し、構造が異なる3つの実施形態について説明する。
[第1実施形態]
図1は、本発明の第1実施形態の半導体装置のレイアウト例を示す平面図である。図1のレイアウトは、半導体基板上に構成される一部の領域に対応するものであり、メタル配線を用いた2層の配線層M2、M3を示している。図1において、配線層M2に形成された電源配線20、21、グランド配線22、信号配線23、複数のダミーパターン24、配線25と、配線層M2の上層の配線層M3に形成された電源配線30、31及びグランド配線32と、配線層M2及び配線層M3の間を電気的に接続する複数のビア40が示されている。なお、図1の下部には、説明の便宜上、平面内で直交するX方向及びY方向をそれぞれ矢印で示している。
図1は、本発明の第1実施形態の半導体装置のレイアウト例を示す平面図である。図1のレイアウトは、半導体基板上に構成される一部の領域に対応するものであり、メタル配線を用いた2層の配線層M2、M3を示している。図1において、配線層M2に形成された電源配線20、21、グランド配線22、信号配線23、複数のダミーパターン24、配線25と、配線層M2の上層の配線層M3に形成された電源配線30、31及びグランド配線32と、配線層M2及び配線層M3の間を電気的に接続する複数のビア40が示されている。なお、図1の下部には、説明の便宜上、平面内で直交するX方向及びY方向をそれぞれ矢印で示している。
配線層M2の電源配線20、21は、半導体装置の回路に供給される所定の電源電圧に接続され、図1のY方向に延伸配置される。グランド配線22は、基準となるグランド電位に接続され、図1のY方向に延伸配置される。配線層M2の信号配線23は、半導体装置の回路を構成する回路素子に接続される配線パターンを含み、回路構成に応じた多様な接続経路に沿って配置される。
一方、配線層M2の複数のダミーパターン24は、配線層M2の領域のうち、電源配線20、21、グランド配線22、信号配線23が存在しない領域に配置され、その基本的な役割はCMP法を用いたときの表面平坦性を向上することにある。個々のダミーパターン24は同一サイズの矩形に形成され、隣接するダミーパターン24が等しい間隔を置いて規則的に配置されている。第1実施形態において、複数のダミーパターン24は、CMP法の表面平坦性の向上に加えて、電源強化等の役割を併せ持つが、この点については後述する。
上層の配線層M3において、電源配線30、31は、半導体装置の回路に供給される所定の電源電圧に接続されるとともに、グランド配線32は、基準となるグランド電位に接続される。これらの電源配線30、31及びグランド配線32は、図1のX方向に延伸配置され、配線層M2の電源配線20、21及びグランド配線22と直交する配置となっている。
なお、配線層M2の電源配線20と配線層M3の電源配線30が第1の電源電圧に共通接続され、配線層M2の電源配線21と配線層M3の電源配線31が第2の電源電圧に共通接続される。また、配線層M2のグランド配線22と配線層M3のグランド配線32が所定の接地電位に共通接続される。ただし、これらの組合せには限定されず、4つの電源配線20、21、30、31を、全て共通の電源電圧に接続する構成や、全て別々の電源電圧に接続する構成を採用してもよい。また、配線層M2の電源配線20、21及びグランド配線22の延伸方向と、配線層M3の電源配線30、31及びグランド配線32の延伸方向は、直交方向に限られず、平行方向あるいは多様な方向を含む配置に設定することができる。ただし、図1に示すように両者が直交する配置の場合は、レイアウトの有効利用の点でメリットがある。
図2は、図1のレイアウトにおけるA−A’断面の断面図を示している。図2に示すように、複数のビア40のうち所定数のビア40は、下層の配線層M2のダミーパターン24と上層の配線層M3の電源配線30、31及びグランド配線32が積層方向に対向する位置に形成され、両者の間を電気的に接続している。また、他のビア40は、下層の配線層M2と上層の配線層M3の間で、電源配線20と電源配線30の間と、電源配線21と電源配線31の間と、グランド配線22とグランド配線32の間を、それぞれの電気的に接続している。
図1に示すように、各々のダミーパターン24に対して2個ずつのビア40が配置されている。各々のダミーパターン24の概ね半分の領域が、電源配線30、31及びグランド配線32と積層方向で対向する配置となっており、その半分の領域に並列して2個のビア40が配置されている。この場合、各々のダミーパターン24の2個のビア40は、電源配線30、31及びグランド配線32の延伸方向に対応して、X方向に並ぶ配置となる。また、電源配線30、31及びグランド配線32の直下において、隣接するダミーパターン24同士が互いに配線25を介して接続されている。
上記の構成において、例えば電源配線30に着目すると、本来の導体パターンに加えて、下方に位置する5個のダミーパターン24と10個のビア40を介して接続されることになる。よって、5個のダミーパターン24が電源配線30と同電位に保たれる。ダミーパターン24がフローティング状態の場合は、電源配線30が下方の電源配線20と4個のビア40を介して接続されるのみであるのに対し、接続される5個分のダミーパターン24の分だけ導体パターンが拡張されるので、電源配線30(及び電源配線20)を強化する効果がある。ダミーパターン24を接続しない場合に比べて、電源配線30、20のインピーダンスは低下する。この場合、電源配線30、20をフローティング状態としたときに周囲の配線との間で形成される寄生容量を防止できるので、ノイズの影響を受けにくくなる。
同様に、電源配線31は、下方に位置する6個のダミーパターンと12個のビア40を介して接続されることになり、上記と同様の効果を得ることができる。また、グランド配線32は、下方に位置する6個のダミーパターンと12個のビア40を介して接続されることになり、上記の電源強化に加えて、グランド強化の効果を得ることができる。
上記に加えて、各々のダミーパターン24に2個ずつのビア40を配置しているので、1個ずつのビア40を配置する場合に比べ、電源強化の効果はより大きくなる。また、配線層M3の各配線の直下で隣接するダミーパターン24同士が配線25により接続されるので、この点も電源強化の増大に寄与する。なお、配線25を介して接続されるダミーパターン24については、1個ずつのビア40を配置する構成を採用してもよい。また、各々のダミーパターン24に、3個以上のビア40を配置する構成を採用してもよい。
[第2実施形態]
図3は、本発明の第2実施形態の半導体装置のレイアウト例を示す平面図である。図3のレイアウトは、半導体基板上に構成される一部の領域に対応するものであり、メタル配線を用いた2層の配線層M1、M2を示している。第1実施形態と比べると、配線層M2の上層の配線層M3は、配線層M2の下層の配線層M1に置き換えられている。図3において、配線層M2に形成された電源配線20、21、グランド配線22、信号配線23、複数のダミーパターン24については、図1の場合と同様に配置される。これらに加えて、下層の配線層M1に形成された電源配線10、11及びグランド配線12と、配線層M2及び配線層M1の間を電気的に接続する複数のビア41が示されている。また、図3の配線25の配置については、図1の配線25と相違がある。
図3は、本発明の第2実施形態の半導体装置のレイアウト例を示す平面図である。図3のレイアウトは、半導体基板上に構成される一部の領域に対応するものであり、メタル配線を用いた2層の配線層M1、M2を示している。第1実施形態と比べると、配線層M2の上層の配線層M3は、配線層M2の下層の配線層M1に置き換えられている。図3において、配線層M2に形成された電源配線20、21、グランド配線22、信号配線23、複数のダミーパターン24については、図1の場合と同様に配置される。これらに加えて、下層の配線層M1に形成された電源配線10、11及びグランド配線12と、配線層M2及び配線層M1の間を電気的に接続する複数のビア41が示されている。また、図3の配線25の配置については、図1の配線25と相違がある。
下層の配線層M1には、電源配線10、11と、グランド配線12が形成されている。電源配線10、11は、それぞれ配線層M2の電源配線20、21と同様の電源電圧に接続され、図3のY方向に延伸配置される。これらの電源配線10、11及びグランド配線12は、配線層M2の電源配線20、21及びグランド配線22と平行方向に、かつ広い線幅で配置されている。第2実施形態においても、配線層M1の各配線と配線層M2の各配線の配置及び接続関係は、限定されることはない。
図4は、図3のレイアウトにおけるB−B’断面の断面図を示している。図4に示すように、複数のビア41のうち所定数のビア41は、上層の配線層M2のダミーパターン24と下層の配線層M1の電源配線10、11及びグランド配線12が積層方向に対向する位置に形成され、両者の間を電気的に接続している。また、他のビア41は、上層の配線層M2と下層の配線層M1の間で、電源配線20と電源配線10の間と、電源配線21と電源配線11の間と、グランド配線22とグランド配線12の間を、それぞれの電気的に接続している。図3の例では、配線層M2の電源配線20、21及びグランド配線22と、配線層M1の電源配線10、11及びグランド配線12が平行に配置されるので、両者を接続するビア41の個数が多くなっている。
図3に示すように、各々のダミーパターン24に対して2個又は4個のビア41が配置されている。ダミーパターン24の概ね半分の領域が、電源配線10、11及びグランド配線12と積層方向で対向する場合、第1実施形態と同様に、2個のビア41が配置される。ただし、ダミーパターン24の2個のビア41は、電源配線10、11及びグランド配線12の延伸方向に対応して、Y方向に並ぶ配置となる。これに対し、ダミーパターン24の全体が、電源配線10、11及びグランド配線12と積層方向で対向する場合、4個のビア41が配置される。この場合、ダミーパターン24の4個のビア41は、X方向に2個、Y方向に2個が並ぶ配置となる。また、電源配線10、11及びグランド配線12の上方では、隣接するダミーパターン24同士が互いに配線25を介して接続されている。
上記の構成において、例えば電源配線10に着目すると、本来の導体パターンに加えて、上方に位置する6個のダミーパターン24と16個のビア41を介して接続され、これら6個のダミーパターン24が電源配線10と同電位に保たれる。同様に、電源配線11は、7個のダミーパターン24と14個のビア41を介して接続され、グランド配線12は、4個のダミーパターン24と12個のビア41を介して接続される。第2実施形態の場合も、第1実施形態と同様、電源配線10、11を強化する効果と、グランド配線12の強化の効果を得ることができる。また、配線層M2の直下で隣接するダミーパターン24同士を接続する配線25についても、第1実施形態と同様に電源強化の増大に寄与する。
[第3実施形態]
図5は、本発明の第3実施形態の半導体装置のレイアウト例を示す平面図である。図5のレイアウトは、半導体基板上に構成される一部の領域に対応するものであり、メタル配線を用いた3層の配線層M1、M2、M3を示している。第3実施形態は、第1実施形態及び第2実施形態を組み合わせた点に特徴があり、配線層M2の上層の配線層M3及び下層の配線層M1の両方を含んでいる。図5において、配線層M2に形成された電源配線20、21、グランド配線22、信号配線23、複数のダミーパターン24と、上層の配線層M3に形成された電源配線30、31及びグランド配線32と、下層の配線層M1に形成された電源配線10、11及びグランド配線12については、図1又は図3の場合と同様に配置される。
図5は、本発明の第3実施形態の半導体装置のレイアウト例を示す平面図である。図5のレイアウトは、半導体基板上に構成される一部の領域に対応するものであり、メタル配線を用いた3層の配線層M1、M2、M3を示している。第3実施形態は、第1実施形態及び第2実施形態を組み合わせた点に特徴があり、配線層M2の上層の配線層M3及び下層の配線層M1の両方を含んでいる。図5において、配線層M2に形成された電源配線20、21、グランド配線22、信号配線23、複数のダミーパターン24と、上層の配線層M3に形成された電源配線30、31及びグランド配線32と、下層の配線層M1に形成された電源配線10、11及びグランド配線12については、図1又は図3の場合と同様に配置される。
図6は、図5のレイアウトにおけるC−C’断面の断面図を示している。図6に示すように、配線層M2と上層の配線層M3を電気的に接続する複数のビア40は図2と同様に配置されるとともに、配線層M2と下層の配線層M1を電気的に接続する複数のビア41は図4と同様に配置される。従って、図5に示すように、所定の位置においてビア40とビア41が上下に重なって配置されている。このような位置のダミーパターン24は、上下のビア40、41が両方接続され、上方の配線層M3と下層の配線層M1の双方に接続されている。
第3実施形態の構成を採用することにより、第1実施形態及び第2実施形態の作用、効果に加えて、図6に点線矢印で示す接続経路Pを形成することができる。図6の接続経路Pは、所定位置において上層の配線層M3から積層方向にビア40、ダミーパターン24、ビア41を経由して下層の配線層M1に抜け、さらに他の位置において逆方向を経由して上層の配線層M3に達する。このように多層の配線層において立体的な接続経路を形成することができるので、より一層電源配線等の強化に効果がある。
[半導体装置のレイアウト方法]
次に、上記各実施形態の半導体装置について、上記のダミーパターン24に関連するレイアウト方法を説明する。図7は、本実施形態の半導体装置のレイアウト処理のうち、本発明のダミーパターン24に対応するレイアウト処理の流れを説明するフローチャートである。図7の処理が開始されると、半導体装置のレイアウトデータを取得した後に、配置対象のダミーパターン24のデータを生成する(ステップS1)。ここで、取得済みのレイアウトデータには既に配線層M2の各配線のデータが含まれることを想定する。よって、ステップS1では、これらの各配線が存在しない領域に、図1の形状のダミーパターン24を所定の間隔を置いて配置するためのデータが生成される。
次に、上記各実施形態の半導体装置について、上記のダミーパターン24に関連するレイアウト方法を説明する。図7は、本実施形態の半導体装置のレイアウト処理のうち、本発明のダミーパターン24に対応するレイアウト処理の流れを説明するフローチャートである。図7の処理が開始されると、半導体装置のレイアウトデータを取得した後に、配置対象のダミーパターン24のデータを生成する(ステップS1)。ここで、取得済みのレイアウトデータには既に配線層M2の各配線のデータが含まれることを想定する。よって、ステップS1では、これらの各配線が存在しない領域に、図1の形状のダミーパターン24を所定の間隔を置いて配置するためのデータが生成される。
次いで、配線層M2の上下の配線層M1、M3のレイアウトデータにおいて、所定の固定電位が供給される電源配線/グランド配線(以下、電源配線等と呼ぶ)のデータを抽出する(ステップS2)。そして、ステップS2で抽出したデータのうち、ステップS1で生成したダミーパターン24と積層方向で重なる位置の電源配線等が存在するか否かを判別する(ステップS3)。
ステップS3の判別結果において、ダミーパターン24と積層方向で重なる電源配線等が存在する場合は(ステップS3:YES)、該当する位置のダミーパターン24に接続されるビア40又は41のデータを生成する(ステップS4)。このビア40又は41は、ダミーパターン24の所定位置に所定の径で配置される。一方、ステップS3の判別結果において、ダミーパターン24と積層方向で重なる電源配線等が存在しない場合は(ステップS3:NO)、ステップS4は実行されず、ダミーパターン24に接続されるビア40、41のデータは生成されない。
次いで、ダミーパターン24に予め設定された電位を比較し、隣接するダミーパターン24同士が同電位であるか否かを判別する(ステップS5)。その結果、隣接するダミーパターン24同士が同電位の場合は(ステップS5:YES)、両者の間を接続する配線25のデータを配置して両者を接続する(ステップS6)。一方、隣接するダミーパターン24の電位が異なる場合は(ステップS5:NO)、ステップS6は実行されず、隣接するダミーパターン24は接続されない。
以上のステップS1〜S6の処理は、配置対象のダミーパターン24のそれぞれに対して繰り返し実行され、上記各実施形態に示される複数のダミーパターン24のデータを自動的に生成することができる。その結果、ビア40、41を介して電源配線等に接続される複数のダミーパターン24の効果により、電源配線等が強化された信頼性の高いレイアウトを実現可能となる。
以上、第1〜第3実施形態に基づき本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記各実施形態では、複数のダミーパターン24が同一の矩形に形成され、互いに所定間隔を置いて配置される場合を説明したが、ダミーパターン24の形状や配置は限定されず、多様なダミーパターン24に対して本発明を適用可能である。また、ダミーパターン24が形成される配線層M2に、電源配線20、21、グランド配線22、信号配線23を設けない場合であっても本発明を適用することができる。さらに、CMP法の表面平坦性の向上を目的としないダミーパターン24を用いる場合であっても本発明を適用することができる。
10、11、20、21、30、31…電源配線
12、22、32…グランド配線
23…信号配線
24…ダミーパターン
25…配線
40、41…ビア
M1、M2、M3…配線層
12、22、32…グランド配線
23…信号配線
24…ダミーパターン
25…配線
40、41…ビア
M1、M2、M3…配線層
Claims (10)
- 半導体基板上部の所定の配線層に形成されたダミーパターンと、
前記所定の配線層と積層方向で対向する配線層に形成され、所定の固定電位が供給される固定電位用配線と、
前記ダミーパターンと前記固定電位用配線とを電気的に接続するビアと、
を備えることを特徴とする半導体装置。 - 前記所定の配線層には、同一形状を有する複数の前記ダミーパターンが互いに等間隔を置いて配置されることを特徴とする請求項1に記載の半導体装置
- 各々の前記ダミーパターンは、複数の前記ビアを介して前記固定電位用配線に接続されることを特徴とする請求項2に記載の半導体装置
- 前記所定の配線層には、同一の前記固定電位用配線に接続される隣接する前記ダミーパターンの間を接続する配線が形成されることを特徴とする請求項2又は3に記載の半導体装置。
- 前記固定電位用配線は、所定の電源電圧が供給される電源配線を含むことを特徴とする請求項1に記載の半導体装置。
- 前記固定電位用配線は、前記所定の配線層の上層の配線層に形成されることを特徴とする請求項1に記載の半導体装置。
- 前記固定電位用配線は、前記所定の配線層の下層の配線層に形成されることを特徴とする請求項1に記載の半導体装置。
- 前記固定電位用配線は、前記所定の配線層の上層の配線層と下層の配線層にそれぞれ形成され、前記ビアは、前記ダミーパターンと前記上層の配線層の前記固定電位用配線を電気的に接続する第1のビアと、前記ダミーパターンと前記下層の配線層の前記固定電位用配線を電気的に接続する第2のビアとを含むことを特徴とする請求項1に記載の半導体装置。
- 請求項1から8のいずれかに記載の半導体装置のレイアウト方法であって、
半導体基板上の各配線層のレイアウトデータに基づいて、前記所定の配線層において配線が存在しない領域に配置される前記ダミーパターンのデータを生成し、前記レイアウトデータのうち前記所定の配線層に対向する配線層に配置される前記固定電位用配線のデータを抽出し、前記固定電位用配線が前記ダミーパターンと積層方向で対向する場合は、前記固定用電位用配線と前記ダミーパターンを接続する前記ビアのデータを生成することを特徴とする半導体装置のレイアウト方法。 - 隣接する前記ダミーパターンが同電位に設定される場合は、前記ダミーパターンの間を接続する配線のデータをさらに生成することを特徴とする請求項9に記載の半導体装置のレイアウト方法。
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---|---|---|---|
JP2008095578A JP2009252806A (ja) | 2008-04-01 | 2008-04-01 | 半導体装置及びそのレイアウト方法 |
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JP2011238858A (ja) * | 2010-05-12 | 2011-11-24 | Sumitomo Electric Ind Ltd | 光半導体装置 |
JP2012038804A (ja) * | 2010-08-04 | 2012-02-23 | Fujitsu Semiconductor Ltd | 半導体装置及びその検査方法並びにその設計方法 |
US11587626B2 (en) | 2020-09-18 | 2023-02-21 | Kioxia Corporation | Semiconductor storage device |
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2008
- 2008-04-01 JP JP2008095578A patent/JP2009252806A/ja not_active Withdrawn
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