JP2011061003A - 配線パターン形成方法および半導体装置の製造方法、半導体装置、データ処理システム - Google Patents

配線パターン形成方法および半導体装置の製造方法、半導体装置、データ処理システム Download PDF

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Abstract

【課題】2回のリソグラフィ工程によるSADP法(Self Align Double Patterning)を用いて、第1配線パターン形成領域には解像限界未満のパターンを含む第1配線パターンを形成し、第2配線パターン形成領域には解像限界以上の通常パターンからなる第2配線パターンを簡便に形成する方法を提供する。
【解決手段】解像限界未満の寸法を有する複数の配線を含む第1配線パターンを、第1リソグラフィ工程と第1リソグラフィ工程の後に実施される第2リソグラフィ工程を用いて形成し、第1のリソグラフィ工程で形成されたパターンに対してのみサイドウォールの形成および除去処理を行い、その後、解像限界以上のパターンを生成する第2リソグラフィ工程を実施する。第2のリソグラフィ工程で形成される解像限界以上の通常パターンに対しては、単純なリソグラフィ工程とすることが可能となる。
【選択図】図10

Description

本発明は、配線パターン形成方法および半導体装置の製造方法、半導体装置、データ処理システムに関し、特に、リソグラフィ技術での解像限界を超えた微細な配線パターンを形成する場合に好適に用いられる配線パターンの形成方法および半導体装置の製造方法に関する。

データ処理システムなどに備えられる半導体装置のメモリセルを構成するワード線やビット線などの配線パターンを形成する技術として、リソグラフィ技術での解像限界を超えた微細なパターンを形成する技術がある(例えば、特許文献1および特許文献2参照)。

このような技術としては、リソグラフィ及びドライエッチングで形成したコアパターンの側壁にサイドウォールを形成した後、サイドウォール間にコアパターンと同一の材料を埋め込み、コアパターンあるいはサイドウォールをマスクとしてリソグラフィパターンの倍ピッチ加工を行うセルフアラインダブルパターン技術(Self Align Double Patterning: 以下SADP法と略述する)が挙げられる。

また、特許文献3には、上記技術を用いて、メモリセルアレイ内にリソグラフィの解像限界以下の微細な配線パターンを形成し、周辺回路等にリソグラフィの解像度に沿った通常の配線パターンを同時に形成する方法が記載されている。

通常、半導体装置の配線パターンとなるラインアンドスペースの繰り返しパターンを形成する場合、各配線の端部にコンタクトを受ける引き出しパッドパターンを形成する必要がある。従来のSADP法では、配線とは幅の異なる引き出しパッドパターンを同時に形成することができないため、SADP法を用いて配線パターンを形成するための露光工程とは別の露光工程を用いて別々に形成せざるを得なかった。

また、半導体装置の配線パターンを形成する技術としては、配線パターンの端部に、配線パターンの線幅よりも幅広のパッドパターンを形成する技術がある(例えば、特許文献4参照)。

特開2008−91925号公報 特開2008−91927号公報 特開2008−27978号公報 特開2003−224172号公報

特許文献3に記載されたSADP法では、メモリセル内の微細配線パターンと周辺回路の通常パターンを作り分けるために、周辺回路上のハードマスクにのみイオン注入する必要があり、そのためにさらにリソグラフィ工程が必要で、工程が複雑になる問題があった。
また、メモリセル内のコアパターンにサイドウォールを形成すると、サイドウォールがコアパターンの周囲全てを取り囲むように形成されてしまうため、配線パターンの長手方向の端部に形成されるサイドウォールを除去する必要が生じるが、その除去工程について何ら記載がない。
さらに、配線パターンに必須の引き出しパッドの形成について何ら言及されておらず、SADP法で微細な配線パターンを形成した後、引き出しパッドを形成するための工程をさらに実施する必要があり、極めて複雑な工程となる問題がある。

また、他の従来の技術も含めて、配線パターンとは異なる幅の引き出しパッドパターンを、SADP法を用いて形成することはできなかった。このため、SADP法を用いて解像限界未満の微細な配線を形成した後、配線の端部に、別の複数の露光工程を用いて引き出しパッドパターンを形成する必要があった。しかし、この場合、リソグラフィにおける引き出しパッドパターンの配線に対する合わせ精度が不十分となり、引き出しパッドと隣接配線とがショートしてしまう場合があった。

また、従来の技術では、配線パターンを形成するための露光工程の他に、コンタクトを受ける引き出しパターンを複数の露光工程を用いて形成しているため、露光工程を含む製造工程を少なくすることが望まれていた。

本発明者は、上記問題を解決するために、鋭意検討を重ねた。
その結果、本発明の配線パターン形成方法は、解像限界未満の寸法を有する複数の配線を含む第1配線パターンの設けられた第1配線パターン形成領域と、解像限界以上の寸法を有する複数の配線からなる第2配線パターンの設けられた第2配線パターン形成領域とを有する配線パターン形成方法であって、第1リソグラフィ工程と、前記第1リソグラフィ工程の後に実施される第2リソグラフィ工程とを行うことにより、前記第1配線パターンを形成し、前記第2リソグラフィ工程を行うことにより、前記第1配線パターンと同時に前記第2配線パターンを形成することを特徴とする。

また、本発明の配線パターン形成方法においては、前記第1リソグラフィ工程が、前記第1配線パターン形成領域に第1ホトレジストパターンを形成する工程と、前記第1ホトレジストパターンをマスクとして下層材料層をエッチングし、前記下層材料層に第1元パターンを形成する第1エッチング工程と、前記第1元パターンが形成された前記下層材料層に加工処理を施し、解像限界未満の寸法を有する第2元パターンを形成する工程とを含み、前記第2リソグラフィ工程が、前記第2元パターンを形成した後、前記第1配線パターン形成領域の全体を覆い、所定の部分に開口を有する第2ホトレジストパターンを形成する工程と、前記第2ホトレジストパターンをマスクとして、表面の露出している前記下層材料層を除去する第2エッチング工程とを含むことを特徴とする方法とすることができる。

また、上記の配線パターン形成方法においては、前記第1元パターンは、ライン部と、前記ライン部の一方の端部の幅が片側のみ拡げられてなるパッド部とを有する複数の第2L型パターンを有し、前記複数の第2L型パターンが前記ライン部の長さ方向に直交する方向に等しい間隔で繰り返し連続するように配置され、前記パッド部が隣合う第2L型パターンのライン部の他方の端部よりもライン部の長さ方向の外側に配置され、隣合う第2L型パターンの各々のパッド部が前記ライン部の長さ方向の異なる端部に配置されていることを特徴とする方法とすることができる。

また、上記の配線パターン形成方法においては、第1のリソグラフィ工程を行う前に、半導体基板上に配線層と第1マスク層と第2マスク層とを順次形成する工程を備え、前記下層材料層が前記第2マスク層であり、前記第1元パターンが前記第2マスク層に形成された第2マスク溝である方法とすることができる。

また、上記の配線パターン形成方法においては、前記第2エッチング工程において、前記第2ホトレジストパターンをマスクとして前記第2マスク層をエッチングすることにより、前記第2マスク層のみからなる前記第2配線パターンが形成されることを特徴とする方法とすることができる。

また、上記の配線パターン形成方法においては、前記第2元パターンを形成する工程は、前記第2マスク溝のライン部が埋まらない所定の膜厚で、前記第2マスク層とは異なる材質からなるサイドウォール層を全面に形成する工程と、前記サイドウォール層をエッチバックして前記第2マスク溝の側壁にサイドウォールを形成する工程と、前記サイドウォールを形成する工程の後、前記第2マスク溝が全て埋まる膜厚で、前記第2マスク層と同じ材質からなる第3マスク層を形成する工程と、前記サイドウォールの上部が露出するように、前記第3マスク層および前記第2マスク層をエッチバックする工程と、前記上部が露出した前記サイドウォールを選択的に除去して前記第3マスク層と前記第2マスク層で挟まれるトレンチを形成する工程と、を含むことを特徴とする方法とすることができる。

また、上記の配線パターン形成方法においては、前記第2エッチング工程を行うことにより、前記第3のマスク層または前記第2マスク層からなる各々独立した複数の配線を含む前記第1配線パターンに対応する形状を形成する方法とすることができ、前記第2元パターンは、解像限界未満の寸法のライン部と、前記ライン部に接続するパッド部とを有する前記第3マスク層からなる複数の第3L型パターンを有し、前記第2ホトレジストパターンの所定の部分に形成される開口は、各々隣接する任意の第3L型パターンにおいて、一方の第3L型パターンのパッド部の反対側に位置するライン部端部を含む水平線と、前記ライン部端部を含む水平線に対向する他方の第3L型パターンのパッド部の端部を含む水平線と、一方の前記第3L型パターンのライン部が拡幅する側の垂直方向ライン部端部を含む垂直線と、他方の前記第3L型パターンのライン部が拡幅する側の垂直方向ライン部に前記トレンチを介して対向する前記第2マスク層の縁部を含む垂直線とで囲まれた領域を露出させるものであることを特徴とする方法とすることができる。

また、上記の配線パターン形成方法においては、第1ホトレジストパターンが、ライン部と、前記ライン部の一方の端部の幅が片側のみ拡げられてなるパッド部とを有する複数の第1L型パターンを有し、全ての前記第1L型パターンのパッド部における前記ライン部の幅の広げられた側が同じ方向に揃えられ、前記ライン部における隣合う第1L型パターン間の距離が、前記第1の配線パターンのライン部の幅であり、各第1L型パターンのパッド部と、1つ離れて隣の第1L型パターンのパッド部との間の距離が、前記第1の配線パターンのパッド部の幅とされているものであることを特徴とする方法とすることができる。

本発明の半導体装置は、第1の側面と第2の側面で規定される解像限界未満の幅で第1の方向に延在するライン部と、前記ライン部の端部に配置されたパッド部とを各々備える4本の隣接する配線からなる配線ユニットを含み、前記4本の配線が、第1のライン部と、前記第1のライン部の一方の端部に配置され、前記第2の側面側に拡幅された第1のパッド部とを備える第1配線と、前記第1のライン部に隣接する第2のライン部と、前記第2のライン部の他方の端部に配置され、前記第1の側面側に拡幅された第2のパッド部とを備える第2配線と、前記第2のライン部に隣接する第3のライン部と、前記第3のライン部の他方の端部に配置され、前記第2の側面側に拡幅された第3のパッド部とを備える第3配線と、前記第3のライン部に隣接する第4のライン部と、前記第4のライン部の一方の端部に配置され、前記第1の側面側に拡幅された第4のパッド部とを備える第4配線とからなることを特徴とする。

本発明の配線パターン形成方法は、解像限界未満の寸法を有する複数の配線を含む第1配線パターンの設けられた第1配線パターン形成領域と、解像限界以上の寸法を有する複数の配線からなる第2配線パターンの設けられた第2配線パターン形成領域とを有する配線パターン形成方法であって、第1リソグラフィ工程と、前記第1リソグラフィ工程の後に実施される第2リソグラフィ工程とを行うことにより、前記第1配線パターンを形成し、前記第2リソグラフィ工程を行うことにより、前記第1配線パターンと同時に前記第2配線パターンを形成するので、解像限界以上の通常パターンである第2配線パターンは、サイドウォールを形成する工程などを付加することなく、単純なリソグラフィ工程である第2リソグラフィ工程において形成できる。

例えば、特許文献3に記載されているように、一度のリソグラフィ工程で第1配線パターン形成領域および第2配線パターン形成領域の両方に同時に元となるパターンを形成してしまうと、各々の領域において作り分ける処理工程が必要となる問題が生じる。これに対し、本発明では、微細化処理である第1リソグラフィ工程が終了した後の第2リソグラフィ工程において通常パターンである第2配線パターンを形成するので、第1配線パターン形成領域と第2配線パターン形成領域の各々の領域において作り分ける処理工程を不要とすることができ、特許文献3における上記の問題を回避できる。

図1は、図10に示す配線パターンの形成方法の一例を説明するための図であり、図1(a)は図10(a)に対応する平面図であり、図1(b)は図1(a)に示したA−A’線に対応する断面図である。また、図1(c)は、図1(a)の詳細を説明するための拡大図である。 図2は、図10に示す配線パターンの形成方法の一例を説明するための図であり、図2(a)は図10(a)に対応する平面図であり、図2(b)は図2(a)に示したA−A’線に対応する断面図である。 図3は、図10に示す配線パターンの形成方法の一例を説明するための図であり、図3(a)は図10(a)に対応する平面図であり、図3(b)は図3(a)に示したA−A’線に対応する断面図である。 図4は、図10に示す配線パターンの形成方法の一例を説明するための図であり、図4(a)は図10(a)に対応する平面図であり、図4(b)は図4(a)に示したA−A’線に対応する断面図である。 図5は、図10に示す配線パターンの形成方法の一例を説明するための図であり、図5(a)は図10(a)に対応する平面図であり、図5(b)は図5(a)に示したA−A’線に対応する断面図である。 図6は、図10に示す配線パターンの形成方法の一例を説明するための図であり、図6(a)は図10(a)に対応する平面図であり、図6(b)は図6(a)に示したA−A’線に対応する断面図である。 図7は、図10に示す配線パターンの形成方法の一例を説明するための図であり、図7(a)は図10(a)に対応する平面図であり、図7(b)は図7(a)に示したA−A’線に対応する断面図である。 図8は、図10に示す配線パターンの形成方法の一例を説明するための図であり、図8(a)は第2リソグラフィパターンの形状を説明するための図であって、第1リソグラフィパターン上に第2リソグラフィパターンを重ねた状態を示した図10(a)に対応する平面図である。また、図8(b)は図8(a)に示したA−A’線に対応する断面図であり、シリコン層、シリコン、シリコン窒化膜上に第2リソグラフィパターンを形成した状態を示した図である。 図9は、図10に示す配線パターンの形成方法の一例を説明するための図であり、図9(a)は図10(a)に対応する平面図であり、図9(b)は図9(a)に示したA−A’線に対応する断面図である。 図10は、半導体装置に備えられた配線パターンの一部を示した拡大図であって、図10(a)は平面図であり、図10(b)は図10(a)に示したA−A’線に対応する断面図である。 図11は、本発明の半導体装置の他の一例を説明するための図であり、第1配線パターン形成領域が第2配線パターン形成領域の中に複数存在する半導体装置の例を示した平面図である。 図12は、本発明の半導体装置をDRAMとして用いた場合の情報処理システムの一例を示すブロック図である。

本発明の実施形態について、図面を参照して詳細に説明する。
図1〜図10は、本発明の配線パターンの形成方法および半導体装置の製造方法の一例を説明するための図である。図10は、半導体装置に備えられた配線パターンの一部を示した拡大図であって、図10(a)は平面図であり、図10(b)は図10(a)に示したA−A’線に対応する断面図である。また、図1〜図7および図9は、図10に示す配線パターンの形成方法の一例を説明するための図であり、図1〜図7および図9の(a)は図10(a)に対応する平面図であり、図1〜図7および図9の(b)は図1〜図7および図9の(a)に示したA−A’線に対応する断面図である。また、図1(c)は、図1(a)の詳細を説明するための拡大図である。図8は、図10に示す配線パターンの形成方法の一例を説明するための図であり、図8(a)は第2ホトレジストパターンの形状を説明するための図であって、第2元パターン上に第2ホトレジストパターンを重ねた状態を示した図10(a)に対応する平面図である。また、図8(b)は図8(a)に示したA−A’線に対応する断面図であり、第2マスク層、第3マスク層、第1マスク層上に第2ホトレジストパターンを形成した状態を示した図である。

図1〜図10のうち図1(c)を除くいずれの図も、左側半分は第1配線パターン形成領域としてメモリセル領域を示し、右側半分は第2配線パターン形成領域として周辺回路領域を示している。本実施形態では、説明の便宜上、図1〜図10の右側を、図10(a)に示した周辺回路領域となる第2配線パターン形成領域と定義する。
また、本発明において、第2配線パターン形成領域は、図1〜図10に示す例に限定されるものではなく、第1配線パターン形成領域以外の領域は、全て第2配線パターン形成領域とみなすことができ、第2配線パターン形成領域が形成される領域に制限はない。

本実施形態では、データ処理システムに備えられるDRAM(Dynamic Random Access Memory)やNANDフラッシュメモリなどのメモリ半導体装置を例に挙げて説明する。また、各図は、模式図であって、例えばメモリセル内のY方向に延在する配線の長さは数μm〜数mmの範囲におよぶものであるが、説明の都合上短縮して記載している。

<配線パターン>
図10に示す本実施形態の配線パターン10は、図10(a)および図10(b)に示すように、凸状のものであり、第1配線パターン10Aと第2配線パターン10Bとを有する。
図10(a)に示す第2配線パターン10Bは、通常のリソグラフィ工程を用いて形成されたものであり、リソグラフィの解像限界以上の寸法を有する複数の通常パターンである配線L10〜L14からなる。なお、本発明において、第2配線パターン10Bの形状は、任意のパターン形状を有することが可能であり、図10(a)に示す例に限定されるものではない。

第1配線パターン10Aは、SADP法を用いて形成されたものであり、リソグラフィの解像限界未満の寸法を有する複数のパターンである配線P11〜P18からなる。本実施形態の第1配線パターン10Aは、4本の配線P14、P13、P15、P16からなる配線ユニット11を含むものである。配線ユニット11は、図10(a)に示すように、P14、P13、P15、P16からなるものとすることができるが、第1配線パターン10Aを構成する配線P11〜P18から任意に選択される4本の隣接する配線からなるものであればよく、例えばP11、P12、P14、P13からなるものであってもよい。

また、第1配線パターン10Aを構成する配線の数は、図10(a)に示す例に限定されるものではない。例えば、本発明においては、必要に応じて、メモリセル領域(第1配線パターン形成領域)に、上記の配線ユニット11をX方向に繰り返し等間隔で配置してなる複数の配置を含むものとすることができる。通常、半導体装置のメモリセル領域には、数十〜数千本の配線が配置される。

第1配線パターン10Aを構成する各配線P11〜P18は、ライン部L1〜L8と、ライン部L1〜L8の第1配線パターン形成領域(後で説明する図1のM11で区画される領域)の外周に近い側の端部にそれぞれ配置されたパッド部P1〜P8とからなる。各パッド部P1〜P8は、各ライン部L1〜L8の一方の端部の幅が片側のみ拡げられてなるものであり、上層配線からのコンタクトを受ける引き出しパッドとして機能させることができるものである。

図10(a)において最左端に位置するパッド部P1と左から2番目に位置するパッド部P2、内側に位置するパッド部P3とパッド部P4、およびパッド部P5とパッド部P6、最右端に位置するパッド部P7と右から2番目に位置するパッド部P8は、各々対を成し、各々のパッド部は各ライン部の逆側の端部に形成されている。また、例えばパッド部P2とパッド部P4、パッド部P3とパッド部P5、あるいはパッド部P6とパッド部P8が各々逆の端部に形成されることはない。すなわち、図10(a)において最左端に位置する配線P11を基準にして、その配線P11と隣接する配線P12とでは各々逆のライン部の端部にパッド部が形成されている。

また、図10(a)に示すように、パッド部P1はライン部L1に対して内側(第1配線パターン形成領域M11の中心側方向)に拡幅し、パッド部P2はライン部L2に対して外側(第1配線パターン形成領域M11の外側方向)に拡幅している。また、パッド部P2とパッド部P4とを見ると、パッド部P4はライン部L4に対して内側に拡幅し、パッド部P2とは逆方向に拡幅している。すなわち、メモリセル領域に形成されている配線P11〜P18では、任意に隣接する2つの配線のライン部にそれぞれ接続されている各パッド部の拡幅する方向は、必ず逆方向となっている。

また、配線P11〜P18を構成する任意のパッド部の幅D2の範囲で、ライン部の延在方向(図10(a)におけるY方向)に延伸させた領域内には、そのパッド部に接続するライン部と、他のパッド部に接続するライン部の二本のライン部が含まれている。この二つのライン部は、各々のライン部と同じ幅のスペースで分離されており、二本のライン部間の距離は、二本のライン部の各ライン部の幅と同じ幅となっている。例えば、パッド部P5に注目すると、幅D2の範囲でライン部の延在方向に沿って上方に延伸させた領域には、パッド部P5に接続するライン部L5とパッド部P6に接続するライン部L6との2本のライン部が含まれ、ライン部L5とライン部L6とはライン部L5、L6の幅と同じ幅のスペースで分離されている。したがって、各パッド部P1〜P7の幅は、各ライン部L1〜L8の幅の3倍となっている。
また、隣接する任意の二つのパッド部は、ライン部と同じ幅のスペースで各々分離され、配線P11〜P18において隣接するパッド部間の距離が、各ライン部の幅と同じ幅となっている。

さらに、1本目の配線P11と、配線P11から一つ置きに順次に形成される配線P14、P15においては、ライン部とパッド部との接続部にステップS1、S4、S5が形成されている。なお、図10(a)に示した例では配線が8本しか形成されていないが、例えば、配線P16と配線P18との間に、配線ユニット11が1つ追加されて12本の配線が形成されている場合には、図10において左から7本目に配置される配線と9本目に配置される配線において、ライン部とパッド部との接続部にステップが形成される。

また、図10に示す配線パターン10では、第1配線パターン10Aの配線P11〜P18を構成するライン部L1〜L8の幅D1は全て等しく、解像限界寸法の1/2とされており、各配線(ライン部)のラインアンドスペースのピッチは、リソグラフィの解像限界寸法とされている。また、第1配線パターン10Aのパッド部P1〜P7の幅D2は全て等しく、ライン部の幅D1の3倍となっており、解像限界寸法以上の大きな幅となっている。

また、本実施形態では、第1配線パターン10Aを構成する配線の4本おきに、ライン部に対する位置(上端または下端)と拡幅する方向(内側または外側)の同じパッド部が、配置されている。すなわち、任意に選択される4本の隣接する配線を構成しているパッド部は、いずれもライン部に対する位置と拡幅する方向との少なくともいずれかが異なっている。例えば、第1配線パターン10AのX方向中央部に設けられた4本の配線P14、P13、P15、P16に注目すると、外側の配線P14、P16では、ライン部L4、L6に対応するパッド部P4、P6はライン部の上端に位置するが拡幅方向が逆となっており、内側の配線P13、P15では、ライン部L3、L5に対応するパッド部P3、P5はライン部の下端に位置するが拡幅方向が逆となっている。配線P16の外側に隣接する配線P18に注目すると、パッド部P8のライン部に対する位置および拡幅方向はパッド部P4と同じとなっている。同様に、例えば配線P11に注目すると、パッド部P1のライン部に対する位置および拡幅方向がパッド部P5と同じであり、配線P12に注目すると、パッド部P2のライン部に対する位置および拡幅方向がパッド部P6と同じになっている。

次に、配線P14、P13、P15、P16に注目して、4本の隣接する配線P14、P13、P15、P16からなる配線ユニット11をより具体的に説明する。
配線P14、P13、P15、P16は、図10(a)に示すように、各々、第1の側面91と第2の側面92で規定される解像限界未満の幅で第1の方向(Y方向)に延在するライン部L4、L3、L5、L6と、ライン部L4、L3、L5、L6の端部に配置されたパッド部P4、P3、P5、P6とを備えている。

配線P14(第1配線)は、第1のライン部L4と、第1のライン部L4の一方の端部(上側端部)に配置され、第2の側面92側に拡幅された第1のパッド部P4とを備えている。
配線P13(第2配線)は、第1のライン部L4に隣接する第2のライン部L3と、第2のライン部L3の他方の端部(下側端部)に配置され、第1の側面91側に拡幅された第2のパッド部P3とを備えている。
配線P15(第3配線)は、第2のライン部L3に隣接する第3のライン部L5と、第3のライン部L5の他方の端部(下側端部)に配置され、第2の側面92側に拡幅された第3のパッド部P5とを備えている。
配線P16(第4配線)は、第3のライン部L5に隣接する第4のライン部L6と、第4のライン部L6の一方の端部(上側端部)に配置され、第1の側面91側に拡幅された第4のパッド部P6とを備えている。

また、本実施形態においては、図10(a)に示すように、配線ユニット11の配線P16に隣接して、第1の側面91と第2の側面92で規定される解像限界未満の幅で第1の方向(Y方向)に延在するライン部L8、L7と、ライン部L8、L7の端部に配置されたパッド部P8、P7とを各々備える2本の配線(縁部配線)P18、P17が備えられている。この2本の配線(縁部配線)P18、P17は、第1配線パターン10AのX方向縁部を形成するものである。

配線P18(第5配線)は、第1配線パターン10Aを構成する複数の配線P11〜P18のうち、図10(a)において右端から一つ内側に配置されている。配線P18(第5配線)は、第4のライン部L6に隣接する第5のライン部L8と、第5のライン部L8の一方の端部(上側端部)に配置され、第2の側面92側に拡幅された第5のパッド部P8とを備えている。配線P18を構成するパッド部P8は、他のパッド部P1〜P7よりも縦、横共に大きいものとなっており、パッド部P8の幅は、配線の各ライン部の幅D1の4倍となっている。

配線P17(第6配線)は、第1配線パターン10Aを構成する複数の配線P11〜P18のうち、図10(a)において最も右端に配置されている。配線P17(第6配線)は、第5のライン部L8に隣接する第6のライン部L7と、第6のライン部L7の他方の端部(下側端部)に配置され、第1の側面91側に拡幅された第6のパッド部P7とを備えている。

また、本実施形態においては、第1配線パターン10Aを構成する複数の配線P11〜P18のうち、図10(a)において最も左端に配置されている配線P11は、ライン部L1のパッド部P1のない側の端部が、他の配線のライン部(L3、L5、L7など)の端部よりも外側に延長されて位置している。

本実施形態の配線パターン10は、図10(b)に示すように、半導体基板100上に形成されたシリコン酸化膜などからなる絶縁膜8上に設けられたものである。配線パターン10を構成する各配線P11〜P18、L10〜L14は、タングステン膜などからなる配線層4上にシリコン窒化膜などからなる第1マスク層3が積層された構造となっている。本実施形態では配線層4の材料として、タングステンを例に挙げたが、配線層4の材料として他の金属や金属化合物、もしくは不純物含有シリコンなどであっても適用することができる。

配線パターン10を構成する各配線P11〜P18、L10〜L14は、メモリ半導体装置のワード線またはビット線として用いることができる。絶縁膜8は、各配線P11〜P18、L10〜L14をワード線として用いる場合、ゲート絶縁膜として用いられ、各配線P11〜P18、L10〜L14をビット線として用いる場合、下層配線と絶縁分離する層間絶縁膜となり得るものである。

<データ処理システム>
図12は、本発明の好ましい実施形態によるメモリ半導体装置を用いたデータ処理システム400の構成を示すブロック図であり、本実施形態によるメモリ半導体装置がDRAMである場合を示している。

図12に示すデータ処理システム400は、データプロセッサ420と、本実施形態によるDRAM460が、システムバス410を介して相互に接続された構成を有している。データプロセッサ420としては、例えば、マイクロプロセッサ(MPU)、ディジタルシグナルプロセッサ(DSP)などを含まれるが、これらに限定されない。図12においては簡単のため、システムバス410を介してデータプロセッサ420とDRAM460とが接続されているが、システムバス410を介さずにローカルなバスによってこれらが接続されていても構わない。

また、図12には、簡単のためシステムバス410が1組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。
また、図12に示すデータ処理システム400では、ストレージデバイス430、I/Oデバイス440、ROM450がシステムバス410に接続されているが、これらは必ずしも必須の構成要素ではない。

ストレージデバイス430としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、I/Oデバイス440としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、I/Oデバイス440は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図12に示す各構成要素は、簡単のため1つずつ描かれているが、これに限定されるものではなく、1又は2以上の構成要素が複数個設けられていても構わない。

<配線パターンの形成方法>
本実施形態では、解像限界未満の寸法を有する複数の配線P11〜P18を含む第1配線パターン10Aの設けられたメモリセル領域(第1配線パターン形成領域)と、解像限界以上の寸法を有する複数の配線L10〜L15からなる第2配線パターン10Bの設けられた周辺回路領域(第2配線パターン形成領域)とを有する図10に示す配線パターン10を形成する方法を例に挙げて、本発明の配線パターンの形成方法を説明する。
本実施形態の配線パターンの形成方法では、第1リソグラフィ工程と、第1リソグラフィ工程の後に実施される第2リソグラフィ工程とを行うことにより、第1配線パターン10Aを形成し、第2リソグラフィ工程を行うことにより、第1配線パターン10Aと同時に第2配線パターン10Bを形成する。

本実施形態では、第1リソグラフィ工程を行う前に、半導体基板100上に形成されたシリコン酸化膜などからなる絶縁膜8上に、タングステン膜などからなる配線層4と、シリコン窒化膜からなる第1マスク層3と、シリコン膜などからなる第2マスク層2(下層材料層)とを順次形成する。
第2マスク層2となるシリコン層2は、例えば、モノシランを原料ガスとし、成膜温度を530℃とするLP−CVD法を用いて形成できる。この成膜温度で形成したシリコン膜は非晶質状態となる。原料ガスには、ジシラン(Si)を用いてもよい。ジシランは反応性に優れており、モノシランに比べて成膜速度を向上させることができる。

(第1リソグラフィ工程)
次に、第1リソグラフィ工程を行う。第1リソグラフィ工程では、まず、図1(a)に示すように、メモリセル領域(第1配線パターン形成領域)に第1ホトレジストパターン1を形成する。図1(b)の断面図に示されるように、第1ホトレジストパターン1は、溝11aとスペース12aとで構成される溝パターンである。図1(c)は、第1ホトレジストパターン1の拡大図である。

第1ホトレジストパターン1は、図1(a)に示すように、平面視略L字型の溝からなる複数の第1L型パターン21、22、23、24を有している。ここでL型とは、上下左右に向きが逆転している上下逆L型および左右逆L型も含めた総称として用いることとする。

各々の第1L型パターンは、ライン部L22、L33、L66、L77と、各ライン部の一方の端部の幅が片側のみ拡げられてなるパッド部P22、P33、P66、P77とを有している。図1(b)に示すライン部L22、L33、L66、L77の各々のラインアンドスペースのピッチC2の寸法は、図10(b)に示す第1配線パターン10Aを構成する配線P11〜P18のライン部L1〜L8のラインアンドスペースのピッチC1の寸法の2倍とされている。したがって、ライン部L22、L33、L66、L77のピッチC2は、図10(b)に示すライン部L1〜L8の幅D1の4倍とされている。

なお、本実施形態では、図1に示す例として、図10に示す第1配線パターン10Aの形状に対応させるために、第1ホトレジストパターン1を4つの第1L型パターンを有するものとしたが、第1ホトレジストパターン1を構成する第1L型パターンの数は、4つに限定されるものではなく、形成する第1配線パターン10Aの形状に応じて決定される。

以下、図1(c)を用いて、第1ホトレジストパターン1の形状について、さらに詳細に説明する。
第1ホトレジストパターン1では、1つ離れて隣の第1L型パターン(図1(c)においては、第1L型パターン21と23、または第1L型パターン22と24)同士が同形状とされている。また、各第1L型パターン21〜24の配置は、各々隣合う第1L型パターンが上下反転パターンで構成され、隣合う一方の第1L型パターンに対して隣合う他方の第1L型パターンがライン部のピッチC2の寸法分だけX方向にずらされると共に、隣合う他方の第1L型パターンが隣合う一方の第1L型パターンと重ならないように、少なくとも図10(b)に示すライン部の幅D1以上の間隔を有してY方向にずらされている。ここで、Y方向はライン部の長手方向であり、X方向はY方向に垂直な方向である。

第1L型パターン21〜24は、X方向に等しい間隔で繰り返し連続して並べられている。また、パッド部P33、P66、P77は、一辺となる1e部分が対向するライン部L22、L33、L66の端部1dに対して少なくともライン部の幅D1以上の間隔を有してY方向の外側に配置されている。図1(c)において最左端に位置するパッド部P22については、第1ホトレジストパターン1の形成段階では隣合うライン部は存在していない。

また、隣合う第1L型パターンのパッド部は、対応するライン部に対して各々Y方向の異なる端部に配置されている。また、全ての第1L型パターン21〜24のパッド部におけるライン部L22、L33、L66、L77の幅の広げられた側が同じ方向に揃えられている。本実施例では、全て図1(c)における左側に拡幅されているが、全て右側であっても構わない。このように、隣接する第1L型パターンが各々上下反転しており、パッド部が同じ方向に拡幅することが本発明のパターン形成方法においては必須の構成である。

より具体的に、例えば、第1L型パターン21〜24のうち図1(a)における左から2番目の第1L型パターン22に着目して説明すると、パッド部P33は、隣合う第1L型パターン21、23のライン部L22、L66の他方の端部1dよりもY方向の外側に配置されている。そして、ライン部L22の端部1dと、それに対向するパッド部P33の一辺1eとが、少なくともライン部の幅D1以上の寸法を有する間隔1fを介して離間している。また、パッド部P33は、図1(c)におけるライン部L33の下端に配置されているが、隣合う第1L型パターン21、23のパッド部P22、P66は、図1(c)におけるライン部L22、L66上端に配置されており、第1L型パターン22と第1L型パターン21、23とでは、パッド部がライン部のY方向の異なる端部に配置されている。

さらに、本実施形態においては、図10に示す第1配線パターン10Aに含まれる配線P11〜P18のライン部L1〜L8各々の幅が、第1L型パターンのライン部における隣合う第1L型パターン間の距離D1とされている。
本実施形態においては、隣合う第1L型パターンの間隔は、第1ホトレジストパターン1を形成した段階で既に解像限界未満の寸法となっているが、このような第1ホトレジストパターン1は、例えばホトレジストスリミング法を用いて形成することができる。さらに、次の工程である第2マスク層2をエッチングする工程において第1ホトレジストパターン1の寸法の微調整を付加することができる。

また、本実施形態においては、各第1L型パターンのパッド部(例えばP22)と、1つ離れて隣の第1L型パターンのパッド部(例えばP66)との間の距離D2が、図10に示す第1配線パターン10Aに含まれる配線P11〜P18のパッド部(例えばP4)の幅D2とされている。

本実施形態において、第1パターン形成領域は、図1(a)において符号M11で示される矩形領域である。第1パターン形成領域M11は、図1(c)に示すように、最左端に位置する第1L型パターン21におけるパッド部P22の左上頂点(X1、Y1)と、最右端に位置する第1L型パターン24におけるパッド部P77の右下頂点(X2、Y2)とを含む矩形領域となる。本実施形態では、4本の第1L型パターンが存在する場合を例に用いているが、例えば第1L型パターンが数百本存在する場合であっても同じである。

続いて、図2に示すように、上記の第1ホトレジストパターン1をマスクとして、ドライエッチング法などを用いて第2マスク層2(下層材料層)をエッチングし、図2(b)に示すように、第2マスク層2に第1元パターン1Pを形成する(第1エッチング工程)。次に、第1ホトレジストパターン1をウェットエッチング法などにより除去する。このことにより、図2に示すように、第2マスク溝2aからなる4つの第2L型パターンを有する第1元パターン1Pが形成され、図2(b)に示すように、第2マスク溝2aの底面に第1マスク層3が露出される。なお、第2L型パターンは、マスクとして用いた第1ホトレジストパターン1の第1L型パターンの形状とほぼ同じであるが、第2マスク層2をエッチングすることによる加工変位や第2マスク溝2aの間隔微調整の付加などにより完全に同じにはならないので、第2マスク層2に転写された第1元パターン1Pは第2L型パターンとして区別している。

次に、第1元パターンが形成された第2マスク層2に加工処理を施し、解像限界未満の寸法を有する第2元パターンを形成する。
第2元パターンを形成する工程では、まず、図3に示すように、第2マスク溝2aのライン部が埋まらない所定の膜厚で、第2マスク層2とは異なる材質からなるサイドウォール層5を全面に形成する。

本発明においては、サイドウォール層5の膜厚制御が最終のパターン形成に大きく影響するので、ステップカバレージが良く、且つ膜厚制御性に優れた低圧雰囲気の熱CVD(LP−CVD:Low Pressure-Chemical Vapor Deposition)法を用いてサイドウォール層5を形成することが望ましい。また、サイドウォール層5は、第2マスク層2とはエッチング速度の異なる材質の膜である必要がある。例えば、第2マスク層2としてシリコン膜を用いる場合には、サイドウォール層5としてシリコン酸化膜を用いることができる。ステップカバレージが良く、膜厚制御性の良いシリコン酸化膜は、原料ガスとしてモノシラン(SiH)を、酸化ガスとして亜酸化窒素(NO)を用い、温度700〜800(℃)、圧力0.1〜2.0(Torr)の範囲を条件とするLP−CVD法により形成することができる。原料ガスとしてジクロロシラン(SiHCl)を用いると、サイドウォール層5の膜厚をより高精度で制御できる。また、シリコン酸化膜を形成する方法としては、原料ガスの供給、排気と酸化ガスの供給、排気を繰り返して1原子層ずつ膜形成を行うALD(Atomic Layer Deposition)法を用いることも膜厚制御性を向上させる上で有効である。ALD法では400℃程度の低温で成膜可能であるので、製造工程における熱負荷を低減し、既に半導体基板表面に形成されているトランジスタの特性劣化を抑制できる。ALD法でシリコン酸化膜を形成する場合には、原料ガスとしてジメチルアミノシラン(HSi(N(CH))、ジスジメチルアミノシラン(HSi(N(CH)、トリスジメチルアミノシラン(HSi(N(CH)、テトラキスジメチルアミノシラン(Si(N(CH)などから選択される有機原料ガスを用い、酸化ガスとして、オゾン(O)、水蒸気(HO)、酸素ラジカルなどを用いることができる。

次に、図4に示すように、ドライエッチング法などを用いてサイドウォール層5をエッチバックすることにより、第2マスク溝2aの側壁にサイドウォール51を形成する。これにより、図4(b)において符号2bで示すように、第2マスク溝2aは一部が埋められたものとなる。本実施形態においては、サイドウォール51の厚さは、サイドウォール層5の膜厚で決まるので高精度に制御することができる。

このようにしてサイドウォール51を形成した後、図5に示すように、第2マスク溝2aが全て埋まる膜厚で、第2マスク層2aと同じ材質からなる第3マスク層6を形成する。第2マスク層2がシリコン膜である場合、CVD(Chemical Vapor Deposition)法などを用いてシリコン膜からなる第3マスク層6を形成することが好ましい。第3マスク層6を形成するシリコン膜としては、多結晶シリコン膜(ポリシリコン膜)、あるいは非晶質シリコン膜を用いることができる。成膜後の表面平坦性がよく結晶粒界に起因する加工のばらつきを抑制できるので、多結晶シリコン膜よりも非晶質シリコン膜の方がより好ましい。

なお、図5(b)には、第2マスク溝2aのライン部の断面図が示されているが、第3マスク層6は、第2マスク溝2aのライン部内だけでなく、ライン部に接続するパッド部内も完全に埋め込むように形成する。

次に、図6に示すように、サイドウォール51の上部が露出するように、ドライエッチング法などを用いて第3マスク層6および第2マスク層2をエッチバックする。このことにより、サイドウォール51の上部が露出されると同時に、サイドウォール51で囲まれた領域に埋設された第3マスク層61が形成される。本実施形態では、第3マスク層6と第2マスク層2とが同じ材質からなるものとされているので、第3マスク層6と第2マスク層2とのエッチング速度を均一化することができる。このため、図6(b)に示すように、埋設された第3マスク層61と第2マスク層2のエッチバック後の表面の位置を同じにして残存させて、サイドウォール51の上部のみを露出させることができる。

次に、上部が露出したサイドウォール51を、フッ酸(HF)含有溶液を用いたウェットエッチング法などにより選択的に除去して、図7に示すように、第3マスク層61と第2マスク層2で挟まれるトレンチT11を形成する。これにより、第1元パターン1Pの外周に沿って内側にトレンチT11を有する第2元パターン2Pが形成される。

第2元パターン2Pは、図7(a)に示すように4つの第3L型パターン71、72、73、74を有する。4つの第3L型パターン71、72、73、74は、第3マスク層61からなるものであり、解像限界未満の寸法の幅を有するライン部L23、L33a、L63、L73と、各々のライン部に接続するパッド部P23、P33a、P63、P73とを備えている。4つの第3L型パターン71、72、73、74は、図2(a)に示す第1元パターン1Pの4つの第2L型パターンを、各々、全体にトレンチT11の幅分だけ内側に縮小してなるものである。

これら4つの第3L型パターン71、72、73、74は、図10(a)に示されている解像限界未満の寸法の幅を有するライン部L2、L3、L6、L7と、各々のライン部に接続するパッド部P2、P3、P6、P7とからなる配線P12、P13、P16、P17となるものである。なお、第2元パターン2Pを形成した段階では、図10に示されている配線P11、P14、P15、P18に対応するパターンは形成されていない。

(第2リソグラフィ工程)
次に、第2リソグラフィ工程を行う。第2リソグラフィ工程では、まず、図8に示すように、第2元パターン2Pの形成された半導体基板上に、第2ホトレジストパターン7を形成する。第2ホトレジストパターン7は、第1配線パターン形成領域(図1(a)および図1(c)において符号M11で示される第1ホトレジストパターン1で規定される矩形領域)の全体を覆い、所定の部分に開口を有する一体化パターンと、周辺回路領域となる第2配線パターン形成領域に一体化パターンと同時に形成された解像限界以上の寸法を有する通常パターンとからなる。

一体化パターンは図10に示す第1配線パターン10Aを形成するためのものであり、通常パターンは第2配線パターン10Bを形成するためのものである。本実施形態においては、第2リソグラフィ工程において、一体化パターンと通常パターンとを有する第2ホトレジストパターン7を形成しているので、最終的に第1配線パターン10Aと第2配線パターン10Bとからなる所望の配線パターン10が同時に形成される。

一体化パターンには、図8(a)に示すように、規則的に3つの開口W1、W2、W3が設けられている。これらの開口W1、W2、W3は、第2マスク層2を分断して、図7に示した第2元パターン2Pを形成した段階では形成されていない図10(a)に示す配線P11、P14、P15、P18に対応するパターンを出現させ、配線P11〜配線P18の形状に対応するパターンを形成することを目的とするものである。

図8(a)に示すように、各開口W1、W2、W3内には、第1ホトレジストパターン1を構成する第1L型パターン21、22、23、24(図1(c)参照)のライン部の端部1dと、隣合う第1L型パターンのパッド部の縁部1eとに挟まれた領域1fが配置されている。例えば、W1に注目すると、図1(c)における第1L型パターン22のライン部L33の端部1dと、隣合う第1L型パターン23のパッド部P66の縁部1eとに挟まれた領域1fが配置されている。

さらに、図7(a)を用いて観点を変えると、例えば、開口W1は、第2元パターン2Pの各々隣接する任意の第3L型パターン71、72、73、74のうち第3L型パターン72、73において、一方の第3L型パターン72のパッド部P33aの反対側に位置するライン部L33aの端部を含む水平線と、ライン部L33aの端部を含む水平線に対向する他方の第3L型パターン73のパッド部P63の端部を含む水平線と、一方の第3L型パターン72のライン部L33aが拡幅する側の垂直方向ライン部L33a端部を含む垂直線と、他方の第3L型パターン73のライン部L63が拡幅する側の垂直方向ライン部L63にトレンチT11を介して対向する第2マスク層2の縁部を含む垂直線とで囲まれた領域を露出させるものである。

図8(a)に示す第2ホトレジストパターン7の一体化パターンの形成領域は、図7(a)において符号M12で示される領域であり、図10(a)に示す8本の配線P11〜P18を含む第1パターン形成領域(メモリセル領域)を規定するものである。図8(a)に示すように、一体化パターンは、ライン部の延在方向に直交する方向(X方向)に沿う輪郭7cおよびライン部の延在方向(Y方向)に沿う輪郭7dで囲まれている。

X方向に沿う輪郭7cの上方の縁部は、図10に示すパッド部P2、P4、P6、P8の端部の位置と揃えられており、X方向に沿う輪郭7cの下方の縁部は、図10に示すパッド部P1、P3、P5、P7の端部の位置と揃えられている。また、輪郭7cの上方および下方の縁部は、図1(c)に示す第1ホトレジストパターン1を構成する第1L型パターン21〜24のパッド部P22、P66、P33、P77の縁部1cよりも、サイドウォール51を除去して形成したトレンチT11の幅分だけ内側に配置されている。すなわち、図8(a)に示す輪郭7cの縁部は、図7(a)に示す第3L型パターン71、72、73、74のパッド部P23、P63、P33a、P73のY方向の端部の位置と揃えられており、輪郭7cの一部が第3マスク層61の輪郭に沿うものとされている。

また、図8に示すY方向に沿う輪郭7dの縁部は、図10に示す第1配線パターン10Aのうち、最も外側に配置された配線P11、P17の形状を規定するものとされている。また、本実施形態においては、Y方向に沿う輪郭7dの図8(a)における左側縁部は、図7(a)に示した第2元パターン2Pのうち、最も左端に位置する第3L型パターン71のパッド部P23の左端部の位置と揃えられている。また、Y方向に沿う輪郭7dの図8(a)における右側縁部は、図1(c)に示した第1ホトレジストパターン1のうち、最右端に位置する第1L型パターン24の右端部の位置と揃えられている。

図8(a)に示す第2ホトレジストパターン7の一体化パターンは、図1に示す第1配線パターン形成領域M11に対して、左辺、上辺、下辺の3辺がトレンチT11の幅分だけ内側に位置し、右辺のみ第1配線パターン形成領域M11の右辺と同じ位置である矩形領域を覆うものである。すなわち、第2ホトレジストパターン7の一体化パターンの形成領域M12は、図7(a)において最も左端に位置する第3L型パターン71のパッド部P23の頂点(X3、Y3)と、最も右端に位置する第3L型パターン74のパッド部P73の頂点をトレンチT11の幅分X方向にシフトさせた点(X4、Y4)とを2つの頂点とする矩形を覆う領域となる。

一方、図8(a)に示す第2配線パターン形成領域に形成された第2ホトレジストパターン7の通常パターンは、第2リソグラフィ工程において一体化パターンと同時に形成できれば、いかなる形状であってもよく、特に制約はない。

続いて、図9に示すように、第2ホトレジストパターン7をマスクとして、表面の露出している第2マスク層2をドライエッチング法などにより除去する(第2エッチング工程)。その後、第2ホトレジストパターン7をウェットエッチング法などにより除去する。このことにより、第1配線パターン形成領域には解像限界未満の寸法を有するライン部L1〜L8と、ライン部の一方の端部に配置されるパッド部P1〜P8を備え、第2マスク層2または第3マスク層61からなる各々独立したL型パターンである複数の配線P11〜P18を含む第1配線パターン10Aが形成されると同時に、第2配線パターン形成領域には第2マスク層2からなる解像限界以上の寸法を有する配線L10〜L14からなる第2配線パターン10Bが形成される。

この段階で、図10に示す配線パターン10に相当するパターンが形成される。前にも述べたように、第2配線パターン10Bを構成する配線L10〜L14は、説明の便宜上、各図の右側領域にのみ示されているが、これに限るものではなく、第1配線パターン10Aの形成されている第1配線パターン形成領域M11以外の領域に形成し得るものである。

本実施形態においては、図8に示した第2ホトレジストパターン7のうち、第1配線パターン形成領域M11に形成される一体化パターンの輪郭7c、7dの一部が、第3マスク層61の輪郭に沿うものとされており、第2ホトレジストパターン7の形成されている領域よりも平面視外側に第3マスク層61が配置されていないので、第3マスク層61が第2ホトレジストパターン7をマスクとしたパターニングによって除去されることはない。

なお、第2ホトレジストパターン7をマスクとしたパターニングを行う前の段階、すなわち第2元パターン2Pを形成した段階では、第1ホトレジストパターン1をマスクとしてパターニングされた第2マスク層2は、図7(a)に示すように、分断されておらず、第2マスク溝2aの外側で枠状につながって連続したものとなっている。

本実施形態においては、図8(a)に示すように、第1配線パターン形成領域M11に形成される第2ホトレジストパターン7(一体化パターン)が一体化された1つのパターンであり、X方向に沿う輪郭7cの上方の縁部が、図7(a)に示す第3L型パターン71、73のパッド部P23、P63の端部の位置と揃えられ、X方向に沿う輪郭7cの下方の縁部が、第3L型パターン72、74のパッド部P33a、P73の端部の位置と揃えられており、第2ホトレジストパターン7をマスクとしたパターニングによって、第1配線パターン10Aを構成する8本の配線P11〜P18の下辺に位置するパッド部P1、P3、P5、P7および上辺に位置するパッド部P2、P4、P6、P8の端部の位置を揃えることが可能となる。

さらに、本実施形態においては、図8(a)に示すように、第1配線パターン形成領域M11に形成される一体化された第2ホトレジストパターン7(一体化パターン)の所定の位置に、開口W1、W2、W3が設けられている。各開口内には、図1(c)に示した第1L型パターンのライン部L22、L33、L66の各々の端部1dと、それに対向するパッド部P33、P66、P77各々の内側縁部1eとに挟まれた領域1fが露出しているので、第2ホトレジストパターン7をマスクとして第2マスク層2をエッチングすることにより、第1L型パターン21〜24間に対応する領域においてライン部につながっている第2マスク層2が、上記の領域1fで分離される。具体的には、例えば、開口W1内に露出する第2マスク層2をエッチングすることにより、図9(a)に示したパッド部P4とライン部L5とが分離される。同じく、開口W2においてはパッド部P1とライン部L4とが分離され、開口W3においてはパッド部P7とライン部L6とが分離されて、各々独立したL型パターンである配線P11〜P18が形成される。

次に、本実施形態では、図10に示すように、図9に示す第1配線パターン10Aおよび第2配線パターン10Bを、第2マスク層2または第3マスク層61の下層に配置されている配線層4に転写する。すなわち、第1配線パターン10Aおよび第2配線パターン10Bをマスクとして、ドライエッチング法などを用いて第1マスク層3をエッチングすることにより、残存する第1マスク層3からなる第1配線パターン10Aおよび第2配線パターン10Bを形成する。その後、第1マスク層3からなる第1配線パターン10Aおよび第2配線パターン10Bをマスクとして、ドライエッチング法などにより配線層4をエッチングして、第1配線パターン10Aおよび第2配線パターン10Bを配線層4に転写する。
このことにより、図10に示すように、第1配線パターン形成領域M11(メモリセル領域)に配線P11〜P18を含む第1配線パターン10Aが形成されると同時に、第2配線パターン形成領域(周辺回路領域)に配線L10〜L14からなる第2配線パターン10Bが形成される。

本実施形態の配線パターン形成方法は、解像限界未満の寸法を有する複数の配線P11〜P18を含む第1配線パターン10Aの設けられた第1配線パターン形成領域M11と、解像限界以上の寸法を有する複数の配線L10〜L14からなる第2配線パターン10Bの設けられた第2配線パターン形成領域とを有する配線パターン10の形成方法であって、第1リソグラフィ工程と、第1リソグラフィ工程の後に実施される第2リソグラフィ工程とを行うことにより第1配線パターン10Aを形成し、第2リソグラフィ工程を行うことにより第1配線パターン10Aと同時に第2配線パターン10Bを形成するので、第1配線パターン10Aと同時に第2配線パターン10Bが得られる。

また、本実施形態の配線パターン形成方法においては、第1配線パターン10Aを、第1リソグラフィ工程と第1リソグラフィ工程の後に実施される第2リソグラフィ工程とを行うことにより形成しており、第1のリソグラフィ工程において、第1元パターンの形成された第2マスク層2に対してサイドウォール51の形成および除去を行っている。したがって、第2のリソグラフィ工程を、サイドウォールの形成などの工程を行う必要のない通常のリソグラフィ工程とすることができ、第2リソグラフィ工程を行うことにより、第1配線パターン10Aと第2配線パターン10Bとを同時に形成できる。

また、本実施形態の配線パターン形成方法では、第1のリソグラフィ工程において、第1配線パターン形成領域M11に、4つの第2L型パターンを有する第1元パターン1Pを形成したので、第2のリソグラフィ工程を行うことにより、8本のL型パターンである配線P11〜P18が生成される。すなわち、本実施形態の配線パターン形成方法によれば、第1のリソグラフィ工程と第2のリソグラフィ工程とを行うことにより、第1元パターン1Pの2倍の数で、ライン部のみならずパッド部も備える配線P11〜P18を生成できる。また、本実施形態では、パッド部分も含んでSADP法を実施しているので、従来技術において行っていた配線部分を形成した後にパッド部分を形成する工程が不要となり、工程を大幅に簡略できるし、配線部分とパッド部分との位置合わせが不十分となって隣接パターンが接続してしまうという問題を回避することができる。

本実施形態の配線パターン形成方法では、第1元パターン1Pとして、ライン部と、前記ライン部の一方の端部の幅が片側のみ拡げられてなるパッド部とを有する複数の第2L型パターンを有し、複数の第2L型パターンがライン部の長さ方向に直交する方向に並べられ、パッド部が隣合う第2L型パターンのライン部の他方の端部よりもライン部の長さ方向の外側に配置され、隣合う第2L型パターンのパッド部がライン部の長さ方向の異なる端部に配置されているものを用い、第2ホトレジストパターン7として、内側に開口W1、W2、W3の設けられた一体化パターンと通常パターンとを有し、第2L型パターンのライン部の他方の端部と、隣合う第2L型パターンのパッド部のライン部の長さ方向に直交する方向に延在する部分の内側の縁部とに挟まれた領域が、各開口W1、W2、W3内に配置されているものを用いているので、配線P11〜P18が解像限界を超えた微細なパターンからなるライン部と、ライン部の一方の端部の幅が拡げられてなるパッド部とを有するものであっても、SADP法を用いてライン部とパッド部とを同時に高精度で形成でき、ライン部とパッド部とを別々に形成する場合と比較して少ない製造工程で、パッド部を有しライン部を含む凸状の配線パターンを精度よく形成できる。

本実施形態の半導体装置は、解像限界未満の幅のライン部と前記ライン部の端部に配置されたパッド部とを各々備える4本の隣接する配線P14、P13、P15、P16からなる配線ユニット11を含み、配線ユニット11は、パッド部が隣合う配線のうち一方の配線のライン部の他方の端部よりもライン部の長さ方向の外側に配置され、4本の配線P14、P13、P15、P16のうち外側の配線P14、P16のパッド部P4、P6と内側の配線P13、P15のパッド部P3、P5とがライン部の長さ方向の異なる端部に配置され、外側の配線のパッド部P4、P6がライン部の幅を内側に向かって拡げてなるものであり、内側の配線のパッド部P3、P5がライン部の幅を前記外側に向かって拡げてなるものであるので、ライン部が解像限界を超えた微細なパターンからなるものであっても、SADP法を用いてライン部とパッド部とを同時に高精度で形成でき、ライン部とパッド部とを別々に形成する場合と比較して少ない製造工程で高精度で形成できる配線パターン10を有するものとなる。

また、本実施形態の配線パターンの形成方法では、第1リソグラフィ工程でメモリセル領域に形成される第1ホトレジストパターン1において、全ての第1L型パターン21〜24のパッド部P22、P33、P66、P77のライン部L22、L33、L66、L77に対する拡幅方向が同じであり、各々のライン部における間隔D1が、第1配線パターン10Aのライン部の幅D1であり、各第1L型パターン21〜24のパッド部(例えばP22)と、1つ離れて隣のパッド部(P66)との間の距離D2が、第1配線パターン10Aのパッド部の幅D2とされているものであるので、第1配線パターン10Aのパッド部P1〜P8の幅が十分に確保され、しかも、第1配線パターン10Aのライン部L1〜L8におけるラインアンドスペースのピッチC1の寸法が、第1L型パターンのライン部L22、L33、L66、L77のラインアンドスペースのピッチC2の寸法の半分である微細なパターンが等間隔である第1配線パターン10Aが得られる。

また、本実施形態の配線パターンの形成方法では、第2マスク層2と第3マスク層61とが同じ材料からなるものであるので、第2マスク層2と第3マスク層61とからなる第1配線パターン10Aをマスクとして第1マスク層3をエッチングする際において、第1配線パターン10Aのマスクの機能が平面的に均一なものとなり、その後に行われる配線層4をエッチングする工程を高精度で行うことができ、高精度で配線層4からなる第1配線パターン10Aを形成できる。

また、本実施形態の配線パターンの形成方法は、タングステン膜などの配線層4上に、シリコン窒化膜などからなる第1マスク層3とシリコン膜などからなる第2マスク層2とを順に形成する工程と、第1リソグラフィ工程で第1ホトレジストパターン1をマスクとして第2マスク層2をパターニングする工程であって、第1ホトレジストパターン1として、ライン部L22、L33、L66、L77と、各々のライン部の一方の端部1cの幅が片側のみ拡げられてなるパッド部P22、P33、P66、P77とを有する第1L型パターン21〜24を有し、X方向に4つ並べられ、各々のパッド部が隣合う第1L型パターンのライン部の他方の端部1dよりもY方向の外側に配置され、隣合う第1L型パターンの各々のパッド部が対応するライン部に対してY方向の異なる端部に配置されているものを用いることにより、第2マスク層2に第1ホトレジストパターン1の形状に対応する第2マスク溝2aを形成する工程と、第2マスク溝2aの側壁にサイドウォール51を形成し、サイドウォール51に囲まれた領域に第2マスク層2と同じ材質からなる第3マスク層61を埋設し、サイドウォール51を除去する工程と、第2リソグラフィ工程により、メモリセル領域と周辺回路領域に形成される第2ホトレジストパターン7をマスクとして第2マスク層2をエッチングすることにより、メモリセル領域には第2マスク層2と第3マスク層61とからなる解像限界未満の幅のライン部と前記ライン部の端部に配置されたパッド部とを有する配線を形成し、周辺回路領域には解像限界以上の通常配線を同時に形成する工程であって、メモリセル領域に形成される第2ホトレジストパターン7が、一体化された1つのパターンの所定の位置に開口W1、W2、W3が設けられてなり、第1L型パターン21〜24のライン部L22、L33、L66の端部1dと、隣合う第1L型パターンのパッド部P33、P66、P77のX方向に延在する部分の内側の縁部1eとに挟まれた領域1fが、各開口内に配置されているものである工程と、第2ホトレジストパターン7をマスクとして第1マスク層3、配線層4をエッチングすることにより、メモリセル領域に、ライン部L1〜L8と、ライン部に接続するパッド部P1〜P8とを同時に形成する工程とを備える方法であるので、配線パターン10の第1配線パターン10Aが解像限界を超えた微細なパターンからなるライン部と、ライン部の一方の端部の幅が拡げられてなるパッド部とを有するものであっても、SADP法を用いて、ライン部とパッド部とを同時に高精度で形成でき、ライン部とパッド部とを別々に形成する場合と比較して少ない製造工程で、ライン部L1〜L8とパッド部P1〜P8と有する凸状の配線を有する第1配線パターン10Aを精度よく形成できる。

なお、本実施形態では、第1配線パターン形成領域がメモリセル領域であり、第2配線パターン形成領域が周辺回路領域であるメモリ半導体装置を例に挙げて説明したが、本発明の配線パターン(半導体装置)の形成方法および半導体装置は、これに限るものではない。

また、図11は、本発明の半導体装置の他の一例を説明するための図である。図11に示す半導体装置は、メモリセル領域である第1配線パターン形成領域200が、周辺回路領域である第2配線パターン形成領域201の中に複数存在する複合パターン300を有する半導体装置の例を示した平面図である。なお、図11においては、図面を見やすくするために、第1配線パターン形成領域200に含まれている解像限界未満の寸法を有する複数の配線を含む第1配線パターンについての図示を省略している。図11に示すように、半導体装置に複数の第1配線パターン形成領域200が備えられている場合、複数の第1配線パターン形成領域200に設けられている第1配線パターンは、それぞれ異なっていてもよいし、全て同じであってもよい。
また、第1配線パターン形成領域が第2配線パターン形成領域の中に複数存在する場合、第1配線パターン形成領域は、規則的に繰り返し配置されていてもよいし、不規則に配置されていてもよく、必要な領域に任意に配置できる。

また、本発明の半導体装置は、第1配線パターンの形成される第1配線パターン形成領域と、第2配線パターンの形成される第2配線パターン形成領域とがそれぞれ繰り返し配置された複合パターンを有するものであってもよい。この場合、繰り返し配置される第1配線パターン形成領域同士、および第2配線パターン形成領域同士は、各々同じ第1配線パターンまたは第2配線パターンであっても良いし、異なる配線パターンであっても良い。

「実施例1」
以下に示す配線パターンの形成方法により、図10に示す配線パターン10を形成した。
まず、図1に示すように、層間絶縁膜となるシリコン酸化膜からなる絶縁膜8の形成された半導体基板100を用意した。なお、用意した半導体基板100には、素子分離領域やトランジスタなどの形成された活性領域が、表面に形成されている。また、半導体基板100の層間絶縁膜となるシリコン酸化膜には、最終的に形成される配線に接続するコンタクトプラグが適宜形成されている。

次に、このような半導体基板100上に、配線層4となる厚み100nmのタングステン膜を形成し、タングステン膜上にCVD法を用いて第1マスク層3となる厚み100nmのシリコン窒化膜と第2マスク層2となる厚み100nmのシリコン膜とを順に形成した。
第2マスク層2となるシリコン膜は、モノシランを原料ガスとし、成膜温度を530℃とするLP−CVD法を用いて形成した。

その後、第1リソグラフィ工程を行った。まず、第2マスク層2上にホトレジスト層を形成し、リソグラフィ工程を用いて、メモリセル領域となる第1配線パターン形成領域M11に図1(c)に示す第1L型パターン21、22、23、24を有する第1ホトレジストパターン1を形成した。
なお、第1ホトレジストパターン1のライン部L22、L33、L66、L77のラインアンドスペースのピッチC2は100nmとし、各々のライン部間のスペースD1は25nmとした。したがって、各々のライン部L22、L33、L66、L77の幅は75nmとなる。なお、本実施例ではリソグラフィで規定される最小加工寸法は50nmとした。

続いて、図2に示すように、第1ホトレジストパターン1をマスクとして、第2マスク層2をドライエッチングし、第2マスク層2に第2マスク溝2aからなる4つの第2L型パターンを有する第1元パターン1Pを形成した。その後、第1ホトレジストパターン1をウェットエッチング法により除去した。
次いで、図3に示すように、LP−CVD法を用いて、厚さ25nmのシリコン酸化膜からなるサイドウォール層5を全面に形成した。サイドウォール層5の原料ガスとしてはモノシラン(SiH)を、酸化ガスとしては亜酸化窒素(NO)を用い、温度700〜800(℃)、圧力0.1〜2.0(Torr)の範囲の条件とした。

次に、図4に示すように、フッ素を含有するプラズマを用いた異方性ドライエッチング法によりサイドウォール層5をエッチバックし、第2マスク溝2aの側壁に厚み25nmのサイドウォール51を形成した。

その後、図5に示すように、CVD法を用いて、第2マスク溝2aが全て埋まるように厚さ200nmのシリコン膜からなる第3マスク層6を形成した。
次に、図6に示すように、ドライエッチング法を用いて第3マスク層6および第2マスク層2をエッチバックすることにより、サイドウォール51に囲まれた領域に埋設された第3マスク層61を形成すると共に、サイドウォール51の上部を露出させた。

次に、図7に示すように、フッ酸含有溶液を用いたウェットエッチング法によりサイドウォール51を選択的に除去し、シリコン窒化膜3の表面を露出させて、第3マスク層61と第2マスク層2で挟まれるトレンチT11を形成し、第1元パターン1Pの外周に沿って内側にトレンチT11を有する第2元パターン2Pを形成した。

次いで、第2リソグラフィ工程を行った。まず、図8に示すように、第2元パターン2Pの形成された半導体基板100上にホトレジスト層を形成し、リソグラフィ工程を用いて一体化パターンと通常パターンとを有する第2ホトレジストパターン7を形成した。
続いて、図9に示すように、第2ホトレジストパターン7をマスクとして、表面の露出している第2マスク層2をドライエッチングして除去し、その後、第2ホトレジストパターン7をウェットエッチング法により除去した。このことにより、第1配線パターン形成領域には解像限界以下の寸法である幅25nmのライン部L1〜L8と各々のライン部に対応して接続するパッド部P1〜P8とを有し、第2マスク層2または第3マスク層61からなる各々独立したL型パターンである複数の配線P11〜P18を備える第1配線パターン10Aと、第2配線パターン形成領域には第2マスク層2からなる解像限界以上の寸法を有する配線L10〜L14からなる第2配線パターン10Bとを形成した。

次いで、図10に示すように、図9に示す第1配線パターン10Aおよび第2配線パターン10Bをマスクとして、第2マスク層2または第3マスク層61の下層に配置されている第1マスク層3をドライエッチングし、残存する第1マスク層3からなる第1配線パターン10Aおよび第2配線パターン10Bを形成した。その後、シリコン窒化膜3からなる第1配線パターン10Aおよび第2配線パターン10Bをマスクとして、配線層4をドライエッチングして、第1配線パターン10Aおよび第2配線パターン10Bを配線層4に転写し、第1配線パターン10Aおよび第2配線パターン10Bからなる配線パターン10を形成した。

このようにして得られた配線パターン10の第1配線パターン10Aのライン部L1〜L8におけるラインアンドスペースのピッチC1は50nmであり、第1ホトレジストパターン1のライン部L22、L33、L66、L77におけるラインアンドスペースのピッチC2の寸法の半分であった。
この後、図には示していないが、層間絶縁膜の形成工程、パッド表面を露出させるコンタクトホールを前記層間絶縁膜に形成する工程、前記コンタクトホールを導体で埋め込むコンタクトプラグ形成工程、前記コンタクトプラグを含む層間絶縁膜上に上層配線を形成する工程、などを経て多層配線構造を含む半導体装置を製造した。

本実施例によれば、メモリセル領域となる第1配線パターン形成領域に、解像限界以下の寸法である幅25nmのタングステンからなるライン部L1〜L8と各々のライン部に対応して接続されたタングステンからなるパッド部P1〜P8とを備える配線P11〜P18を形成できた。また、配線P11〜P18と同時に、周辺回路領域となる第2パターン形成領域に、解像限界以上の寸法を有し、タングステンからなる配線L10〜L14を形成できた。

1…第1ホトレジストパターン、1c…パッド部の縁部、1d…1eに対向するライン部の端部、1e…パッド部の一辺、1f…1eと1dとの間隔、1P…第1元パターン、2…第2マスク層(下層材料層)、2a…第2マスク溝、2P…第2元パターン、3…第1マスク層、4…配線層、5…サイドウォール層、6…第3マスク層、7…第2ホトレジストパターン、7c、7d…輪郭、8…絶縁膜、10…配線パターン、10A…第1配線パターン、10B…第2配線パターン、11…配線ユニット、11a…溝、12a…スペース、21、22、23、24…第1L型パターン、51…サイドウォール、61…埋設された第3マスク層、71、72、73、74…第3L型パターン、91…第1の側面、92…第2の側面、100…半導体基板、200、M11…第1パターン形成領域、300…第2パターン形成領域、400…データ処理システム、410…システムバス、420…データプロセッサ、430…ストレージデバイス、440…I/Oデバイス、450…ROM、460…DRAM、L10〜L14、P11〜P18…配線、L1〜L8、L22、L23、L33、L33a、L63、L66、L73、L77…ライン部、M12…一体化パターンの形成領域、P1〜P8、P22、P23、P33、P33a、P63、P66、P73、P77…パッド部、S1、S4、S5…ステップ、T11…トレンチ、W1、W2、W3…開口。

Claims (21)

  1. 解像限界未満の寸法を有する複数の配線を含む第1配線パターンの設けられた第1配線パターン形成領域と、解像限界以上の寸法を有する複数の配線からなる第2配線パターンの設けられた第2配線パターン形成領域とを有する配線パターン形成方法であって、
    第1リソグラフィ工程と、前記第1リソグラフィ工程の後に実施される第2リソグラフィ工程とを行うことにより、前記第1配線パターンを形成し、
    前記第2リソグラフィ工程を行うことにより、前記第1配線パターンと同時に前記第2配線パターンを形成することを特徴とする配線パターン形成方法。
  2. 前記第1配線パターンは、解像限界未満の寸法幅を有するライン部と、前記ライン部の一方の端部に配置される拡幅部とを備えるL型パターンであることを特徴とする請求項1に記載の配線パターン形成方法。
  3. 前記第1リソグラフィ工程が、
    前記第1配線パターン形成領域に第1ホトレジストパターンを形成する工程と、
    前記第1ホトレジストパターンをマスクとして下層材料層をエッチングし、前記下層材料層に第1元パターンを形成する第1エッチング工程と、
    前記第1元パターンの形成された前記下層材料層に加工処理を施し、解像限界未満の寸法を有する第2元パターンを形成する工程とを含み、
    前記第2リソグラフィ工程が、
    前記第2元パターンを形成した後、前記第1配線パターン形成領域の全体を覆い、所定の部分に開口を有する第2ホトレジストパターンを形成する工程と、
    前記第2ホトレジストパターンをマスクとして、表面の露出している前記下層材料層を除去する第2エッチング工程とを含むことを特徴とする請求項1又は2に記載の配線パターン形成方法。
  4. 前記第2エッチング工程において、前記第1配線パターンを形成すると同時に、前記第2配線パターンを形成することを特徴とする請求項3に記載の配線パターン形成方法。
  5. 前記第1元パターンは、ライン部と、前記ライン部の一方の端部の幅が片側のみ拡げられてなる拡幅部とを有する複数の第2L型パターンを有し、
    前記複数の第2L型パターンが前記ライン部の長さ方向に直交する方向に等しい間隔で繰り返し連続するように配置され、前記拡幅部が隣合う第2L型パターンのライン部の他方の端部よりもライン部の長さ方向の外側に配置され、隣合う第2L型パターンの各々の拡幅部が前記ライン部の長さ方向の異なる端部に配置されていることを特徴とする請求項3または請求項4に記載の配線パターン形成方法。
  6. 前記第1のリソグラフィ工程を行う前に、半導体基板上に配線層と第1マスク層と第2マスク層とを順次形成する工程を備え、
    前記下層材料層が前記第2マスク層であり、前記第1元パターンが前記第2マスク層に形成された第2マスク溝であることを特徴とする請求項3〜請求項5のいずれかに記載の配線パターン形成方法。
  7. 前記第2エッチング工程において、前記第2ホトレジストパターンをマスクとして前記第2マスク層をエッチングすることにより、前記第2マスク層のみからなる前記第2配線パターンが形成されることを特徴とする請求項6に記載の配線パターン形成方法。
  8. 前記第2元パターンを形成する工程は、
    前記第2マスク溝のライン部が埋まらない所定の膜厚で、前記第2マスク層とは異なる材質からなるサイドウォール層を全面に形成する工程と、
    前記サイドウォール層をエッチバックして前記第2マスク溝の側壁にサイドウォールを形成する工程と、
    前記サイドウォールを形成する工程の後、前記第2マスク溝が全て埋まる膜厚で、前記第2マスク層と同じ材質からなる第3マスク層を形成する工程と、
    前記サイドウォールの上部が露出するように、前記第3マスク層および前記第2マスク層をエッチバックする工程と、
    前記上部が露出した前記サイドウォールを選択的に除去して前記第3マスク層と前記第2マスク層で挟まれるトレンチを形成する工程と、
    を含むことを特徴とする請求項6または請求項7に記載の配線パターン形成方法。
  9. 前記第2エッチング工程を行うことにより、前記第3のマスク層または前記第2マスク層からなる各々独立した複数の配線を含む前記第1配線パターンに対応する形状を形成することを特徴とする請求項8に記載の配線パターン形成方法。
  10. 前記第2元パターンは、解像限界未満の寸法のライン部と、前記ライン部に接続する拡幅部とを有する前記第3マスク層からなる複数の第3L型パターンを有し、
    前記第2ホトレジストパターンの所定の部分に形成される開口は、各々隣接する任意の前記第3L型パターンにおいて、
    一方の前記第3L型パターンの拡幅部の反対側に位置するライン部端部を含む水平線と、
    前記ライン部端部を含む水平線に対向する他方の前記第3L型パターンの拡幅部の端部を含む水平線と、
    一方の前記第3L型パターンのライン部が拡幅する側の垂直方向ライン部端部を含む垂直線と、
    他方の前記第3L型パターンのライン部が拡幅する側の垂直方向ライン部に前記トレンチを介して対向する前記第2マスク層の縁部を含む垂直線とで囲まれた領域を露出させるものであることを特徴とする請求項8または請求項9に記載のパターン形成方法。
  11. 前記第2ホトレジストパターンは、前記第1配線パターン形成領域に対して、左辺、上辺、下辺の3辺が前記トレンチの幅分だけ内側に位置し、右辺のみ前記第1配線パターン形成領域の右辺と同じ位置である矩形領域を覆うものであることを特徴とする請求項8〜請求項10のいずれかに記載の配線パターン形成方法。
  12. 前記第1配線パターン形成領域がメモリセル領域であり、前記第2配線パターン形成領域が周辺回路領域であることを特徴とする請求項1〜請求項11のいずれかに記載の配線パターン形成方法。
  13. 前記第1配線パターンが、半導体装置のワード線またはビット線であることを特徴とする請求項1〜請求項12のいずれかに記載の配線パターン形成方法。
  14. 前記第1ホトレジストパターンが、ライン部と、前記ライン部の一方の端部の幅が片側のみ拡げられてなる拡幅部とを有する複数の第1L型パターンを有し、全ての前記第1L型パターンの拡幅部における前記ライン部の幅の広げられた側が同じ方向に揃えられ、前記ライン部における隣合う第1L型パターン間の距離が、前記第1配線パターンに含まれる配線のラインの幅であり、各第1L型パターンの拡幅部と、1つ離れて隣の第1L型パターンの拡幅部との間の距離が、前記第1配線パターンに含まれる配線のパッド部の幅とされているものであることを特徴とする請求項1〜請求項13のいずれかに記載の配線パターン形成方法。
  15. 請求項1〜請求項14のいずれかに記載の配線パターンの形成方法を用いることを特徴とする半導体装置の製造方法。
  16. 第1の側面と第2の側面で規定される解像限界未満の幅で第1の方向に延在するライン部と、前記ライン部の端部に配置されたパッド部とを各々備える4本の隣接する配線からなる配線ユニットを含み、
    前記4本の配線が、
    第1のライン部と、前記第1のライン部の一方の端部に配置され、前記第2の側面側に拡幅された第1のパッド部とを備える第1配線と、
    前記第1のライン部に隣接する第2のライン部と、前記第2のライン部の他方の端部に配置され、前記第1の側面側に拡幅された第2のパッド部とを備える第2配線と、
    前記第2のライン部に隣接する第3のライン部と、前記第3のライン部の他方の端部に配置され、前記第2の側面側に拡幅された第3のパッド部とを備える第3配線と、
    前記第3のライン部に隣接する第4のライン部と、前記第4のライン部の一方の端部に配置され、前記第1の側面側に拡幅された第4のパッド部とを備える第4配線とからなることを特徴とする半導体装置。
  17. 前記4本の配線のライン部の幅は全て等しく、前記4本の配線のパッド部の幅は全て等しいことを特徴とする請求項16に記載の半導体装置。
  18. 前記4本の配線の各パッド部の幅は、前記4本の配線の各ライン部の幅の3倍であり、前記4本の配線において前記隣接するパッド部間の距離は、前記4本の配線の各ライン部の幅と同じ幅であることを特徴とする請求項17に記載の半導体装置。
  19. 前記4本の配線の各パッド部の幅の範囲で前記第1の方向に延伸させた領域内には、そのパッド部に接続するライン部と、他のパッド部に接続するライン部の二本のライン部が含まれ、
    前記二本のライン部の各ライン部の幅は同じであり、
    前記二本のライン部間の距離は、前記二本のライン部の各ライン部の幅と同じ幅であることを特徴とする請求項16〜請求項18のいずれかに記載の半導体装置。
  20. 前記配線ユニットの前記第4配線に隣接して、第1の側面と第2の側面で規定される解像限界未満の幅で第1の方向に延在するライン部と前記ライン部の端部に配置されたパッド部とを各々備える2本の縁部配線が備えられ、
    前記2本の縁部配線が、前記第4のライン部に隣接する第5のライン部と、前記第5のライン部の一方の端部に配置され、前記第2の側面側に拡幅された第5のパッド部とを備える第5配線と、
    前記第5のライン部に隣接する第6のライン部と、前記第6のライン部の他方の端部に配置され、前記第1の側面側に拡幅された第6のパッド部とを備える第6配線とからなり、
    前記第5のパッド部の幅は、前記4本の配線の各ライン部の幅の4倍であることを特徴とする請求項17乃至19のいずれかに記載の半導体装置。
  21. 請求項16〜請求項20のいずれか一項に記載の半導体装置を含むデータ処理システム。
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