CN111833947B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种能够缩小芯片面积的半导体存储装置。实施方式的半导体存储装置包含存储器芯片及电路芯片。存储器芯片包含与第1及第2位线分别电连接的第1及第2接合金属。电路芯片与存储器芯片接合，且包含与第1及第2感测放大器分别电连接且与第1及第2接合金属分别对向的第3及第4接合金属BP。第1感测放大器包含第1工作区域AA(HV)与第2工作区域AA(LV)。在第1工作区域设置第1晶体管30。第2感测放大器包含第3工作区域AA(HV)与第4工作区域AA(LV)。在第3工作区域设置第2晶体管30。在俯视时，第3及第4接合金属分别与第1及第3工作区域重叠。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-78649号(申请日：2019年4月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有能够非易失地存储数据的NAND(Not and，与非)型闪速存储器。
发明内容
实施方式提供一种能够缩小芯片面积的半导体存储装置。
实施方式的半导体存储装置包含存储器芯片及电路芯片。存储器芯片包含第1及第2存储单元、分别与第1及第2存储单元的各自的一端电连接的第1及第2位线、以及分别与第1及第2位线电连接的第1及第2接合金属。电路芯片与存储器芯片接合，且包含衬底、设置在衬底的第1及第2感测放大器、以及分别与第1及第2感测放大器电连接且分别与第1及第2接合金属对向的第3及第4接合金属。第1及第2接合金属分别与第3及第4接合金属电连接。第1感测放大器包含第1工作区域、及与第1工作区域不同的第2工作区域。在第1工作区域，设置电连接于第3接合金属与第2工作区域之间的第1晶体管。第2感测放大器包含在第1方向上与第1工作区域相邻的第3工作区域、及在与第1方向交叉的第2方向上与第2工作区域相邻且与第3工作区域不同的第4工作区域，在第3工作区域，设置电连接于第4接合金属与第4工作区域之间的第2晶体管。在俯视时，第3及第4接合金属分别与第1及第3工作区域重叠。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。
图4是表示第1实施方式的半导体存储装置中的感测放大器单元的电路构成的一例的电路图。
图5是表示第1实施方式的半导体存储装置的构造的一例的立体图。
图6是表示第1实施方式的半导体存储装置的存储器区域中的平面布局的一例的俯视图。
图7是表示第1实施方式的半导体存储装置的存储器区域中的截面构造的一例的沿着图6的VII-VII线的剖视图。
图8是表示第1实施方式的半导体存储装置中的存储器柱的截面构造的一例的沿着图7的VIII-VIII线的剖视图。
图9是表示第1实施方式的半导体存储装置的感测放大器区域中的平面布局的一例的俯视图。
图10是表示第1实施方式的半导体存储装置中的感测放大器群的平面布局的一例的俯视图。
图11是表示第1实施方式的半导体存储装置的感测放大器区域中的截面构造的一例的剖视图。
图12是表示第1实施方式的半导体存储装置的感测放大器区域中的贴合焊垫、工作区域、及栅极线的平面布局的一例的俯视图。
图13是表示第1实施方式的半导体存储装置的感测放大器区域中的贴合焊垫以及配线层D0及D1的平面布局的一例的俯视图。
图14是表示第1实施方式的半导体存储装置的感测放大器区域中的贴合焊垫以及配线层D2及D3的平面布局的一例的俯视图。
图15是表示第1实施方式的半导体存储装置的感测放大器区域中的贴合焊垫、工作区域、及栅极线的平面布局的一例的俯视图。
图16是表示第1实施方式的半导体存储装置中的删除动作的一例的时序图。
图17是表示第2实施方式的半导体存储装置中的感测放大器单元的电路构成的一例的电路图。
图18是表示第2实施方式的半导体存储装置中的感测放大器群的平面布局的一例的俯视图。
图19是表示第2实施方式的半导体存储装置的感测放大器区域中的贴合焊垫的平面布局的一例的俯视图。
图20是表示第2实施方式的半导体存储装置中的删除动作的一例的时序图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示了用来使发明的技术思想具体化的装置或方法。附图是示意图或概念图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想并非由构成要素的形状、构造、配置等来特定。
此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的字符之后的数字是通过包含相同字符的参照符号来参照，且用来区分具有相同构成的要素彼此。在无需将由包含相同字符的参照符号表示的要素相互加以区分的情况下，这些要素分别通过仅包含字符的参照符号来参照。
[1]第1实施方式
以下，对第1实施方式的半导体存储装置1进行说明。
[1-1]半导体存储装置1的构成
[1-1-1]半导体存储装置1的整体构成
图1表示第1实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失地存储数据的NAND型闪速存储器，且由外部的存储器控制器2来控制。半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。
如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、以及感测放大器模块16。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失地存储数据的多个存储单元的集合，例如用作数据的删除单位。另外，在存储单元阵列10设置多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成将在下文叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd、及列地址CAd。例如，分别用区块地址BAd、页地址PAd、及列地址CAd来选择区块BLK、字线、及位线。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于保存在指令寄存器11中的指令CMD控制驱动器模块14、行解码器模块15、及感测放大器模块16等，执行读出动作、写入动作、删除动作等。
驱动器模块14产生读出动作、写入动作、删除动作等中所使用的电压。而且，驱动器模块14例如基于保存在地址寄存器12中的页地址PAd，对与所选择的字线对应的信号线施加产生的电压。
行解码器模块15基于保存在地址寄存器12中的区块地址BAd，选择对应的存储单元阵列10内的1个区块BLK。而且，行解码器模块15将例如施加至与所选择的字线对应的信号线的电压传送给所选择的区块BLK内被选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加所需的电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储在存储单元中的数据，并将判定结果作为读出数据DAT传送给存储器控制器2。
以上所说明的半导体存储装置1及存储器控制器2也可通过它们的组合而构成1个半导体装置。作为这种半导体装置，例如可列举像SD(Secure Digital，安全数字)TM卡一样的存储卡或SSD(solid state drive，固态驱动器)等。
[1-1-2]半导体存储装置1的电路构成
(关于存储单元阵列10的电路构成)
图2是将存储单元阵列10中所包含的多个区块BLK中1个区块BLK抽出而表示实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例。如图2所示，区块BLK例如包含4个串单元SU0～SU3。
各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷储存层，且非易失地保存数据。选择晶体管ST1及ST2分别用于在各种动作时选择串单元SU。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于被建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线SL。
在相同的区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串单元SU0～SU3内的各选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接于选择栅极线SGS。
在以上所说明的存储单元阵列10的电路构成中，位线BL由在各串单元SU中分配有相同列地址的NAND串NS共有。源极线SL例如在多个区块BLK间共有。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为组单元CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的组单元CU的存储容量定义为“1页数据”。组单元CU根据存储单元晶体管MT所存储的数据的比特数，可具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10并不限定于以上所说明的电路构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可分别设计为任意个数。各区块BLK所包含的串单元SU的个数可设计为任意个数。
(关于感测放大器模块16的电路构成)
图3表示了第1实施方式的半导体存储装置1所具备的感测放大器模块16的电路构成的一例。如图3所示，感测放大器模块16例如包含感测放大器单元SAU0～SAUm。感测放大器单元SAU0～SAUm分别与位线BL0～BLm分别建立关联。各感测放大器单元SAU例如包含位线连接部BLHU、感测放大器部SA、总线LBUS、以及锁存电路SDL、ADL、BDL及XDL。
位线连接部BLHU连接于被建立关联的位线BL与感测放大器部SA之间。感测放大器部SA例如在读出动作中，基于被建立关联的位线BL的电压，判定读出数据为“0”还是为“1”。换句话说，感测放大器部SA感测读出至被建立关联的位线BL的数据，判定所选择的存储单元所存储的数据。锁存电路SDL、ADL、BDL及XDL分别暂时保存读出数据或写入数据等。
感测放大器部SA以及锁存电路SDL、ADL、BDL及XDL分别连接于总线LBUS，且能够经由总线LBUS相互收发数据。锁存电路XDL连接于未图示的输入输出电路，用于感测放大器单元SAU与输入输出电路之间的数据的输入输出。另外，锁存电路XDL例如也可用作半导体存储装置1的高速缓冲存储器。例如，半导体存储装置1即便在锁存电路SDL、ADL及BDL为使用过程中，也在锁存电路XDL为空的情况下能够成为就绪状态。
图4表示了第1实施方式的半导体存储装置1中的感测放大器单元SAU的电路构成的一例。如图4所示，例如，感测放大器部SA包含晶体管20～27以及电容器28，位线连接部BLHU包含晶体管30及31。
晶体管20为P型MOS(metal oxide semiconductor，金属氧化物半导体)晶体管。晶体管21～27分别为N型MOS晶体管。晶体管30及31分别是耐压比各个晶体管20～27高的N型MOS晶体管。以下，也将晶体管20～27称为低耐压晶体管，将晶体管30及31称为高耐压晶体管。
晶体管20的源极连接于电源线。晶体管20的漏极连接于节点ND1。晶体管20的栅极例如连接于锁存电路SDL内的节点INV。晶体管21的漏极连接于节点ND1。晶体管21的源极连接于节点ND2。对晶体管21的栅极输入控制信号BLX。晶体管22的漏极连接于节点ND1。晶体管22的源极连接于节点SEN。对晶体管22的栅极输入控制信号HLL。
晶体管23的漏极连接于节点SEN。晶体管23的源极连接于节点ND2。对晶体管23的栅极输入控制信号XXL。晶体管24的漏极连接于节点ND2。对晶体管24的栅极输入控制信号BLC。晶体管25的漏极连接于节点ND2。晶体管25的源极连接于节点SRC。晶体管25的栅极例如连接于锁存电路SDL内的节点INV。
晶体管26的源极接地。晶体管26的栅极连接于节点SEN。晶体管27的漏极连接于总线LBUS。晶体管27的源极连接于晶体管26的漏极。对晶体管27的栅极输入控制信号STB。电容器28的一个电极连接于节点SEN。对电容器28的另一个电极输入时钟CLK。
晶体管30的漏极连接于晶体管24的源极。晶体管30的源极连接于位线BL。对晶体管30的栅极输入控制信号BLS。晶体管31的漏极连接于节点BLBIAS。晶体管31的源极连接于位线BL。对晶体管31的栅极输入控制信号BIAS。
在以上所说明的感测放大器单元SAU的电路构成中，对连接于晶体管20的源极的电源线例如施加电源电压VDD。对节点SRC例如施加接地电压VSS。控制信号BLX、HLL、XXL、BLC、STB、BLS及BIAS、以及时钟CLK例如分别由定序器13产生。感测放大器部SA例如基于控制信号STB确立的时序，判定读出至位线BL的数据。
此外，第1实施方式的半导体存储装置1所具备的感测放大器模块16并不限定于以上所说明的电路构成。例如，各感测放大器单元SAU所具备的锁存电路的个数可基于1个组单元CU存储的页数适当变更。感测放大器部SA也可以是其它电路构成，只要能够判定读出至位线BL的数据即可。
[1-1-3]半导体存储装置1的构造
以下，对第1实施方式的半导体存储装置1的构造的一例进行说明。此外，在以下参照的附图中，X方向与字线WL的延伸方向对应，Y方向与位线BL的延伸方向对应，Z方向与相对于形成半导体存储装置1的半导体衬底的表面的铅直方向对应。在俯视图中，为了容易观察图而适当附加了影线。附加在俯视图中的影线未必与附加了影线的构成要素的原材料或特性关联。在本说明书参照的附图中，为了容易观察图而适当省略了配线、触点等构成要素。
(关于半导体存储装置1的整体构造)
图5表示了第1实施方式的半导体存储装置1的整体构造的一例。如图5所示，半导体存储装置1包含存储器芯片MC及CMOS(complementary metal oxide semiconductor，互补金氧半导体)芯片CC，且具有存储器芯片MC的下表面与CMOS芯片CC的上表面贴合的构造。存储器芯片MC包含与存储单元阵列10对应的构造。CMOS芯片CC例如包含与定序器13、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、及感测放大器模块16对应的构造。
存储器芯片MC的区域例如分为存储器区域MR、引出区域HR1及HR2、以及焊垫区域PR1。在存储器区域MR设置NAND串NS。存储器区域MR例如在X方向上由引出区域HR1及HR2夹持。焊垫区域PR1例如在Y方向上与存储器区域MR以及引出区域HR1及HR2相邻。
CMOS芯片CC的区域例如分为感测放大器区域SR、周边电路区域PERI、传送区域XR1及XR2、以及焊垫区域PR2。在感测放大器区域SR设置感测放大器模块16。在周边电路区域PERI例如设置定序器13等。在传送区域XR1及XR2例如设置行解码器模块15。感测放大器区域SR及周边电路区域PERI分别在X方向上相邻。例如，感测放大器区域SR及周边电路区域PERI的组与存储器芯片MC内的存储器区域MR重叠配置，在X方向上由传送区域XR1及XR2夹持。传送区域XR1及XR2分别与存储器芯片MC内的引出区域HR1及HR2重叠。在焊垫区域PR2例如设置半导体存储装置1的输入输出电路。焊垫区域PR2与存储器芯片MC内的焊垫区域PR1重叠。
存储器芯片MC在存储器区域MR、引出区域HR1及HR2、以及焊垫区域PR1的各下部，具有多个贴合焊垫BP。CMOS芯片CC在感测放大器区域SR、周边电路区域PERI、传送区域XR1及XR2、以及焊垫区域PR2的各上部，具有多个贴合焊垫BP。
存储器区域MR内的贴合焊垫BP与位线BL电连接，且与感测放大器区域SR内的贴合焊垫BP重叠配置。引出区域HR1内的贴合焊垫BP与字线WL电连接，且与传送区域XR1内的贴合焊垫BP重叠配置。引出区域HR2内的贴合焊垫BP与字线WL电连接，且与传送区域XR2内的贴合焊垫BP重叠配置。焊垫区域PR1内的贴合焊垫BP与焊垫区域PR2内的贴合焊垫BP重叠配置。在各区域中，在存储器芯片MC及CMOS芯片CC间对向的贴合焊垫BP彼此贴合，且电连接。
此外，第1实施方式的半导体存储装置1的整体构造并不限定于以上所说明的构造。例如，与存储器区域MR相邻的引出区域HR只要设置至少1个即可。半导体存储装置1也可具有多个存储器区域MR及引出区域HR的组。在该情况下，感测放大器区域SR、传送区域XR、及周边电路区域PERI的组与存储器区域MR及引出区域HR的配置对应地适当设置。
(关于半导体存储装置1的存储器区域MR中的构造)
图6表示了第1实施方式的半导体存储装置1的存储器区域MR中的平面布局的一例。如图6所示，在存储器区域MA中，半导体存储装置1包含多个狭缝SLT、多个存储器柱MP、多个触点CV、及多条位线BL。
多个狭缝SLT分别沿着X方向延伸而设置，在X方向上横穿存储器区域MR。另外，多个狭缝SLT排列在Y方向。狭缝SLT例如具有在内部埋入着绝缘部件的构造，设置在相同的配线层且经由该狭缝SLT而将相邻的导电体层间分断。具体来说，狭缝SLT例如将与字线WL0～WL7、以及选择栅极线SGD及SGS分别对应的多个配线层分断。
存储器柱MP例如分别作为1个NAND串NS发挥功能。多个存储器柱MP例如在相邻的2个狭缝SLT间的区域中，配置为4行的锯齿状。并不限定于此，相邻的2个狭缝SLT间的存储器柱MP的个数及配置可适当变更。配置在相邻的狭缝SLT间的存储器柱MP的组例如与1个串单元SU对应。
多条位线BL分别在Y方向延伸，且在X方向排列。各位线BL以针对每个串单元SU与至少1个存储器柱MP重叠的方式配置。在本例中，在各存储器柱MP，2条位线BL重叠配置。在与存储器柱MP重叠的多条位线BL中的1条位线BL与该存储器柱MP之间，设置触点CV。各存储器柱MP经由触点CV而与对应的位线BL电连接。
图7是沿着图6的VII-VII线的剖视图，表示了第1实施方式的半导体存储装置1的存储器区域MA中的截面构造的一例。图7所示的半导体存储装置1以上下反转的状态表示，贴合焊垫BP位于图7的上侧。如图7所示，在存储器区域MR中，半导体存储装置1例如进而包含绝缘体层40、导电体层41～47、以及触点V0及V1。
绝缘体层40为在图示的区域中设置在最上层的绝缘体层。在绝缘体层40下设置导电体层41。导电体层41例如形成为沿着XY平面扩展的板状，且用作源极线SL。导电体层41例如包含硅(Si)。
在导电体层41的下方，介隔绝缘体层设置导电体层42。导电体层42例如形成为沿着XY平面扩展的板状，且用作选择栅极线SGS。导电体层42例如包含钨(W)。
在导电体层42的下方，交替地积层导电体层43与绝缘体层。导电体层43例如形成为沿着XY平面扩展的板状。所积层的多个导电体层43从绝缘体层40侧起分别用作字线WL0～WL7。导电体层43例如包含钨(W)。
在最下层的导电体层43的下方，介隔绝缘体层设置导电体层44。导电体层44例如形成为沿着XY平面扩展的板状，且用作选择栅极线SGD。导电体层44例如包含钨(W)。
在导电体层44的下方，介隔绝缘体层设置导电体层45。导电体层45例如形成为在Y方向延伸的线状，且用作位线BL。也就是说，在未图示的区域中，多个导电体层45沿着X方向排列。导电体层45例如包含铜(Cu)。以下，将设置着导电体层45(位线BL)的配线层称为配线层M0。
在导电体层45的下方，介隔绝缘体层设置导电体层46。导电体层46例如用作将贴合焊垫BP及位线BL间的连接中继的配线。例如，导电体层46与导电体层45(位线BL)之间由触点V0连接。导电体层46例如包含铜(Cu)。以下，将设置着导电体层46的配线层称为配线层M1。
在导电体层46的下方，介隔绝缘体层设置导电体层47。导电体层47用作贴合焊垫BP，且配置在存储器区域MR的最下部。例如，导电体层47(贴合焊垫BP)与导电体层46之间由触点V1连接。导电体层47例如包含铜(Cu)。以下，将设置着导电体层47的配线层称为配线层M2。
狭缝SLT例如形成为沿着XZ平面扩展的板状，且将导电体层42～44分断。狭缝SLT的上端例如接触于导电体层41。狭缝SLT的下端例如包含在导电体层44及45间的层。
存储器柱MP分别沿着Z方向延伸而设置，且贯通导电体层42～44。存储器柱MP的上部与导电体层41相接。另外，存储器柱MP例如分别包含半导体层50、隧道绝缘膜51、绝缘膜52、及阻挡绝缘膜53。
半导体层50沿着Z方向延伸而设置。例如，半导体层50的上端接触于导电体层41，半导体层50的下端包含在导电体层44及45间的层。隧道绝缘膜51覆盖半导体层50的侧面。绝缘膜52覆盖隧道绝缘膜51的侧面。阻挡绝缘膜53覆盖绝缘膜52的侧面。隧道绝缘膜51及阻挡绝缘膜53例如分别包含氧化硅(SiO2)。绝缘膜52例如包含氮化硅(SiN)。
在存储器柱MP内的半导体层50下，设置柱状的触点CV。在图示的区域，显示了与2根存储器柱MP中1根存储器柱MP对应的触点CV。在该区域中在未连接触点CV的存储器柱MP，在未图示的区域中连接触点CV。
在触点CV的下表面，接触有1个导电体层45，也就是1条位线BL。在1个导电体层45，在由狭缝SLT分隔的各空间中，连接1根触点CV。也就是说，在各导电体层45，电连接相邻的2根狭缝SLT间的1根存储器柱MP。
图8是沿着图7的VIII-VIII线的剖视图，表示了第1实施方式的半导体存储装置1中的存储器柱MP的截面构造的一例。如图8所示，在包含导电体层43的层中，半导体层50例如设置在存储器柱MP的中央部。隧道绝缘膜51包围半导体层50的侧面。绝缘膜52包围隧道绝缘膜51的侧面。阻挡绝缘膜53包围绝缘膜52的侧面。导电体层43包围阻挡绝缘膜53的侧面。此外，各存储器柱MP在半导体层50的内侧还包含绝缘体层，该绝缘体层也可位于存储器柱MP的中央部。
在以上所说明的存储器柱MP的构造中，存储器柱MP与导电体层42交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层43交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层44交叉的部分作为选择晶体管ST1发挥功能。也就是说，半导体层50作为存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2的各通道发挥功能。绝缘膜52作为存储单元晶体管MT的电荷储存层发挥功能。
(关于半导体存储装置1的感测放大器区域SR中的构造)
图9表示了第1实施方式的半导体存储装置1的感测放大器区域SR中的平面布局的一例。如图9所示，在感测放大器区域SR，例如配置多个感测放大器群SAG1～SAGk(k为偶数)。例如，奇数编号的感测放大器群SAG与偶数编号的感测放大器群SAG分别在X方向排列。而且，偶数编号的感测放大器群SAG在Y方向上与奇数编号的感测放大器群SAG相邻。具体来说，例如感测放大器群SAG1及SAG3分别在Y方向上与感测放大器群SAG2及SAG4相邻。
各感测放大器群SAG包含多个位线连接部BLHU及感测放大器部SA的组。在本例中，各感测放大器群SAG包含2个位线连接部BLHU及感测放大器部SA的组。具体来说，感测放大器群SAG1包含位线连接部BLHU＜0＞及＜1＞与感测放大器部SA＜0＞及＜1＞。感测放大器群SAG2包含位线连接部BLHU＜2＞及＜3＞与感测放大器部SA＜2＞及＜3＞。感测放大器群SAG3包含位线连接部BLHU＜4＞及＜5＞与感测放大器部SA＜4＞及＜5＞。感测放大器群SAG4包含位线连接部BLHU＜6＞及＜7＞与感测放大器部SA＜6＞及＜7＞。位线连接部BLHU＜i＞及感测放大器部SA＜i＞(i为0以上的整数)的组与感测放大器单元SAUi对应。
此处，着眼于感测放大器群SAG1，对奇数编号的感测放大器群SAG的布局的一例简洁地进行说明。位线连接部BLHU＜0＞与位线连接部BLHU＜1＞在Y方向上相邻。感测放大器部SA＜0＞与感测放大器部SA＜1＞在X方向上相邻。位线连接部BLHU＜0＞及＜1＞的组与感测放大器部SA＜0＞及＜1＞的组在Y方向上相邻。偶数编号的感测放大器群SAG例如具有使奇数编号的感测放大器群SAG的布局以X方向为对称轴反转而成的布局。
图10表示了第1实施方式的半导体存储装置1中的感测放大器群SAG的详细的平面布局的一例。如图10所示，感测放大器群SAG例如包含多个工作区域AA、多条栅极线GC1～CG6、及节点N1～N11。
工作区域AA为用于晶体管的形成的杂质扩散区域，设置在与CMOS芯片CC对应的半导体衬底。相邻的工作区域AA间例如由STI(Shallow Trench Isolation，浅沟槽隔离)分离。多个工作区域AA包含形成高耐压晶体管的工作区域AA(HV)、与形成低耐压晶体管的工作区域AA(LV)。
工作区域AA(HV)在Y方向延伸而设置，且分别横穿与位线连接部BLHU＜0＞及＜1＞对应的区域。在工作区域AA(HV)，例如沿着Y方向配置节点N1～N5。2个工作区域AA(LV)分别在Y方向延伸而设置，且在X方向相邻。2个工作区域AA(LV)分别与感测放大器部SA＜0＞及＜1＞对应。在与感测放大器部SA＜0＞对应的工作区域AA(LV)，例如沿着Y方向配置节点N6～N8。在与感测放大器部SA＜1＞对应的工作区域AA(LV)，例如沿着Y方向配置节点N9～N11。
多条栅极线GC分别在X方向延伸而设置，且排列在Y方向。另外，多条栅极线GC分别例如由在X方向排列的多个感测放大器群SAG共有。栅极线GC1～GC4与工作区域AA(HV)交叉。栅极线GC5及GC6与工作区域AA(LV)交叉。具体来说，栅极线GC1设置在节点N1及N2间。栅极线GC2设置在节点N2及N3间。栅极线GC3设置在节点N3及N4间。栅极线GC4设置在节点N4及N5间。栅极线GC5在节点N6及N7间与节点N9及N10间连续地设置。栅极线GC6在节点N7及N8间与节点N10及N11间连续地设置。
对栅极线GC1及GC4分别输入控制信号BLS。对栅极线GC2及GC3分别输入控制信号BIAS。对栅极线GC5输入控制信号BLC。对栅极线GC6输入控制信号BLX。也就是说，节点N1及N2间与位线连接部BLHU＜0＞的晶体管30对应。节点N2及N3间与位线连接部BLHU＜0＞的晶体管31对应。节点N3及N4间与位线连接部BLHU＜1＞的晶体管31对应。节点N4及N5间与位线连接部BLHU＜1＞的晶体管30对应。节点N6及N7间与感测放大器部SA＜0＞的晶体管24对应。节点N7及N8间与感测放大器部SA＜0＞的晶体管21对应。节点N9及N10间与感测放大器部SA＜1＞的晶体管24对应。节点N10及N11间与感测放大器部SA＜1＞的晶体管21对应。
如以上所述，在与位线连接部BLHU＜0＞及BLHU＜1＞分别对应的2个晶体管30之间，也就是说在节点N2与节点N4之间，例如串联连接着与位线连接部BLHU＜0＞及BLHU＜1＞分别对应的2个晶体管31。而且，与位线连接部BLHU＜0＞及BLHU＜1＞分别对应的2个晶体管31共有节点N3。
另外，在以上所说明的感测放大器群SAG中，例如工作区域AA(HV)的X方向上的宽度大于工作区域AA(LV)的X方向上的宽度。例如高耐压晶体管对应的栅极线GC的Y方向上的宽度大于低耐压晶体管对应的栅极线GC的Y方向上的宽度。与感测放大器部SA对应的工作区域AA(LV)延伸至未图示的区域，也可在该区域设置感测放大器部SA内的晶体管21及24以外的晶体管。节点N1与节点N6(也就是说，感测放大器部SA＜0＞的晶体管24)电连接。节点N2和与感测放大器单元SAU0建立关联的位线BL电连接。节点N3由位线连接部BLHU＜0＞及＜1＞的各晶体管31共有，且与节点BLBIAS电连接。节点N4和与感测放大器单元SAU1建立关联的位线BL电连接。节点N5与节点N9(也就是说，感测放大器部SA＜1＞的晶体管24)电连接。
图11表示了第1实施方式的半导体存储装置1的感测放大器区域SR中的截面构造的一例。此外，图11表示包含晶体管30及31以及贴合焊垫BP的区域，且也一并表示配置在感测放大器区域SR上的存储器区域MR。如图11所示，在感测放大器区域SR中，半导体存储装置1例如包含P型阱区域60、导电体层61～66、以及柱状的触点CS及C0～C4。
P型阱区域60包含P型杂质，且与设置高耐压晶体管的工作区域AA对应。另外，P型阱区域60例如包含排列在Y方向的N型区域NP1～NP3。N型区域NP1～NP3分别为N型杂质扩散的区域，且设置在P型阱区域60的表面附近。
在P型阱区域60的N型区域NP1及NP2间的上方，介隔栅极绝缘膜设置导电体层61。相同地，自啊P型阱区域60的N型区域NP2及NP3间的上方，介隔栅极绝缘膜设置导电体层61。导电体层61用作栅极线GC。也就是说，N型区域NP1及NP2间的导电体层61与位线连接部BLHU内的晶体管30对应，N型区域NP2及NP3间的导电体层61与位线连接部BLHU内的晶体管31对应。
在各N型区域NP1～NP3上，分别设置触点CS。在多个导电体层61的各个上，分别设置触点C0。例如，触点CS的上表面与触点C0的上表面对齐。而且，在各触点CS及C0上，分别设置1个导电体层62。在导电体层62上，设置触点C1。在触点C1上，设置导电体层63。在导电体层63上，设置触点C2。在触点C2上，设置导电体层64。在导电体层64上，设置触点C3。在触点C3上，设置导电体层65。在导电体层65上，设置触点C4。在触点C4上，设置导电体层66。导电体层66例如包含铜(Cu)。以下，将分别设置着导电体层62、63、64、65及66的多个配线层分别称为配线层D0、D1、D2、D3及D4。
导电体层66用作贴合焊垫BP，且配置感测放大器区域SR的最上部。而且，导电体层66与对向的导电体层47电连接。换句话说，感测放大器区域SR内的导电体层66(贴合焊垫BP)与对向的存储器区域MR内的导电体层47贴合。另外，在第1实施方式中，导电体层66例如配置在晶体管30的上方。
以下，对感测放大器区域SR中的贴合焊垫BP的详细的平面布局的一例进行说明。图12表示了第1实施方式的半导体存储装置1的感测放大器区域SR中的贴合焊垫BP、工作区域AA、及栅极线GC的平面布局的一例。具体来说，图12表示了与图10对应的感测放大器群SAG1及与感测放大器群SAG1相邻的感测放大器群SAG3。
如图12所示，多个贴合焊垫BP与位线连接部BLHU＜0＞、BLHU＜1＞、BLHU＜4＞及BLHU＜5＞分别对应地配置。另外，在各贴合焊垫BP的周围，适当设计由单点链线所示的范围，相邻的贴合焊垫BP以相互的范围部分不重叠的方式配置。贴合焊垫BP的范围部分例如在2个贴合焊垫BP在X方向或Y方向上相邻的情况下，以能够形成这2个贴合焊垫的方式设定。具体来说，贴合焊垫BP的X方向上的范围部分的宽度例如设定为X方向上的贴合焊垫BP的宽度的2倍。相同地，贴合焊垫BP的Y方向上的范围部分的宽度例如设定为Y方向上的贴合焊垫BP的宽度的2倍。
与位线连接部BLHU＜0＞对应的贴合焊垫BP例如与栅极线GC1重叠配置。与位线连接部BLHU＜1＞对应的贴合焊垫BP例如与栅极线GC4重叠配置。与位线连接部BLHU＜4＞对应的贴合焊垫BP例如与栅极线GC2重叠配置。与位线连接部BLHU＜5＞对应的贴合焊垫BP例如与栅极线GC3重叠配置。
换句话说，与位线连接部BLHU＜0＞对应的贴合焊垫BP在位线连接部BLHU＜0＞内与输入控制信号BLS的晶体管30重叠配置。与位线连接部BLHU＜1＞对应的贴合焊垫BP在位线连接部BLHU＜1＞内与输入控制信号BLS的晶体管30重叠配置。与位线连接部BLHU＜4＞对应的贴合焊垫BP在位线连接部BLHU＜4＞内与输入控制信号BIAS的晶体管31重叠配置。与位线连接部BLHU＜5＞对应的贴合焊垫BP在位线连接部BLHU＜5＞内与输入控制信号BIAS的晶体管31重叠配置。由此，各贴合焊垫BP配置在位线连接部BLHU的区域内。
以上所说明的贴合焊垫BP的配置只不过为一例，并不限定于此。各贴合焊垫BP只要确保与相邻的贴合焊垫BP之间的范围且和与被建立关联的位线连接部BLHU对应的区域重叠即可。例如，与位线连接部BLHU＜0＞对应的贴合焊垫BP只要至少和与位线连接部BLHU＜0＞对应的工作区域AA(HV)重叠即可。更具体来说，与位线连接部BLHU＜0＞对应的贴合焊垫BP例如只要与栅极线GC1及/或GC2，也就是说位线连接部BLHU＜0＞内的晶体管30及31的至少一者重叠即可。关于其它贴合焊垫BP也相同。
另外，在第1实施方式的半导体存储装置1中，贴合焊垫BP也可设置在感测放大器部SA的区域。设置在感测放大器部SA的区域的贴合焊垫BP用作虚设的贴合焊垫BP。虚设的贴合焊垫BP例如不连接于CMOS芯片CC内的电路，例如在存储器芯片MC内与对向的虚设的贴合焊垫BP贴合。
图13表示了第1实施方式的半导体存储装置1的感测放大器区域SR中的贴合焊垫BP、以及配线层D0及D1的平面布局的一例。图13所示的区域为与图12重叠的区域，图示的配线层D0及D1分别与导电体层62及63的配置对应。
如图13所示，在配线层D0，例如包含分别在Y方向延伸的多个导电体层62。在配线层D1，例如包含分别在Y方向延伸的多个导电体层63与焊垫状的导电体层63。
例如，在位线连接部BLHU及感测放大器部SA的各区域，重叠着至少1根配线层D0内的导电体层62。相同地，在位线连接部BLHU及感测放大器部SA的各区域，重叠着至少1根配线层D1内的导电体层63。焊垫状的导电体层63例如配置在相邻的感测放大器群SAG间。
在图示的区域中，配线层D0内的配线用作在感测放大器模块16等的电路使用的配线。配线层D1内的配线用作用来将数据总线、屏蔽层、或上下的配线层连接的焊垫。此外，图13表示了在配线层D0内在Y方向延伸的导电体层62与在配线层D1内在Y方向延伸的导电体层63不重叠的情况，该导电体层62及63也可根据配线层D0及D1间的连接而重叠。
图14表示了第1实施方式的半导体存储装置1的感测放大器区域SR中的贴合焊垫BP、以及配线层D2及D3的平面布局的一例。图14所示的区域为与图12重叠的区域，图示的配线层D2及D3分别与导电体层64及65的配置对应。
如图14所示，在配线层D2，包含分别在X方向延伸的多个导电体层64及分别在Y方向延伸的多个导电体层64。在配线层D3，包含分别在X方向延伸的多个导电体层65及分别在Y方向延伸的多个导电体层65。
在位线连接部BLHU的区域中，例如在配线层D2内在Y方向延伸的导电体层64与在配线层D3内在X方向延伸的导电体层65重叠。在感测放大器部SA的区域中，例如在配线层D2内在X方向延伸的导电体层64与在配线层D3内在Y方向延伸的导电体层65重叠。换句话说，在位线连接部BLHU的区域中，例如在配线层D2中形成纵向的配线(导电体层64)，在配线层D3中形成横向的配线(导电体层65)。在感测放大器部SA的区域中，例如在配线层D2中形成纵向的配线(导电体层64)，在配线层D3中形成横向的配线(导电体层65)。
另外，例如与位线连接部BLHU的区域重叠且在配线层D2内在Y方向延伸的导电体层64的端部、及与感测放大器部SA的区域重叠且在配线层D3内在Y方向延伸的导电体层65的端部重叠。该导电体层64的端部与导电体层65的端部之间例如由触点C3连接。与位线连接部BLHU的区域重叠的配线层D3内的导电体层65例如配置在相邻的贴合焊垫BP间。
在图示的区域中，配线层D2内的横向的配线用作输入至感测放大器部SA内的晶体管的控制信号的配线或电源线。配线层D3内的纵向的配线用作输入至位线连接部BLHU内的晶体管的控制信号的配线。通过感测放大器部SA的区域的配线层D3内的纵向的配线例如由通过位线连接部BLHU的区域的配线层D2内的纵向的配线绕过。此外，在图14中，省略了设置在配线层D4内的贴合焊垫BP下的配线层D3内的导电体层65。在第1实施方式的半导体存储装置1中，在配线层D3适当配置与贴合焊垫BP连接的配线(导电体层65)。
在以上所说明的第1实施方式的半导体存储装置1中，如图15所示也可配置贴合焊垫BP。图15为第1实施方式的半导体存储装置1的感测放大器区域SR中的贴合焊垫BP、工作区域AA、及栅极线GC的平面布局的一例，表示了比图12更广范围的区域。此外，在图15中，从贴合焊垫BP引出的箭头表示了连接工作区域AA(HV)的位置。感测放大器群SAGo与在X方向排列的多个感测放大器群SAG中第奇数个感测放大器群SAG对应，感测放大器群SAGe与在X方向排列的多个感测放大器群SAG中第偶数个感测放大器群SAG对应。
如图15所示，在第1实施方式的半导体存储装置中，相邻的感测放大器群SAG中分别包含的贴合焊垫BP的X方向上的间隔比贴合焊垫BP的范围部分的X方向上的宽度更窄。
具体来说，在X方向排列的工作区域AA(HV)的间距PX例如设计为贴合焊垫BP的间距PB的约1/2倍。而且，与相同的感测放大器群SAG对应且输入控制信号BLS的栅极线GC1及GC4的Y方向上的间距PY设计为在X方向或Y方向相邻的贴合焊垫BP的间距PB的约3倍。换句话说，工作区域AA(HV)的Y方向上的宽度设计为至少贴合焊垫BP的间距PB的宽度的4倍以上。
例如，与1个感测放大器群SAGo对应的2个贴合焊垫BP配置在对应的工作区域AA(HV)上且Y方向的两端部分。与1个感测放大器群SAGe对应的2个贴合焊垫BP由对应的工作区域AA(HV)上且与感测放大器群SAGo对应的2个贴合焊垫BP夹持配置。此外，相邻的感测放大器群SAGo及SAGe内的4个贴合焊垫BP的X方向的偏移可任意地设计。
在以上所说明的感测放大器群SAG的布局中，相邻的2个感测放大器群SAGo的各贴合焊垫BP在X方向相邻配置，相邻的2个感测放大器群SAGe的各贴合焊垫BP在X方向相邻配置。结果，能够将相邻的感测放大器群SAGo及SAGe内的4个贴合焊垫BP排列在Y方向，能够将贴合焊垫BP更密地配置。
[1-2]半导体存储装置1的删除动作
以下，对第1实施方式的半导体存储装置1的删除动作进行说明。此外，以下，关于施加至各种配线的电压仅适当利用参照符号来记载。将删除动作的对象的区块BLK称为选择区块BLK，将作为删除动作的对象外的区块BLK称为非选择区块BLK。施加至各种配线及节点的电压例如由驱动器模块14产生，且经由行解码器模块15等而施加。
图16是表示第1实施方式的半导体存储装置1中的删除动作的一例的时序图。图16表示了删除动作中的节点BLBIAS、控制信号BIAS、位线BL、选择栅极线SGD、字线WL、选择栅极线SGS、及源极线SL的各电压的一例。
如图16所示，删除动作前的节点BLBIAS、控制信号BIAS、位线BL、选择栅极线SGD、字线WL、选择栅极线SGS、及源极线SL的各电压例如为接地电压VSS。当定序器13开始删除动作时，使晶体管30为断开状态而遮断位线BL及感测放大器部SA间的电流路径，使各选择栅极线SGS及SGD及与非选择区块BLK对应的字线WL为浮动状态。
然后，定序器13使节点BLBIAS及源极线SL的各电压上升至删除电压VERA，使控制信号BIAS的电压上升至VERAH，使选择区块BLK中的字线WL的电压维持为VISO。VERA高于VSS，且为删除动作中所使用的高电压。VERAH为高于VERA的电压。VISO为低于VERA的电压，例如为与VSS相同的电压。
对栅极及漏极分别施加VERAH及VERA的晶体管31成为导通状态，节点BLBIAS的电压传送至位线BL。于是，位线BL的电压上升至VERA，在存储器柱MP的下部形成高电场区域。相同地，通过源极线SL的电压上升至VERA，在存储器柱MP的上部形成高电场区域。由此，在选择晶体管ST1及ST2的各附近，产生由GIDL(Gate-Induced-Drain-Leakage，栅极导致漏极产生漏电流)所致的电洞，对存储器柱MP内的通道注入电洞。
另外，随着位线BL及源极线SL的电压上升至ERA，而存储器柱MP内的通道(半导体层50)的电压上升。于是，相应于通道的电压上升，选择栅极线SGD及SGS和与非选择区块BLK对应的字线WL的各电压上升。例如，选择栅极线SGD及SGS的各电压上升至SGERA，与非选择区块BLK对应的字线WL的电压上升至WLERA。此外，SGERA及WLERA也可不同。
另一方面，由于与选择区块BLK对应的字线WL维持为电压VISO，所以在存储单元晶体管MT的控制栅极-通道间产生电压差。换句话说，在较高的通道电压与较低的字线WL电压之间形成电压的梯度。于是，通道内的电洞注入至电荷储存层(绝缘膜52)，产生基于写入的数据保存在电荷储存层中的电子与所注入的电洞的再结合。
结果，存储单元晶体管MT的阈值电压降低，存储在存储单元晶体管MT中的数据被删除。然后，定序器13使各种配线的电压返回至删除动作的开始前的状态。如以上所述，第1实施方式的半导体存储装置1能够删除存储在存储单元晶体管MT中的数据。
[1-3]第1实施方式的效果
根据以上所说明的第1实施方式的半导体存储装置1，能够缩小芯片面积，能够抑制半导体存储装置1的制造成本。以下，对实施方式的半导体存储装置1的详细的效果进行说明。
半导体存储装置大致分为存储单元阵列与其它周边电路。优选为，为了降低半导体存储装置的比特成本，而扩大半导体存储装置的芯片面积中与存储单元阵列对应的区域所占的比率(单元占有率)。
相对于此，第1实施方式的半导体存储装置1具备包含存储单元阵列10的存储器芯片MC、及包含其它周边电路的CMOS芯片CC。存储器芯片MC与CMOS芯片CC分别形成在不同的晶圆。而且，与半导体存储装置1对应的1个半导体芯片通过存储器芯片MC与CMOS芯片CC相互贴合来形成。具体来说，在半导体存储装置1中，通过在存储器芯片MC及CMOS芯片CC间将对向的贴合焊垫BP彼此接合，而将上下的芯片电连接。
由此，第1实施方式的半导体存储装置1成为存储单元阵列10与周边电路重叠的构造，能够使单元占有率变大。结果，第1实施方式的半导体存储装置1能够缩小芯片面积。另外，在第1实施方式的半导体存储装置1中，由于存储单元阵列10形成时的热不施加至CMOS芯片CC内的晶体管，所以能够降低CMOS芯片CC内的晶体管的设计难易度。
在具有以上所说明的贴合构造的半导体存储装置1中，在存储器芯片MC侧连接于位线BL的贴合焊垫BP与在CMOS芯片CC侧连接于感测放大器模块16的贴合焊垫BP电连接。另外，位线BL由于在删除动作时上升至删除电压VERA相当，所以经由位线连接部BLHU中所包含的高耐压的晶体管30而连接于感测放大器部SA。在删除动作时，通过位线连接部BLHU内的晶体管30断开而将位线BL及感测放大器部SA间电绝缘，保护感测放大器部SA内的晶体管免受高电压影响。
与位线连接部BLHU对应的工作区域AA(HV)和与感测放大器部SA对应的工作区域AA(LV)相邻配置。另外，贴合焊垫BP的配置或工作区域AA(HV)的配置基于各自的限制决定，被建立关联的贴合焊垫BP及晶体管30间电连接。因此，存在贴合焊垫BP不收纳于工作区域AA(HV)上，而与其它区域重叠配置的情况。
在贴合焊垫BP不收纳于工作区域AA(HV)上的情况下，有与在感测放大器部SA上配线的电源配线或信号配线重叠的担忧，难以在贴合焊垫BP下配置感测放大器部SA。结果，有如下担忧：与位线连接部BLHU对应的工作区域AA(HV)和与感测放大器部SA对应的工作区域AA(LV)之间的间隔变大，感测放大器模块16的电路面积增加，也就是说半导体存储装置1的芯片面积增加。
相对于此，在第1实施方式的半导体存储装置1中，例如，字线WL的延伸方向上的工作区域AA(HV)的重复间距设计为贴合焊垫BP的重复间距的约1/2倍。而且，输入控制信号BLS的2根栅极线GC的位线BL的延伸方向上的重复间距设计为贴合焊垫BP的重复间距的约3倍。
由此，在第1实施方式的半导体存储装置1中，各贴合焊垫BP配置在位线连接部BLHU的区域内，能够避免贴合焊垫BP与感测放大器部SA的区域重叠。当贴合焊垫BP配置在工作区域AA(HV)上，也就是说位线连接部BLHU的区域时，贴合焊垫BP的区域由位线连接部BLHU的区域隐藏。也就是说，利用贴合焊垫BP的配置的影响，避免感测放大器模块16的面积变大。
另外，在第1实施方式的半导体存储装置中，由于能够使感测放大器部SA与位线连接部BLHU的间隔变窄，所以也能够削减配线资源。进而，在配线层D3内且位线连接部BLHU的区域内，形成与贴合焊垫BP连接的导电体层65，通过使用配线层D2内的纵向的配线绕过，也能够形成通过位线连接部BLHU的区域的配线。
如以上所述，在第1实施方式的半导体存储装置1中，在将贴合焊垫BP以与位线连接部BLHU重叠的方式配置的情况下，也能够以能够动作的方式将感测放大器模块16内的电路适当配线。结果，第1实施方式的半导体存储装置1能够缩小芯片面积，从而能够抑制半导体存储装置1的制造成本。
[2]第2实施方式
第2实施方式的半导体存储装置1是第1实施方式的变化例，感测放大器单元SAU的构成不同。以下，关于第2实施方式的半导体存储装置1，说明与第1实施方式不同的方面。
[2-1]半导体存储装置1的构成
(感测放大器模块16的电路构成)
图17表示了第2实施方式的半导体存储装置1中的感测放大器单元SAU的电路构成的一例。如图17所示，第2实施方式中的感测放大器单元SAU具有从第1实施方式中的感测放大器单元SAU省略了位线连接部BLHU内的晶体管31的构成。也就是说，在第2实施方式中的感测放大器单元SAU中，仅输入控制信号BLS的晶体管30连接于被建立关联的位线BL。第2实施方式的半导体存储装置1的其它电路构成由于与第1实施方式相同，所以省略说明。
(半导体存储装置1的感测放大器区域SR中的构造)
图18表示了第2实施方式的半导体存储装置1中的感测放大器群SAG的详细的平面布局的一例。如图18所示，第2实施方式中的感测放大器群SAG具有以下构造：相对于第1实施方式中的感测放大器群SAG，将与高耐压晶体管对应的工作区域AA(HV)分断，省略了输入控制信号BIAS的栅极线GC与节点N3。
具体来说，2个工作区域AA(HV)分别与位线连接部BLHU＜0＞及BLHU＜1＞对应而设置。与位线连接部BLHU＜0＞对应的工作区域AA(HV)及与位线连接部BLHU＜1＞对应的工作区域AA(HV)之间例如由STI来绝缘。图18所示的节点N1、N2、及N4～N11的连接关系与第1实施方式相同。
图17是第2实施方式的半导体存储装置1的感测放大器区域SR中的贴合焊垫BP、工作区域AA、及栅极线GC的平面布局的一例，表示了与第1实施方式中所说明的图12相同的区域。如图19所示，第2实施方式中的贴合焊垫BP的配置例如与第1实施方式相同。
简洁地叙述，各贴合焊垫BP以确保与相邻的贴合焊垫BP之间的范围，且和与被建立关联的位线连接部BLHU对应的区域重叠的方式配置。与位线连接部BLHU＜i＞对应的贴合焊垫BP只要至少和与位线连接部BLHU＜i＞对应的区域重叠即可。此外，在第2实施方式中，存在贴合焊垫BP不与工作区域AA(HV)重叠的情况。在这样的情况下，贴合焊垫BP只要至少配置在被建立关联的工作区域AA(HV)的附近即可。另外，也可对第2实施方式中的感测放大器区域SR内的贴合焊垫BP应用第1实施方式中所说明的图15所示的配置。
以上所说明的贴合焊垫BP的配置只不过为一例，并不限定于此。例如，贴合焊垫BP的配置也可与第1实施方式不同。例如，也可通过使被分断的工作区域AA(HV)的间隔变窄，而紧密地配置贴合焊垫BP。在这样的情况下，也通过对配线层D0～D3中的配线的布局下工夫，能够将贴合焊垫BP与感测放大器单元SAU之间连接。第2实施方式的半导体存储装置1的其它构成由于与第1实施方式相同，所以省略说明。
[2-2]半导体存储装置1的删除动作
图20是表示第2实施方式的半导体存储装置1中的删除动作的一例的时序图。图20表示了删除动作中的位线BL、选择栅极线SGD、字线WL、选择栅极线SGS、及源极线SL的各电压的一例。如图20所示，第2实施方式中的删除动作的时序图与从第1实施方式中所说明的删除动作的时序省略了与节点BLBIAS及控制信号BIAS相关的动作的时序图相同。
简洁地叙述，定序器13当开始删除动作时，使各选择栅极线SGS及SGD及与非选择区块BLK对应的字线WL为浮动状态。然后，定序器13使源极线SL的电压上升至删除电压VERA，将选择区块BLK中的字线WL的电压维持为电压VISO。
于是，在存储器柱MP的上部形成高电场区域，在选择晶体管ST2的附近产生由GIDL所致的电洞，对存储器柱MP内的通道注入电洞。另外，随着位线BL及源极线SL的电压上升至ERA，存储器柱MP内的通道(半导体层50)的电压与位线BL的电压分别上升。另外，相应于通道的电压上升，选择栅极线SGD及SGS以及与非选择区块BLK对应的字线WL的各电压上升。
另一方面，由于与选择区块BLK对应的字线WL维持为电压VISO，所以在存储单元晶体管MT的控制栅极-通道间产生电压差。于是，通道内的电洞注入至电荷储存层(绝缘膜52)，产生基于写入的数据保存在电荷储存层中的电子与所注入的电洞的再结合。
结果，存储单元晶体管MT的阈值电压降低，存储在存储单元晶体管MT中的数据被删除。然后，定序器13使各种配线的电压返回至删除动作的开始前的状态。如以上所述，第2实施方式的半导体存储装置1能够删除存储在存储单元晶体管MT中的数据。
[2-3]第2实施方式的效果
以上所说明的第2实施方式的半导体存储装置1与第1实施方式相同地，能够抑制感测放大器区域SR的面积，从而能够抑制CMOS芯片CC的芯片面积。结果，第2实施方式的半导体存储装置1与第1实施方式相同地，能够抑制半导体存储装置1整体的芯片面积，从而能够抑制半导体存储装置1的制造成本。
[3]其它变化例等
实施方式的半导体存储装置包含存储器芯片＜例如，图5内的符号MC＞及电路芯片＜例如，图5内的符号CC＞。存储器芯片包含第1及第2存储单元、与第1及第2存储单元的各一端分别电连接的第1及第2位线、以及与第1及第2位线分别电连接的第1及第2接合金属＜例如，图11内的符号47(BP)＞。电路芯片与存储器芯片接合，且包含衬底、设置在衬底的第1及第2感测放大器＜例如，图3内的符号SAU＞、以及与第1及第2感测放大器分别电连接且与第1及第2接合金属分别对向的第3及第4接合金属＜例如，图11内的符号66(BP)＞。第1及第2接合金属分别与第3及第4接合金属电连接。第1感测放大器＜例如，图10内的符号SA＜0＞及BLHU＜0＞的组＞包含第1工作区域及与第1工作区域不同的第2工作区域。在第1工作区域，设置电连接于第3接合金属与第2工作区域之间的第1晶体管＜例如，图10内的符号30＞。第2感测放大器＜例如，图10内的符号SA＜1＞及BLHU＜1＞的组＞包含在第1方向上与第1工作区域相邻的第3工作区域、以及在与第1方向交叉的第2方向上与第2工作区域相邻且与第3工作区域不同的第4工作区域，在第3工作区域，设置电连接于第4接合金属与第4工作区域之间的第2晶体管＜图10内的符号30＞。在俯视时，第3及第4接合金属分别与第1及第3工作区域重叠＜例如，图12内的符号BP＞。由此，能够缩小半导体存储装置的芯片面积。
在所述实施方式中，对在删除动作中使用由GIDL产生的电洞的情况进行了例示，但在删除动作中也可不使用GIDL。在删除动作不使用GIDL的情况下，例如在存储器柱MP的上部，也就是说源极线SL设置P型杂质扩散的区域，从该区域对存储器柱MP内供给电洞。
在所述实施方式中，对在存储器芯片MC设置配线层M0～D2，在CMOS芯片CC设置配线层D0～D4的情况进行了例示，但并不限定于此。分别设置在存储器芯片MC及CMOS芯片CC的配线层的层数可根据电路的设计适当变更。
在所述实施方式中，也可在对向的导电体层46及47间，并联连接着多个触点V1。相同地，也可在对向的导电体层65及66间，并联连接着多个触点C4。这样，通过贴合焊垫BP(导电体层47或66)与设置在与贴合焊垫BP相邻的配线层的导电体层之间由多个触点连接，能够使在存储器芯片MC与CMOS芯片CC接合时产生的向触点V1及C4的应力分散。
在所述实施方式中，存储器柱MP及导电体层45间的触点CV也可由在Z方向连结的2根以上的触点构成。在触点CV具有多个触点连结而成的构造的情况下，也可在相邻的触点间插入不同的导电体层。
在所述实施方式中，对相邻的2根狭缝SLT间的构造体与1个串单元SU对应的情况进行了例示，但并不限定于此。例如，也可通过在相邻的2根狭缝SLT间设置将选择栅极线SGD分断的狭缝，而在相邻的2根狭缝SLT间形成多个串单元SU。相邻的狭缝SLT间的串单元SU的个数基于将选择栅极线SGD分断的狭缝的根数而变化。
在所述实施方式中，存储器柱MP也可为多个柱在Z方向上连结2根以上而成的构造。另外，存储器柱MP也可为与选择栅极线SGD对应的柱及与字线WL对应的柱连结而成的构造。与各存储器柱MP重叠的位线BL的根数可设计为任意根数。
在所述实施方式中用于说明的附图中，例示了存储器柱MP在Z方向上具有相同直径的情况，但并不限定于此。例如，存储器柱MP既可具有锥形状或倒锥形状，也可具有中间部分鼓出的形状。相同地，狭缝SLT或触点CV、V0、V1、CS、C0～C4等也可具有锥形状、倒锥形状、或中间部分鼓出的形状。
在所述实施方式中，对存储器柱MP的截面构造为圆形的情况进行了例示，但并不限定于此。例如，存储器柱MP的截面构造也可为椭圆形，可设计为任意的形状。另外，对贴合焊垫BP的平面形状为四角的情况进行了说明，但贴合焊垫BP也可为角部带有弧度。进而，贴合焊垫BP的平面形状也可为圆形或椭圆形，可设计为任意的形状。
所述实施方式中所说明的半导体存储装置1的感测放大器区域SR中的构造也能够对其它半导体存储器应用。例如，设置在存储器区域MR的存储单元晶体管MT也可为相变存储单元，也可为使用强介电薄膜材料的存储单元。
在本说明书中，“连接”表示电连接，例如不将在之间介置其它元件的情况除外。“电连接”只要能够与电连接的情况相同地动作，则也可介隔绝缘体。“柱状”表示在半导体存储装置1的制造步骤中所形成的孔内所设置的构造体。“间距”与配置排列在某方向上的多个构成要素的间隔对应。“间距”也可以该构成要素的中心线为基准进行测定，只要利用相同的基准进行测定，则也可应用所有测定(或算出)方法。“贴合焊垫BP”也可被称为接合金属。所谓“俯视”，例如表示了从相对于P型阱区域60的表面的铅直方向观察的半导体存储装置1的平面布局。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。
[符号的说明]
1 半导体存储装置
2 存储器控制器
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
20～27、30、31 晶体管
28 电容器
40 绝缘体层
41～47 导电体层
50 半导体层
51 隧道绝缘膜
52 绝缘膜
53 阻挡绝缘膜
60 P型阱区域
NP N型区域
61～66 导电体层
M0～M2、D0～D4 配线层
CS、C0～C4、V0、V1 触点
MR 存储器区域
HR 引出区域
SR 感测放大器区域
PERI 周边电路区域
XR 传送区域
PR 焊垫区域
AA 工作区域
GC 栅极线
BL 位线
WL 字线
SGD、SGS 选择栅极线
BLK 区块
SU 串单元
MT 存储单元晶体管
ST1、ST2 选择晶体管
SAU 感测放大器单元
SAG 感测放大器群

Claims (7)

1.一种半导体存储装置，具备：
存储器芯片，包含第1及第2存储单元、与所述第1存储单元电连接的第1位线、与所述第2存储单元电连接的第2位线、与所述第1位线电连接的第1接合金属、以及与所述第2位线电连接的第2接合金属；以及
电路芯片，与所述存储器芯片接合，且包含衬底、设置在所述衬底的第1及第2感测放大器、与所述第1感测放大器电连接且与所述第1接合金属对向的第3接合金属、以及与所述第2感测放大器电连接且与所述第2接合金属对向的第4接合金属；
所述第1接合金属与所述第3接合金属电连接，所述第2接合金属与所述第4接合金属电连接，
所述第1感测放大器包含第1工作区域、及与所述第1工作区域不同的第2工作区域，在所述第1工作区域，设置电连接于所述第3接合金属与所述第2工作区域之间的第1晶体管，
所述第2感测放大器包含在第1方向上与所述第1工作区域相邻的第3工作区域、及在与所述第1方向交叉的第2方向上与所述第2工作区域相邻且与所述第3工作区域不同的第4工作区域，在所述第3工作区域，设置电连接于所述第4接合金属与所述第4工作区域之间的第2晶体管，
在俯视时，所述第3接合金属与所述第1工作区域重叠，所述第4接合金属与所述第3工作区域重叠。
2.根据权利要求1所述的半导体存储装置，其中
在俯视时，所述第3接合金属与所述第4接合金属分别与所述第2工作区域及所述第4工作区域的两者不重叠。
3.根据权利要求1所述的半导体存储装置，其中
所述第1工作区域与所述第3工作区域连续地设置，
在所述第1工作区域及所述第3工作区域，还设置串联连接于所述第1晶体管与所述第2晶体管之间的第3晶体管及第4晶体管，所述第1晶体管与所述第3晶体管之间的节点与所述第3接合金属电连接，所述第2晶体管与所述第4晶体管之间的节点与所述第4接合金属电连接。
4.根据权利要求3所述的半导体存储装置，还具备：
字线，所连接于述第1及第2存储单元的各栅极；以及
控制器，执行删除动作；
在所述删除动作中，所述控制器对所述字线施加第1电压，对所述第3晶体管与所述第4晶体管之间的节点施加高于所述第1电压的删除电压，对所述第3晶体管与所述第4晶体管的各栅极施加高于所述删除电压的第2电压。
5.根据权利要求1所述的半导体存储装置，其中
所述第1工作区域与所述第3工作区域之间绝缘。
6.根据权利要求1所述的半导体存储装置，其中
所述存储器芯片包含相互分离地积层的多个第1导电体层、分别贯通所述多个第1导电体层的第1及第2柱、以及与所述第1及第2柱分别连接的第2及第3导电体层，
所述第1柱与所述第1导电体层的交叉部分作为存储单元发挥功能，所述第2及第3导电体层分别用作所述第1及第2位线。
7.根据权利要求1所述的半导体存储装置，其中
所述第1接合金属、所述第2接合金属、所述第3接合金属、以及所述第4接合金属分别包含铜。
CN202010022514.2A 2019-04-17 2020-01-09 半导体存储装置 Active CN111833947B (zh)

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