TW202101457A - 半導體記憶裝置 - Google Patents

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両角直人
前嶋洋
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Abstract

實施形態提供一種可縮小晶片面積之半導體記憶裝置。  實施形態之半導體記憶裝置包含記憶體晶片及電路晶片。記憶體晶片包含與第1及第2位元線分別電連接之第1及第2接合金屬。電路晶片包含與第1及第2感測放大器分別電連接且與第1及第2接合金屬分別對向之第3及第4接合金屬BP，且與記憶體晶片接合。第1感測放大器包含第1作用區域AA(HV)與第2作用區域AA(LV)。於第1作用區域設置第1電晶體30。第2感測放大器包含第3作用區域AA(HV)與第4作用區域AA(LV)。於第3作用區域設置第2電晶體30。於俯視時，第3及第4接合金屬分別與第1及第3作用區域重疊。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有能夠非揮發地記憶資料之NAND(Not and，與非)型快閃記憶體。
實施形態提供一種可縮小晶片面積之半導體記憶裝置。
實施形態之半導體記憶裝置包含記憶體晶片及電路晶片。記憶體晶片包含第1及第2記憶胞、分別與第1及第2記憶胞之各自之一端電連接之第1及第2位元線、以及分別與第1及第2位元線電連接之第1及第2接合金屬。電路晶片包含基板、設置於基板之第1及第2感測放大器、以及分別與第1及第2感測放大器電連接且分別與第1及第2接合金屬對向之第3及第4接合金屬，且與記憶體晶片接合。第1及第2接合金屬分別與第3及第4接合金屬電連接。第1感測放大器包含第1作用區域、及與第1作用區域不同之第2作用區域。於第1作用區域，設置電連接於第3接合金屬與第2作用區域之間之第1電晶體。第2感測放大器包含於第1方向上與第1作用區域相鄰之第3作用區域、及於與第1方向交叉之第2方向上與第2作用區域相鄰且與第3作用區域不同之第4作用區域，於第3作用區域，設置電連接於第4接合金屬與第4作用區域之間之第2電晶體。於俯視時，第3及第4接合金屬分別與第1及第3作用區域重疊。
以下，參照圖式對實施形態進行說明。各實施形態例示了用以使發明之技術思想具體化之裝置或方法。圖式係模式圖或概念圖，各圖式之尺寸及比率等未必與實物相同。本發明之技術思想並非由構成要素之形狀、構造、配置等來特定。
再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之字元之後之數字係藉由包含相同字元之參照符號來參照，且用以區分具有相同構成之要素彼此。於無需將由包含相同字元之參照符號表示之要素相互加以區分之情形時，該等要素分別藉由僅包含字元之參照符號來參照。
[1]第1實施形態
以下，對第1實施形態之半導體記憶裝置1進行說明。
[1-1]半導體記憶裝置1之構成
[1-1-1]半導體記憶裝置1之整體構成
圖1表示第1實施形態之半導體記憶裝置1之構成例。半導體記憶裝置1係能夠非揮發地記憶資料之NAND型快閃記憶體，且由外部之記憶體控制器2來控制。半導體記憶裝置1與記憶體控制器2之間之通信例如支持NAND介面標準。
如圖1所示，半導體記憶裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、以及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係能夠非揮發地記憶資料之複數個記憶胞之集合，例如用作資料之抹除單位。又，於記憶胞陣列10設置複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細構成將於下文敍述。
指令暫存器11保存半導體記憶裝置1自記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保存半導體記憶裝置1自記憶體控制器2接收到之位址信息ADD。位址信息ADD例如包含區塊位址BAd、頁位址PAd、及行位址CAd。例如，分別用區塊位址BAd、頁位址PAd、及行位址CAd來選擇區塊BLK、字元線、及位元線。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13基於保存於指令暫存器11中之指令CMD控制驅動器模組14、列解碼器模組15、及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。
驅動器模組14產生讀出動作、寫入動作、抹除動作等中所使用之電壓。而且，驅動器模組14例如基於保存於位址暫存器12中之頁位址PAd，對與所選擇之字元線對應之信號線施加產生之電壓。
列解碼器模組15基於保存於位址暫存器12中之區塊位址BAd，選擇對應之記憶胞陣列10內之1個區塊BLK。而且，列解碼器模組15將例如施加至與所選擇之字元線對應之信號線之電壓傳送給所選擇之區塊BLK內被選擇之字元線。
感測放大器模組16於寫入動作中，根據自記憶體控制器2接收到之寫入資料DAT，對各位元線施加所需之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶於記憶胞中之資料，並將判定結果作為讀出資料DAT傳送給記憶體控制器2。
以上所說明之半導體記憶裝置1及記憶體控制器2亦可藉由其等之組合而構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SD(Secure Digital，安全數位)TM 卡般之記憶卡或SSD(solid state drive，固態驅動器)等。
[1-1-2]半導體記憶裝置1之電路構成
(關於記憶胞陣列10之電路構成)
圖2係將記憶胞陣列10中所包含之複數個區塊BLK中1個區塊BLK抽出而表示實施形態之半導體記憶裝置1所具備之記憶胞陣列10之電路構成之一例。如圖2所示，區塊BLK例如包含4個串單元SU0～SU3。
各串單元SU包含與位元線BL0～BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。記憶胞電晶體MT包含控制閘極及電荷儲存層，且非揮發地保存資料。選擇電晶體ST1及ST2分別用於在各種動作時選擇串單元SU。
於各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之汲極連接於被建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。
於相同之區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。串單元SU0～SU3內之各選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列10之電路構成中，位元線BL由於各串單元SU中分配有相同行位址之NAND串NS共有。源極線SL例如於複數個區塊BLK間共有。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU根據記憶胞電晶體MT所記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，第1實施形態之半導體記憶裝置1所具備之記憶胞陣列10並不限定於以上所說明之電路構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數可分別設計為任意個數。各區塊BLK所包含之串單元SU之個數可設計為任意個數。
(關於感測放大器模組16之電路構成)
圖3表示了第1實施形態之半導體記憶裝置1所具備之感測放大器模組16之電路構成之一例。如圖3所示，感測放大器模組16例如包含感測放大器單元SAU0～SAUm。感測放大器單元SAU0～SAUm分別與位元線BL0～BLm分別建立關聯。各感測放大器單元SAU例如包含位元線連接部BLHU、感測放大器部SA、匯流排LBUS、以及鎖存電路SDL、ADL、BDL及XDL。
位元線連接部BLHU連接於被建立關聯之位元線BL與感測放大器部SA之間。感測放大器部SA例如於讀出動作中，基於被建立關聯之位元線BL之電壓，判定讀出資料為“0”還是為“1”。換言之，感測放大器部SA感測讀出至被建立關聯之位元線BL之資料，判定所選擇之記憶胞所記憶之資料。鎖存電路SDL、ADL、BDL及XDL分別暫時保存讀出資料或寫入資料等。
感測放大器部SA以及鎖存電路SDL、ADL、BDL及XDL分別連接於匯流排LBUS，且能夠經由匯流排LBUS相互收發資料。鎖存電路XDL連接於未圖示之輸入輸出電路，用於感測放大器單元SAU與輸入輸出電路之間之資料之輸入輸出。又，鎖存電路XDL例如亦可用作半導體記憶裝置1之快取記憶體。例如，半導體記憶裝置1即便於鎖存電路SDL、ADL及BDL為使用過程中，亦於鎖存電路XDL為空之情形時能夠成為就緒狀態。
圖4表示了第1實施形態之半導體記憶裝置1中之感測放大器單元SAU之電路構成之一例。如圖4所示，例如，感測放大器部SA包含電晶體20～27以及電容器28，位元線連接部BLHU包含電晶體30及31。
電晶體20為P型MOS(metal oxide semiconductor，金屬氧化物半導體)電晶體。電晶體21～27分別為N型MOS電晶體。電晶體30及31分別係耐壓較各個電晶體20～27高之N型MOS電晶體。以下，亦將電晶體20～27稱為低耐壓電晶體，將電晶體30及31稱為高耐壓電晶體。
電晶體20之源極連接於電源線。電晶體20之汲極連接於節點ND1。電晶體20之閘極例如連接於鎖存電路SDL內之節點INV。電晶體21之汲極連接於節點ND1。電晶體21之源極連接於節點ND2。對電晶體21之閘極輸入控制信號BLX。電晶體22之汲極連接於節點ND1。電晶體22之源極連接於節點SEN。對電晶體22之閘極輸入控制信號HLL。
電晶體23之汲極連接於節點SEN。電晶體23之源極連接於節點ND2。對電晶體23之閘極輸入控制信號XXL。電晶體24之汲極連接於節點ND2。對電晶體24之閘極輸入控制信號BLC。電晶體25之汲極連接於節點ND2。電晶體25之源極連接於節點SRC。電晶體25之閘極例如連接於鎖存電路SDL內之節點INV。
電晶體26之源極接地。電晶體26之閘極連接於節點SEN。電晶體27之汲極連接於匯流排LBUS。電晶體27之源極連接於電晶體26之汲極。對電晶體27之閘極輸入控制信號STB。電容器28之一個電極連接於節點SEN。對電容器28之另一個電極輸入時脈CLK。
電晶體30之汲極連接於電晶體24之源極。電晶體30之源極連接於位元線BL。對電晶體30之閘極輸入控制信號BLS。電晶體31之汲極連接於節點BLBIAS。電晶體31之源極連接於位元線BL。對電晶體31之閘極輸入控制信號BIAS。
於以上所說明之感測放大器單元SAU之電路構成中，對連接於電晶體20之源極之電源線例如施加電源電壓VDD。對節點SRC例如施加接地電壓VSS。控制信號BLX、HLL、XXL、BLC、STB、BLS及BIAS、以及時脈CLK例如分別由定序器13產生。感測放大器部SA例如基於控制信號STB確立之時序，判定讀出至位元線BL之資料。
再者，第1實施形態之半導體記憶裝置1所具備之感測放大器模組16並不限定於以上所說明之電路構成。例如，各感測放大器單元SAU所具備之鎖存電路之個數可基於1個胞單元CU記憶之頁數適當變更。感測放大器部SA亦可以係其他電路構成，只要能夠判定讀出至位元線BL之資料即可。
[1-1-3]半導體記憶裝置1之構造
以下，對第1實施形態之半導體記憶裝置1之構造之一例進行說明。再者，於以下參照之圖式中，X方向與字元線WL之延伸方向對應，Y方向與位元線BL之延伸方向對應，Z方向與相對於形成半導體記憶裝置1之半導體基板之表面之鉛直方向對應。於俯視圖中，為了容易觀察圖而適當附加了影線。附加於俯視圖中之影線未必與附加了影線之構成要素之原材料或特性關聯。於本說明書參照之圖式中，為了容易觀察圖而適當省略了配線、觸點等構成要素。
(關於半導體記憶裝置1之整體構造)
圖5表示了第1實施形態之半導體記憶裝置1之整體構造之一例。如圖5所示，半導體記憶裝置1包含記憶體晶片MC及CMOS(complementary metal oxide semiconductor，互補金氧半導體)晶片CC，且具有記憶體晶片MC之下表面與CMOS晶片CC之上表面貼合之構造。記憶體晶片MC包含與記憶胞陣列10對應之構造。CMOS晶片CC例如包含與定序器13、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、及感測放大器模組16對應之構造。
記憶體晶片MC之區域例如分為記憶體區域MR、引出區域HR1及HR2、以及墊區域PR1。於記憶體區域MR設置NAND串NS。記憶體區域MR例如於X方向上夾在引出區域HR1及HR2之間。墊區域PR1例如於Y方向上與記憶體區域MR以及引出區域HR1及HR2相鄰。
CMOS晶片CC之區域例如分為感測放大器區域SR、周邊電路區域PERI、傳送區域XR1及XR2、以及墊區域PR2。於感測放大器區域SR設置感測放大器模組16。於周邊電路區域PERI例如設置定序器13等。於傳送區域XR1及XR2例如設置列解碼器模組15。感測放大器區域SR及周邊電路區域PERI分別於X方向上相鄰。例如，感測放大器區域SR及周邊電路區域PERI之組與記憶體晶片MC內之記憶體區域MR重疊配置，於X方向上夾在傳送區域XR1及XR2之間。傳送區域XR1及XR2分別與記憶體晶片MC內之引出區域HR1及HR2重疊。於墊區域PR2例如設置半導體記憶裝置1之輸入輸出電路。墊區域PR2與記憶體晶片MC內之墊區域PR1重疊。
記憶體晶片MC於記憶體區域MR、引出區域HR1及HR2、以及墊區域PR1之各下部，具有複數個貼合墊BP。CMOS晶片CC於感測放大器區域SR、周邊電路區域PERI、傳送區域XR1及XR2、以及墊區域PR2之各上部，具有複數個貼合墊BP。
記憶體區域MR內之貼合墊BP與位元線BL電連接，且與感測放大器區域SR內之貼合墊BP重疊配置。引出區域HR1內之貼合墊BP與字元線WL電連接，且與傳送區域XR1內之貼合墊BP重疊配置。引出區域HR2內之貼合墊BP與字元線WL電連接，且與傳送區域XR2內之貼合墊BP重疊配置。墊區域PR1內之貼合墊BP與墊區域PR2內之貼合墊BP重疊配置。於各區域中，於記憶體晶片MC及CMOS晶片CC間對向之貼合墊BP彼此貼合，且電連接。
再者，第1實施形態之半導體記憶裝置1之整體構造並不限定於以上說明之構造。例如，與記憶體區域MR相鄰之引出區域HR只要設置至少1個即可。半導體記憶裝置1亦可具有複數個記憶體區域MR及引出區域HR之組。於該情形時，感測放大器區域SR、傳送區域XR、及周邊電路區域PERI之組與記憶體區域MR及引出區域HR之配置對應地適當設置。
(關於半導體記憶裝置1之記憶體區域MR中之構造)
圖6表示第1實施形態之半導體記憶裝置1之記憶體區域MR中之平面佈局之一例。如圖6所示，於記憶體區域MA中，半導體記憶裝置1包含複數個狹縫SLT、複數個記憶體柱MP、複數個觸點CV、及複數條位元線BL。
複數個狹縫SLT各自沿著X方向延伸而設置，於X方向上橫穿記憶體區域MR。又，複數個狹縫SLT排列於Y方向。狹縫SLT例如具有於內部埋入有絕緣部件之構造，設置於相同之配線層且經由該狹縫SLT而將相鄰之導電體層間分斷。具體而言，狹縫SLT例如將與字元線WL0～WL7、以及選擇閘極線SGD及SGS分別對應之複數個配線層分斷。
記憶體柱MP例如各自作為1個NAND串NS發揮功能。複數個記憶體柱MP例如於相鄰之2個狹縫SLT間之區域中，配置為4行之錯位狀。並不限定於此，相鄰之2個狹縫SLT間之記憶體柱MP之個數及配置可適當變更。配置於相鄰之狹縫SLT間之記憶體柱MP之組例如與1個串單元SU對應。
複數條位元線BL各自於Y方向延伸，且於X方向排列。各位元線BL以針對每個串單元SU與至少1個記憶體柱MP重疊之方式配置。於本例中，於各記憶體柱MP，重疊配置有2條位元線BL。於與記憶體柱MP重疊之複數條位元線BL中之1條位元線BL與該記憶體柱MP之間，設置觸點CV。各記憶體柱MP經由觸點CV而與對應之位元線BL電連接。
圖7係沿著圖6之VII-VII線之剖視圖，表示第1實施形態之半導體記憶裝置1之記憶體區域MA中之剖面構造之一例。圖7所示之半導體記憶裝置1以上下反轉之狀態表示，貼合墊BP位於圖7之上側。如圖7所示，於記憶體區域MR中，半導體記憶裝置1例如進而包含絕緣體層40、導電體層41～47、以及觸點V0及V1。
絕緣體層40為於圖示之區域中設置於最上層之絕緣體層。於絕緣體層40下設置導電體層41。導電體層41例如形成為沿著XY平面擴展之板狀，且用作源極線SL。導電體層41例如包含矽(Si)。
於導電體層41之下方，介隔絕緣體層設置導電體層42。導電體層42例如形成為沿著XY平面擴展之板狀，且用作選擇閘極線SGS。導電體層42例如包含鎢(W)。
於導電體層42之下方，交替地積層導電體層43與絕緣體層。導電體層43例如形成為沿著XY平面擴展之板狀。所積層之複數個導電體層43自絕緣體層40側起分別用作字元線WL0～WL7。導電體層43例如包含鎢(W)。
於最下層之導電體層43之下方，介隔絕緣體層設置導電體層44。導電體層44例如形成為沿著XY平面擴展之板狀，且用作選擇閘極線SGD。導電體層44例如包含鎢(W)。
於導電體層44之下方，介隔絕緣體層設置導電體層45。導電體層45例如形成為於Y方向延伸之線狀，且用作位元線BL。即，於未圖示之區域中，複數個導電體層45沿著X方向排列。導電體層45例如包含銅(Cu)。以下，將設置有導電體層45(位元線BL)之配線層稱為配線層M0。
於導電體層45之下方，介隔絕緣體層設置導電體層46。導電體層46例如用作將貼合墊BP及位元線BL間之連接中繼之配線。例如，導電體層46與導電體層45(位元線BL)之間由觸點V0連接。導電體層46例如包含銅(Cu)。以下，將設置有導電體層46之配線層稱為配線層M1。
於導電體層46之下方，介隔絕緣體層設置導電體層47。導電體層47用作貼合墊BP，且配置於記憶體區域MR之最下部。例如，導電體層47(貼合墊BP)與導電體層46之間由觸點V1連接。導電體層47例如包含銅(Cu)。以下，將設置有導電體層47之配線層稱為配線層M2。
狹縫SLT例如形成為沿著XZ平面擴展之板狀，且將導電體層42～44分斷。狹縫SLT之上端例如接觸於導電體層41。狹縫SLT之下端例如包含於導電體層44及45間之層。
記憶體柱MP分別沿著Z方向延伸而設置，且貫通導電體層42～44。記憶體柱MP之上部與導電體層41相接。又，記憶體柱MP例如分別包含半導體層50、隧道絕緣膜51、絕緣膜52、及阻擋絕緣膜53。
半導體層50沿著Z方向延伸而設置。例如，半導體層50之上端接觸於導電體層41，半導體層50之下端包含於導電體層44及45間之層。隧道絕緣膜51覆蓋半導體層50之側面。絕緣膜52覆蓋隧道絕緣膜51之側面。阻擋絕緣膜53覆蓋絕緣膜52之側面。隧道絕緣膜51及阻擋絕緣膜53例如分別包含氧化矽(SiO2 )。絕緣膜52例如包含氮化矽(SiN)。
於記憶體柱MP內之半導體層50下，設置柱狀之觸點CV。於圖示之區域，顯示了與2根記憶體柱MP中1根記憶體柱MP對應之觸點CV。於該區域中於未連接觸點CV之記憶體柱MP，於未圖示之區域中連接觸點CV。
於觸點CV之下表面，接觸有1個導電體層45，即1條位元線BL。於1個導電體層45，於由狹縫SLT分隔之各空間中，連接1根觸點CV。即，於各導電體層45，電連接相鄰之2根狹縫SLT間之1根記憶體柱MP。
圖8係沿著圖7之VIII-VIII線之剖視圖，表示了第1實施形態之半導體記憶裝置1中之記憶體柱MP之剖面構造之一例。如圖8所示，於包含導電體層43之層中，半導體層50例如設置於記憶體柱MP之中央部。隧道絕緣膜51包圍半導體層50之側面。絕緣膜52包圍隧道絕緣膜51之側面。阻擋絕緣膜53包圍絕緣膜52之側面。導電體層43包圍阻擋絕緣膜53之側面。再者，各記憶體柱MP於半導體層50之內側進而包含絕緣體層，該絕緣體層亦可位於記憶體柱MP之中央部。
於以上所說明之記憶體柱MP之構造中，記憶體柱MP與導電體層42交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層43交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層44交叉之部分作為選擇電晶體ST1發揮功能。即，半導體層50作為記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2之各通道發揮功能。絕緣膜52作為記憶胞電晶體MT之電荷儲存層發揮功能。
(關於半導體記憶裝置1之感測放大器區域SR中之構造)
圖9表示了第1實施形態之半導體記憶裝置1之感測放大器區域SR中之平面佈局之一例。如圖9所示，於感測放大器區域SR，例如配置複數個感測放大器群SAG1～SAGk(k為偶數)。例如，奇數編號之感測放大器群SAG與偶數編號之感測放大器群SAG分別於X方向排列。而且，偶數編號之感測放大器群SAG於Y方向上與奇數編號之感測放大器群SAG相鄰。具體而言，例如感測放大器群SAG1及SAG3分別於Y方向上與感測放大器群SAG2及SAG4相鄰。
各感測放大器群SAG包含複數個位元線連接部BLHU及感測放大器部SA之組。於本例中，各感測放大器群SAG包含2個位元線連接部BLHU及感測放大器部SA之組。具體而言，感測放大器群SAG1包含位元線連接部BLHU＜0＞及＜1＞與感測放大器部SA＜0＞及＜1＞。感測放大器群SAG2包含位元線連接部BLHU＜2＞及＜3＞與感測放大器部SA ＜2＞及＜3＞。感測放大器群SAG3包含位元線連接部BLHU＜4＞及＜5＞與感測放大器部SA＜4＞及＜5＞。感測放大器群SAG4包含位元線連接部BLHU＜6＞及＜7＞與感測放大器部SA＜6＞及＜7＞。位元線連接部BLHU＜i＞及感測放大器部SA＜i＞(i為0以上之整數)之組與感測放大器單元SAUi對應。
此處，著眼於感測放大器群SAG1，對奇數編號之感測放大器群SAG之佈局之一例簡潔地進行說明。位元線連接部BLHU＜0＞與位元線連接部BLHU＜1＞於Y方向上相鄰。感測放大器部SA＜0＞與感測放大器部SA＜1＞於X方向上相鄰。位元線連接部BLHU＜0＞及＜1＞之組與感測放大器部SA＜0＞及＜1＞之組於Y方向上相鄰。偶數編號之感測放大器群SAG例如具有使奇數編號之感測放大器群SAG之佈局以X方向為對稱軸反轉而成之佈局。
圖10表示了第1實施形態之半導體記憶裝置1中之感測放大器群SAG之詳細之平面佈局之一例。如圖10所示，感測放大器群SAG例如包含複數個作用區域AA、複數條閘極線GC1～CG6、及節點N1～N11。
作用區域AA為用於電晶體之形成之雜質擴散區域，設置於與CMOS晶片CC對應之半導體基板。相鄰之作用區域AA間例如由STI(Shallow Trench Isolation，淺溝槽隔離)分離。複數個作用區域AA包含形成高耐壓電晶體之作用區域AA(HV)、與形成低耐壓電晶體之作用區域AA(LV)。
作用區域AA(HV)於Y方向延伸而設置，且分別橫穿與位元線連接部BLHU＜0＞及＜1＞對應之區域。於作用區域AA(HV)，例如沿著Y方向配置節點N1～N5。2個作用區域AA(LV)分別於Y方向延伸而設置，且於X方向相鄰。2個作用區域AA(LV)分別與感測放大器部SA＜0＞及＜1＞對應。於與感測放大器部SA＜0＞對應之作用區域AA(LV)，例如沿著Y方向配置節點N6～N8。於與感測放大器部SA＜1＞對應之作用區域AA(LV)，例如沿著Y方向配置節點N9～N11。
複數條閘極線GC分別於X方向延伸而設置，且排列於Y方向。又，複數條閘極線GC分別例如由於X方向排列之複數個感測放大器群SAG共有。閘極線GC1～GC4與作用區域AA(HV)交叉。閘極線GC5及GC6與作用區域AA(LV)交叉。具體而言，閘極線GC1設置於節點N1及N2間。閘極線GC2設置於節點N2及N3間。閘極線GC3設置於節點N3及N4間。閘極線GC4設置於節點N4及N5間。閘極線GC5於節點N6及N7間與節點N9及N10間連續地設置。閘極線GC6於節點N7及N8間與節點N10及N11間連續地設置。
對閘極線GC1及GC4分別輸入控制信號BLS。對閘極線GC2及GC3分別輸入控制信號BIAS。對閘極線GC5輸入控制信號BLC。對閘極線GC6輸入控制信號BLX。即，節點N1及N2間與位元線連接部BLHU＜0＞之電晶體30對應。節點N2及N3間與位元線連接部BLHU＜0＞之電晶體31對應。節點N3及N4間與位元線連接部BLHU＜1＞之電晶體31對應。節點N4及N5間與位元線連接部BLHU＜1＞之電晶體30對應。節點N6及N7間與感測放大器部SA＜0＞之電晶體24對應。節點N7及N8間與感測放大器部SA＜0＞之電晶體21對應。節點N9及N10間與感測放大器部SA＜1＞之電晶體24對應。節點N10及N11間與感測放大器部SA＜1＞之電晶體21對應。
如以上所述，於與位元線連接部BLHU＜0＞及BLHU＜1＞分別對應之2個電晶體30之間，即於節點N2與節點N4之間，例如串聯連接有與位元線連接部BLHU＜0＞及BLHU＜1＞分別對應之2個電晶體31。而且，與位元線連接部BLHU＜0＞及BLHU＜1＞分別對應之2個電晶體31共有節點N3。
又，於以上所說明之感測放大器群SAG中，例如作用區域AA(HV)之X方向上之寬度大於作用區域AA(LV)之X方向上之寬度。例如高耐壓電晶體對應之閘極線GC之Y方向上之寬度大於低耐壓電晶體對應之閘極線GC之Y方向上之寬度。與感測放大器部SA對應之作用區域AA(LV)延伸至未圖示之區域，亦可於該區域設置感測放大器部SA內之電晶體21及24以外之電晶體。節點N1與節點N6(即，感測放大器部SA＜0＞之電晶體24)電連接。節點N2和與感測放大器單元SAU0建立關聯之位元線BL電連接。節點N3由位元線連接部BLHU＜0＞及＜1＞之各電晶體31共有，且與節點BLBIAS電連接。節點N4和與感測放大器單元SAU1建立關聯之位元線BL電連接。節點N5與節點N9(即，感測放大器部SA＜1＞之電晶體24)電連接。
圖11表示了第1實施形態之半導體記憶裝置1之感測放大器區域SR中之剖面構造之一例。再者，圖11表示包含電晶體30及31以及貼合墊BP之區域，且亦一併表示配置於感測放大器區域SR上之記憶體區域MR。如圖11所示，於感測放大器區域SR中，半導體記憶裝置1例如包含P型阱區域60、導電體層61～66、以及柱狀之觸點CS及C0～C4。
P型阱區域60包含P型雜質，且與設置高耐壓電晶體之作用區域AA對應。又，P型阱區域60例如包含排列於Y方向之N型區域NP1～NP3。N型區域NP1～NP3分別為N型雜質擴散之區域，且設置於P型阱區域60之表面附近。
於P型阱區域60之N型區域NP1及NP2間之上方，介隔閘極絕緣膜設置導電體層61。相同地，於P型阱區域60之N型區域NP2及NP3間之上方，介隔閘極絕緣膜設置導電體層61。導電體層61用作閘極線GC。即，N型區域NP1及NP2間之導電體層61與位元線連接部BLHU內之電晶體30對應，N型區域NP2及NP3間之導電體層61與位元線連接部BLHU內之電晶體31對應。
於各N型區域NP1～NP3上，分別設置觸點CS。於複數個導電體層61之各個上，分別設置觸點C0。例如，觸點CS之上表面與觸點C0之上表面對齊。而且，於各觸點CS及C0上，分別設置1個導電體層62。於導電體層62上，設置觸點C1。於觸點C1上，設置導電體層63。於導電體層63上，設置觸點C2。於觸點C2上，設置導電體層64。於導電體層64上，設置觸點C3。於觸點C3上，設置導電體層65。於導電體層65上，設置觸點C4。於觸點C4上，設置導電體層66。導電體層66例如包含銅(Cu)。以下，將分別設置有導電體層62、63、64、65及66之複數個配線層分別稱為配線層D0、D1、D2、D3及D4。
導電體層66用作貼合墊BP，且配置感測放大器區域SR之最上部。而且，導電體層66與對向之導電體層47電連接。換言之，感測放大器區域SR內之導電體層66(貼合墊BP)與對向之記憶體區域MR內之導電體層47貼合。又，於第1實施形態中，導電體層66例如配置於電晶體30之上方。
以下，對感測放大器區域SR中之貼合墊BP之詳細之平面佈局之一例進行說明。圖12表示了第1實施形態之半導體記憶裝置1之感測放大器區域SR中之貼合墊BP、作用區域AA、及閘極線GC之平面佈局之一例。具體而言，圖12表示了與圖10對應之感測放大器群SAG1及與感測放大器群SAG1相鄰之感測放大器群SAG3。
如圖12所示，複數個貼合墊BP與位元線連接部BLHU＜0＞ 、BLHU＜1＞、BLHU＜4＞及BLHU＜5＞分別對應地配置。又，於各貼合墊BP之周圍，適當設計由一點鏈線所示之範圍，相鄰之貼合墊BP以相互之範圍部分不重疊之方式配置。貼合墊BP之範圍部分例如於2個貼合墊BP於X方向或Y方向上相鄰之情形時，以能夠形成這2個貼合墊之方式設定。具體而言，貼合墊BP之X方向上之範圍部分之寬度例如設定為X方向上之貼合墊BP之寬度之2倍。相同地，貼合墊BP之Y方向上之範圍部分之寬度例如設定為Y方向上之貼合墊BP之寬度之2倍。
與位元線連接部BLHU＜0＞對應之貼合墊BP例如與閘極線GC1重疊配置。與位元線連接部BLHU＜1＞對應之貼合墊BP例如與閘極線GC4重疊配置。與位元線連接部BLHU＜4＞對應之貼合墊BP例如與閘極線GC2重疊配置。與位元線連接部BLHU＜5＞對應之貼合墊BP例如與閘極線GC3重疊配置。
換言之，與位元線連接部BLHU＜0＞對應之貼合墊BP於位元線連接部BLHU＜0＞內與輸入控制信號BLS之電晶體30重疊配置。與位元線連接部BLHU＜1＞對應之貼合墊BP於位元線連接部BLHU＜1＞內與輸入控制信號BLS之電晶體30重疊配置。與位元線連接部BLHU＜4＞對應之貼合墊BP於位元線連接部BLHU＜4＞內與輸入控制信號BIAS之電晶體31重疊配置。與位元線連接部BLHU＜5＞對應之貼合墊BP於位元線連接部BLHU＜5＞內與輸入控制信號BIAS之電晶體31重疊配置。藉此，各貼合墊BP配置於位元線連接部BLHU之區域內。
以上所說明之貼合墊BP之配置只不過為一例，並不限定於此。各貼合墊BP只要確保與相鄰之貼合墊BP之間之範圍且和與被建立關聯之位元線連接部BLHU對應之區域重疊即可。例如，與位元線連接部BLHU＜0＞對應之貼合墊BP只要至少和與位元線連接部BLHU＜0＞對應之作用區域AA(HV)重疊即可。更具體而言，與位元線連接部BLHU＜0＞對應之貼合墊BP例如只要與閘極線GC1及/或GC2，即位元線連接部BLHU＜0＞內之電晶體30及31之至少一者重疊即可。關於其他貼合墊BP亦相同。
又，於第1實施形態之半導體記憶裝置1中，貼合墊BP亦可設置於感測放大器部SA之區域。設置於感測放大器部SA之區域之貼合墊BP用作虛設之貼合墊BP。虛設之貼合墊BP例如不連接於CMOS晶片CC內之電路，例如於記憶體晶片MC內與對向之虛設之貼合墊BP貼合。
圖13表示了第1實施形態之半導體記憶裝置1之感測放大器區域SR中之貼合墊BP、以及配線層D0及D1之平面佈局之一例。圖13所示之區域為與圖12重疊之區域，圖示之配線層D0及D1分別與導電體層62及63之配置對應。
如圖13所示，於配線層D0，例如包含分別於Y方向延伸之複數個導電體層62。於配線層D1，例如包含分別於Y方向延伸之複數個導電體層63與墊狀之導電體層63。
例如，於位元線連接部BLHU及感測放大器部SA之各區域，重疊有至少1根配線層D0內之導電體層62。相同地，於位元線連接部BLHU及感測放大器部SA之各區域，重疊有至少1根配線層D1內之導電體層63。墊狀之導電體層63例如配置於相鄰之感測放大器群SAG間。
於圖示之區域中，配線層D0內之配線用作於感測放大器模組16等之電路使用之配線。配線層D1內之配線用作用以將資料匯流排、屏蔽層、或上下之配線層連接之墊。再者，圖13表示了於配線層D0內於Y方向延伸之導電體層62與於配線層D1內於Y方向延伸之導電體層63不重疊之情況，該導電體層62及63亦可根據配線層D0及D1間之連接而重疊。
圖14表示了第1實施形態之半導體記憶裝置1之感測放大器區域SR中之貼合墊BP、以及配線層D2及D3之平面佈局之一例。圖14所示之區域為與圖12重疊之區域，圖示之配線層D2及D3分別與導電體層64及65之配置對應。
如圖14所示，於配線層D2，包含分別於X方向延伸之複數個導電體層64及分別於Y方向延伸之複數個導電體層64。於配線層D3，包含分別於X方向延伸之複數個導電體層65及分別於Y方向延伸之複數個導電體層65。
於位元線連接部BLHU之區域中，例如於配線層D2內於Y方向延伸之導電體層64與於配線層D3內於X方向延伸之導電體層65重疊。於感測放大器部SA之區域中，例如於配線層D2內於X方向延伸之導電體層64與於配線層D3內於Y方向延伸之導電體層65重疊。換言之，於位元線連接部BLHU之區域中，例如於配線層D2中形成縱向之配線(導電體層64)，於配線層D3中形成橫向之配線(導電體層65)。於感測放大器部SA之區域中，例如於配線層D2中形成縱向之配線(導電體層64)，於配線層D3中形成橫向之配線(導電體層65)。
又，例如與位元線連接部BLHU之區域重疊且於配線層D2內於Y方向延伸之導電體層64之端部、及與感測放大器部SA之區域重疊且於配線層D3內於Y方向延伸之導電體層65之端部重疊。該導電體層64之端部與導電體層65之端部之間例如由觸點C3連接。與位元線連接部BLHU之區域重疊之配線層D3內之導電體層65例如配置於相鄰之貼合墊BP間。
於圖示之區域中，配線層D2內之橫向之配線用作輸入至感測放大器部SA內之電晶體之控制信號之配線或電源線。配線層D3內之縱向之配線用作輸入至位元線連接部BLHU內之電晶體之控制信號之配線。通過感測放大器部SA之區域之配線層D3內之縱向之配線例如由通過位元線連接部BLHU之區域之配線層D2內之縱向之配線繞過。再者，於圖14中，省略了設置於配線層D4內之貼合墊BP下之配線層D3內之導電體層65。於第1實施形態之半導體記憶裝置1中，於配線層D3適當配置與貼合墊BP連接之配線(導電體層65)。
於以上所說明之第1實施形態之半導體記憶裝置1中，如圖15所示亦可配置貼合墊BP。圖15為第1實施形態之半導體記憶裝置1之感測放大器區域SR中之貼合墊BP、作用區域AA、及閘極線GC之平面佈局之一例，表示了較圖12更廣範圍之區域。再者，於圖15中，自貼合墊BP引出之箭頭表示了連接作用區域AA(HV)之位置。感測放大器群SAGo與於X方向排列之複數個感測放大器群SAG中第奇數個感測放大器群SAG對應，感測放大器群SAGe與於X方向排列之複數個感測放大器群SAG中第偶數個感測放大器群SAG對應。
如圖15所示，於第1實施形態之半導體記憶裝置中，相鄰之感測放大器群SAG中分別包含之貼合墊BP之X方向上之間隔較貼合墊BP之範圍部分之X方向上之寬度更窄。
具體而言，於X方向排列之作用區域AA(HV)之間距PX例如設計為貼合墊BP之間距PB之約1/2倍。而且，與相同之感測放大器群SAG對應且輸入控制信號BLS之閘極線GC1及GC4之Y方向上之間距PY設計為於X方向或Y方向相鄰之貼合墊BP之間距PB之約3倍。換言之，作用區域AA(HV)之Y方向上之寬度設計為至少貼合墊BP之間距PB之寬度之4倍以上。
例如，與1個感測放大器群SAGo對應之2個貼合墊BP配置於對應之作用區域AA(HV)上且Y方向之兩端部分。與1個感測放大器群SAGe對應之2個貼合墊BP被夾在對應之作用區域AA(HV)上且與感測放大器群SAGo對應之2個貼合墊BP之間而配置。再者，相鄰之感測放大器群SAGo及SAGe內之4個貼合墊BP之X方向之偏移可任意地設計。
於以上所說明之感測放大器群SAG之佈局中，相鄰之2個感測放大器群SAGo各自之貼合墊BP於X方向相鄰配置，相鄰之2個感測放大器群SAGe各自之貼合墊BP於X方向相鄰配置。其結果，能夠將相鄰之感測放大器群SAGo及SAGe內之4個貼合墊BP排列於Y方向，能夠將貼合墊BP更密地配置。
[1-2]半導體記憶裝置1之抹除動作
以下，對第1實施形態之半導體記憶裝置1之抹除動作進行說明。再者，以下，關於施加至各種配線之電壓僅適當以參照符號記載。將抹除動作之對象之區塊BLK稱為選擇區塊BLK，將非作為抹除動作之對象之區塊BLK稱為非選擇區塊BLK。施加至各種配線及節點之電壓例如由驅動器模組14產生，且經由列解碼器模組15等而施加。
圖16係表示第1實施形態之半導體記憶裝置1中之抹除動作之一例之時序圖。圖16表示抹除動作中之節點BLBIAS、控制信號BIAS、位元線BL、選擇閘極線SGD、字元線WL、選擇閘極線SGS、及源極線SL各自之電壓之一例。
如圖16所示，抹除動作前之節點BLBIAS、控制信號BIAS、位元線BL、選擇閘極線SGD、字元線WL、選擇閘極線SGS、及源極線SL各自之電壓例如為接地電壓VSS。當定序器13開始抹除動作時，使電晶體30為斷開狀態而遮斷位元線BL及感測放大器部SA間之電流路徑，將選擇閘極線SGS及SGD各者及與非選擇區塊BLK對應之字元線WL設為浮動狀態。
然後，定序器13使節點BLBIAS及源極線SL各自之電壓上升至抹除電壓VERA，使控制信號BIAS之電壓上升至VERAH，使選擇區塊BLK中之字元線WL之電壓維持為VISO。VERA高於VSS，且為抹除動作中所使用之高電壓。VERAH為高於VERA之電壓。VISO為低於VERA之電壓，例如為與VSS相同之電壓。
對閘極及汲極分別施加VERAH及VERA之電晶體31成為導通狀態，節點BLBIAS之電壓傳送至位元線BL。於是，位元線BL之電壓上升至VERA，於記憶體柱MP之下部形成高電場區域。相同地，藉由源極線SL之電壓上升至VERA，於記憶體柱MP之上部形成高電場區域。藉此，於選擇電晶體ST1及ST2之各附近，產生由GIDL(Gate-Induced-Drain-Leakage，閘極導致汲極產生漏電流)所致之電洞，對記憶體柱MP內之通道注入電洞。
又，隨著位元線BL及源極線SL之電壓上升至ERA，而記憶體柱MP內之通道(半導體層50)之電壓上升。於是，相應於通道之電壓上升，選擇閘極線SGD及SGS和與非選擇區塊BLK對應之字元線WL之各電壓上升。例如，選擇閘極線SGD及SGS之各電壓上升至SGERA，與非選擇區塊BLK對應之字元線WL之電壓上升至WLERA。再者，SGERA及WLERA亦可不同。
另一方面，由於與選擇區塊BLK對應之字元線WL維持為電壓VISO，故而於記憶胞電晶體MT之控制閘極-通道間產生電壓差。換言之，於較高之通道電壓與較低之字元線WL電壓之間形成電壓之梯度。於是，通道內之電洞注入至電荷儲存層(絕緣膜52)，產生基於寫入之資料保存於電荷儲存層中之電子與所注入之電洞之再結合。
其結果，記憶胞電晶體MT之閾值電壓降低，記憶於記憶胞電晶體MT中之資料被抹除。然後，定序器13使各種配線之電壓返回至抹除動作之開始前之狀態。如以上所述，第1實施形態之半導體記憶裝置1能夠抹除記憶於記憶胞電晶體MT中之資料。
[1-3]第1實施形態之效果
根據以上所說明之第1實施形態之半導體記憶裝置1，可縮小晶片面積，能夠抑制半導體記憶裝置1之製造成本。以下，對實施形態之半導體記憶裝置1之詳細之效果進行說明。
半導體記憶裝置大致分為記憶胞陣列與其他周邊電路。較佳為，為了降低半導體記憶裝置之位元成本，而擴大半導體記憶裝置之晶片面積中與記憶胞陣列對應之區域所占之比率(單元佔有率)。
相對於此，第1實施形態之半導體記憶裝置1具備包含記憶胞陣列10之記憶體晶片MC、及包含其他周邊電路之CMOS晶片CC。記憶體晶片MC與CMOS晶片CC分別形成於不同之晶圓。而且，與半導體記憶裝置1對應之1個半導體晶片藉由記憶體晶片MC與CMOS晶片CC相互貼合來形成。具體而言，於半導體記憶裝置1中，藉由於記憶體晶片MC及CMOS晶片CC間將對向之貼合墊BP彼此接合，而將上下之晶片電連接。
藉此，第1實施形態之半導體記憶裝置1成為記憶胞陣列10與周邊電路重疊之構造，可使單元佔有率變大。其結果，第1實施形態之半導體記憶裝置1可縮小晶片面積。又，於第1實施形態之半導體記憶裝置1中，由於記憶胞陣列10形成時之熱不施加至CMOS晶片CC內之電晶體，故而能夠降低CMOS晶片CC內之電晶體之設計難易度。
於具有以上所說明之貼合構造之半導體記憶裝置1中，於記憶體晶片MC側連接於位元線BL之貼合墊BP與於CMOS晶片CC側連接於感測放大器模組16之貼合墊BP電連接。又，位元線BL由於於抹除動作時上升至抹除電壓VERA相當，故而經由位元線連接部BLHU中所包含之高耐壓之電晶體30而連接於感測放大器部SA。於抹除動作時，藉由位元線連接部BLHU內之電晶體30斷開而將位元線BL及感測放大器部SA間電絕緣，保護感測放大器部SA內之電晶體免受高電壓影響。
與位元線連接部BLHU對應之作用區域AA(HV)和與感測放大器部SA對應之作用區域AA(LV)相鄰配置。又，貼合墊BP之配置或作用區域AA(HV)之配置基於各自之限制決定，被建立關聯之貼合墊BP及電晶體30間電連接。因此，存在貼合墊BP不收納於作用區域AA(HV)上，而與其他區域重疊配置之情況。
於貼合墊BP不收納於作用區域AA(HV)上之情形時，有與於感測放大器部SA上配線之電源配線或信號配線重疊之擔憂，難以於貼合墊BP下配置感測放大器部SA。其結果，有如下擔憂：與位元線連接部BLHU對應之作用區域AA(HV)和與感測放大器部SA對應之作用區域AA(LV)之間之間隔變大，感測放大器模組16之電路面積增加，即半導體記憶裝置1之晶片面積增加。
相對於此，於第1實施形態之半導體記憶裝置1中，例如，字元線WL之延伸方向上之作用區域AA(HV)之重複間距設計為貼合墊BP之重複間距之約1/2倍。而且，輸入控制信號BLS之2根閘極線GC之位元線BL之延伸方向上之重複間距設計為貼合墊BP之重複間距之約3倍。
藉此，於第1實施形態之半導體記憶裝置1中，各貼合墊BP配置於位元線連接部BLHU之區域內，能夠避免貼合墊BP與感測放大器部SA之區域重疊。當貼合墊BP配置於作用區域AA(HV)上，即位元線連接部BLHU之區域時，貼合墊BP之區域由位元線連接部BLHU之區域隱藏。即，利用貼合墊BP之配置之影響，避免感測放大器模組16之面積變大。
又，於第1實施形態之半導體記憶裝置中，由於可使感測放大器部SA與位元線連接部BLHU之間隔變窄，故而亦能夠削減配線資源。進而，於配線層D3內且位元線連接部BLHU之區域內，形成與貼合墊BP連接之導電體層65，藉由使用配線層D2內之縱向之配線繞過，亦能夠形成通過位元線連接部BLHU之區域之配線。
如以上所述，於第1實施形態之半導體記憶裝置1中，於將貼合墊BP以與位元線連接部BLHU重疊之方式配置之情形時，亦能夠以能夠動作之方式將感測放大器模組16內之電路適當配線。其結果，第1實施形態之半導體記憶裝置1可縮小晶片面積，從而能夠抑制半導體記憶裝置1之製造成本。
[2]第2實施形態
第2實施形態之半導體記憶裝置1係第1實施形態之變化例，感測放大器單元SAU之構成不同。以下，關於第2實施形態之半導體記憶裝置1，說明與第1實施形態不同之方面。
[2-1]半導體記憶裝置1之構成
(感測放大器模組16之電路構成)
圖17表示了第2實施形態之半導體記憶裝置1中之感測放大器單元SAU之電路構成之一例。如圖17所示，第2實施形態中之感測放大器單元SAU具有自第1實施形態中之感測放大器單元SAU省略了位元線連接部BLHU內之電晶體31之構成。即，於第2實施形態中之感測放大器單元SAU中，僅輸入控制信號BLS之電晶體30連接於被建立關聯之位元線BL。第2實施形態之半導體記憶裝置1之其他電路構成由於與第1實施形態相同，故而省略說明。
(半導體記憶裝置1之感測放大器區域SR中之構造)
圖18表示了第2實施形態之半導體記憶裝置1中之感測放大器群SAG之詳細之平面佈局之一例。如圖18所示，第2實施形態中之感測放大器群SAG具有以下構造：相對於第1實施形態中之感測放大器群SAG，將與高耐壓電晶體對應之作用區域AA(HV)分斷，省略了輸入控制信號BIAS之閘極線GC與節點N3。
具體而言，2個作用區域AA(HV)分別與位元線連接部BLHU＜0＞及BLHU＜1＞對應而設置。與位元線連接部BLHU＜0＞對應之作用區域AA(HV)及與位元線連接部BLHU＜1＞對應之作用區域AA(HV)之間例如由STI來絕緣。圖18所示之節點N1、N2、及N4～N11之連接關係與第1實施形態相同。
圖17係第2實施形態之半導體記憶裝置1之感測放大器區域SR中之貼合墊BP、作用區域AA、及閘極線GC之平面佈局之一例，表示了與第1實施形態中所說明之圖12相同之區域。如圖19所示，第2實施形態中之貼合墊BP之配置例如與第1實施形態相同。
簡潔地敍述，各貼合墊BP以確保與相鄰之貼合墊BP之間之範圍，且和與被建立關聯之位元線連接部BLHU對應之區域重疊之方式配置。與位元線連接部BLHU＜i＞對應之貼合墊BP只要至少和與位元線連接部BLHU＜i＞對應之區域重疊即可。再者，於第2實施形態中，存在貼合墊BP不與作用區域AA(HV)重疊之情況。於此種情形時，貼合墊BP只要至少配置於被建立關聯之作用區域AA(HV)之附近即可。又，亦可對第2實施形態中之感測放大器區域SR內之貼合墊BP應用第1實施形態中所說明之圖15所示之配置。
以上所說明之貼合墊BP之配置只不過為一例，並不限定於此。例如，貼合墊BP之配置亦可與第1實施形態不同。例如，亦可藉由使被分斷之作用區域AA(HV)之間隔變窄，而緊密地配置貼合墊BP。於此種情形時，亦藉由對配線層D0～D3中之配線之佈局下工夫，能夠將貼合墊BP與感測放大器單元SAU之間連接。第2實施形態之半導體記憶裝置1之其他構成由於與第1實施形態相同，故而省略說明。
[2-2]半導體記憶裝置1之抹除動作
圖20係表示第2實施形態之半導體記憶裝置1中之抹除動作之一例之時序圖。圖20表示了抹除動作中之位元線BL、選擇閘極線SGD、字元線WL、選擇閘極線SGS、及源極線SL之各電壓之一例。如圖20所示，第2實施形態中之抹除動作之時序圖與自第1實施形態中所說明之抹除動作之時序省略了與節點BLBIAS及控制信號BIAS相關之動作之時序圖相同。
簡潔地敍述，定序器13當開始抹除動作時，使各選擇閘極線SGS及SGD及與非選擇區塊BLK對應之字元線WL為浮動狀態。然後，定序器13使源極線SL之電壓上升至抹除電壓VERA，將選擇區塊BLK中之字元線WL之電壓維持為電壓VISO。
於是，於記憶體柱MP之上部形成高電場區域，於選擇電晶體ST2之附近產生由GIDL所致之電洞，對記憶體柱MP內之通道注入電洞。又，隨著位元線BL及源極線SL之電壓上升至ERA，記憶體柱MP內之通道(半導體層50)之電壓與位元線BL之電壓分別上升。又，相應於通道之電壓上升，選擇閘極線SGD及SGS以及與非選擇區塊BLK對應之字元線WL之各電壓上升。
另一方面，由於與選擇區塊BLK對應之字元線WL維持為電壓VISO，故而於記憶胞電晶體MT之控制閘極-通道間產生電壓差。於是，通道內之電洞注入至電荷儲存層(絕緣膜52)，產生基於寫入之資料保存於電荷儲存層中之電子與所注入之電洞之再結合。
其結果，記憶胞電晶體MT之閾值電壓降低，記憶於記憶胞電晶體MT中之資料被抹除。然後，定序器13使各種配線之電壓返回至抹除動作之開始前之狀態。如以上所述，第2實施形態之半導體記憶裝置1能夠抹除記憶於記憶胞電晶體MT中之資料。
[2-3]第2實施形態之效果
以上所說明之第2實施形態之半導體記憶裝置1與第1實施形態相同地，能夠抑制感測放大器區域SR之面積，從而能夠抑制CMOS晶片CC之晶片面積。其結果，第2實施形態之半導體記憶裝置1與第1實施形態相同地，能夠抑制半導體記憶裝置1整體之晶片面積，從而能夠抑制半導體記憶裝置1之製造成本。
[3]其他變化例等
實施形態之半導體記憶裝置包含記憶體晶片＜例如，圖5內之符號MC＞及電路晶片＜例如，圖5內之符號CC＞。記憶體晶片包含第1及第2記憶胞、與第1及第2記憶胞之各一端分別電連接之第1及第2位元線、以及與第1及第2位元線分別電連接之第1及第2接合金屬＜例如，圖11內之符號47(BP)＞。電路晶片與記憶體晶片接合，且包含基板、設置於基板之第1及第2感測放大器＜例如，圖3內之符號SAU＞、以及與第1及第2感測放大器分別電連接且與第1及第2接合金屬分別對向之第3及第4接合金屬＜例如，圖11內之符號66(BP)＞。第1及第2接合金屬分別與第3及第4接合金屬電連接。第1感測放大器＜例如，圖10內之符號SA＜0＞及BLHU＜0＞之組＞包含第1作用區域及與第1作用區域不同之第2作用區域。於第1作用區域，設置電連接於第3接合金屬與第2作用區域之間之第1電晶體＜例如，圖10內之符號30＞。第2感測放大器＜例如，圖10內之符號SA＜1＞及BLHU＜1＞之組＞包含於第1方向上與第1作用區域相鄰之第3作用區域、以及於與第1方向交叉之第2方向上與第2作用區域相鄰且與第3作用區域不同之第4作用區域，於第3作用區域，設置電連接於第4接合金屬與第4作用區域之間之第2電晶體＜圖10內之符號30＞。於俯視時，第3及第4接合金屬分別與第1及第3作用區域重疊＜例如，圖12內之符號BP＞。藉此，可縮小半導體記憶裝置之晶片面積。
於上述實施形態中，對於抹除動作中使用由GIDL產生之電洞之情況進行了例示，但於抹除動作中亦可不使用GIDL。於抹除動作不使用GIDL之情形時，例如於記憶體柱MP之上部，即源極線SL設置P型雜質擴散之區域，自該區域對記憶體柱MP內供給電洞。
於上述實施形態中，對於記憶體晶片MC設置配線層M0～D2，於CMOS晶片CC設置配線層D0～D4之情況進行了例示，但並不限定於此。分別設置於記憶體晶片MC及CMOS晶片CC之配線層之層數可根據電路之設計適當變更。
於上述實施形態中，亦可於對向之導電體層46及47間，並聯連接有複數個觸點V1。相同地，亦可於對向之導電體層65及66間，並聯連接有複數個觸點C4。如此，藉由貼合墊BP(導電體層47或66)與設置於與貼合墊BP相鄰之配線層之導電體層之間由複數個觸點連接，可使於記憶體晶片MC與CMOS晶片CC接合時產生之向觸點V1及C4之應力分散。
於上述實施形態中，記憶體柱MP及導電體層45間之觸點CV亦可由於Z方向連結之2根以上之觸點構成。於觸點CV具有複數個觸點連結而成之構造之情形時，亦可於相鄰之觸點間插入不同之導電體層。
於上述實施形態中，對相鄰之2根狹縫SLT間之構造體與1個串單元SU對應之情況進行了例示，但並不限定於此。例如，亦可藉由於相鄰之2根狹縫SLT間設置將選擇閘極線SGD分斷之狹縫，而於相鄰之2根狹縫SLT間形成複數個串單元SU。相鄰之狹縫SLT間之串單元SU之個數基於將選擇閘極線SGD分斷之狹縫之根數而變化。
於上述實施形態中，記憶體柱MP亦可為複數個柱於Z方向上連結2根以上而成之構造。又，記憶體柱MP亦可為與選擇閘極線SGD對應之柱及與字元線WL對應之柱連結而成之構造。與各記憶體柱MP重疊之位元線BL之根數可設計為任意根數。
於上述實施形態中用於說明之圖式中，例示了記憶體柱MP於Z方向上具有相同直徑之情況，但並不限定於此。例如，記憶體柱MP既可具有錐形狀或倒錐形狀，亦可具有中間部分鼓出之形狀。相同地，狹縫SLT或觸點CV、V0、V1、CS、C0～C4等亦可具有錐形狀、倒錐形狀、或中間部分鼓出之形狀。
於上述實施形態中，對記憶體柱MP之剖面構造為圓形之情況進行了例示，但並不限定於此。例如，記憶體柱MP之剖面構造亦可為橢圓形，可設計為任意之形狀。又，對貼合墊BP之平面形狀為四角之情況進行了說明，但貼合墊BP亦可為角部帶有弧度。進而，貼合墊BP之平面形狀亦可為圓形或橢圓形，可設計為任意之形狀。
上述實施形態中所說明之半導體記憶裝置1之感測放大器區域SR中之構造亦能夠對其他半導體記憶體應用。例如，設置於記憶體區域MR之記憶胞電晶體MT亦可為相變記憶胞，亦可為使用強介電薄膜材料之記憶胞。
於本說明書中，“連接”表示電連接，例如不將於之間介置其他元件之情況除外。“電連接”只要能夠與電連接之情況相同地動作，則亦可介隔絕緣體。“柱狀”表示於半導體記憶裝置1之製造步驟中所形成之孔內所設置之構造體。“間距”與配置排列於某方向上之複數個構成要素之間隔對應。“間距”亦可以該構成要素之中心線為基準進行測定，只要利用相同之基準進行測定，則亦可應用所有測定(或算出)方法。“貼合墊BP”亦可被稱為接合金屬。所謂“俯視”，例如表示了自相對於P型阱區域60之表面之鉛直方向觀察之半導體記憶裝置1之平面佈局。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍中。  [相關申請案]
本申請案享有以日本專利申請案2019-78649號(申請日：2019年4月17日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:半導體記憶裝置2:記憶體控制器10:記憶胞陣列11:指令暫存器12:位址暫存器13:定序器14:驅動器模組15:列解碼器模組16:感測放大器模組20～27、30、31:電晶體28:電容器40:絕緣體層41～47:導電體層50:半導體層51:隧道絕緣膜52:絕緣膜53:阻擋絕緣膜60:P型阱區域61～66:導電體層AA:作用區域AA(HV):作用區域AA(LV):作用區域ADL:鎖存電路BDL:鎖存電路BIAS:控制信號BL:位元線BL0～BLm:位元線BLBIAS:節點BLC:控制信號BLHU:位元線連接部BLHU＜0＞:位元線連接部BLHU＜1＞:位元線連接部BLHU＜4＞:位元線連接部BLHU＜5＞:位元線連接部BLK:區塊BLS:控制信號BLX:控制信號BP:貼合墊CLK:時脈CS、CV、C0～C4、V0、V1:觸點CU:胞單元D0～D4:配線層GC:閘極線GC1～CG6:閘極線HLL:控制信號HR:引出區域HR1:引出區域HR2:引出區域INV:節點LBUS:匯流排M0～M2:配線層MR:記憶體區域MT:記憶胞電晶體MT0～MT7:記憶胞電晶體N1～N11:節點ND1:節點ND2:節點NP:N型區域NP1～NP3:N型區域NS:NAND串PERI:周邊電路區域PR:墊區域PR1:墊區域PR2:墊區域SA:感測放大器部SA＜0＞:感測放大器部SA＜1＞:感測放大器部SA＜4＞:感測放大器部SA＜5＞:感測放大器部SAG:感測放大器群SAG1:感測放大器群SAG3:感測放大器群SAGo:感測放大器群SAGe:感測放大器群SAU:感測放大器單元SAU0～SAUm:感測放大器單元SDL:鎖存電路SEN:節點SGD:選擇閘極線SGD0～SGD3:選擇閘極線SGS:選擇閘極線SL:源極線SLT:狹縫SR:感測放大器區域SRC:節點ST1、ST2:選擇電晶體STB:控制信號SU:串單元SU0～SU3:串單元WL:字元線WL0～WL7:字元線XDL:鎖存電路XR:傳送區域XR1:傳送區域XR2:傳送區域XXL:控制信號
圖1係表示第1實施形態之半導體記憶裝置之構成例之方塊圖。 圖2係表示第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路構成之一例之電路圖。 圖3係表示第1實施形態之半導體記憶裝置所具備之感測放大器模組之電路構成之一例之電路圖。 圖4係表示第1實施形態之半導體記憶裝置中之感測放大器單元之電路構成之一例之電路圖。 圖5係表示第1實施形態之半導體記憶裝置之構造之一例之立體圖。 圖6係表示第1實施形態之半導體記憶裝置之記憶體區域中之平面佈局之一例之俯視圖。 圖7係表示第1實施形態之半導體記憶裝置之記憶體區域中之剖面構造之一例之沿著圖6之VII-VII線之剖視圖。 圖8係表示第1實施形態之半導體記憶裝置中之記憶體柱之剖面構造之一例之沿著圖7之VIII-VIII線之剖視圖。 圖9係表示第1實施形態之半導體記憶裝置之感測放大器區域中之平面佈局之一例之俯視圖。 圖10係表示第1實施形態之半導體記憶裝置中之感測放大器群之平面佈局之一例之俯視圖。 圖11係表示第1實施形態之半導體記憶裝置之感測放大器區域中之剖面構造之一例之剖視圖。 圖12係表示第1實施形態之半導體記憶裝置之感測放大器區域中之貼合墊、作用區域、及閘極線之平面佈局之一例之俯視圖。 圖13係表示第1實施形態之半導體記憶裝置之感測放大器區域中之貼合墊以及配線層D0及D1之平面佈局之一例之俯視圖。 圖14係表示第1實施形態之半導體記憶裝置之感測放大器區域中之貼合墊以及配線層D2及D3之平面佈局之一例之俯視圖。 圖15係表示第1實施形態之半導體記憶裝置之感測放大器區域中之貼合墊、作用區域、及閘極線之平面佈局之一例之俯視圖。 圖16係表示第1實施形態之半導體記憶裝置中之抹除動作之一例之時序圖。 圖17係表示第2實施形態之半導體記憶裝置中之感測放大器單元之電路構成之一例之電路圖。 圖18係表示第2實施形態之半導體記憶裝置中之感測放大器群之平面佈局之一例之俯視圖。 圖19係表示第2實施形態之半導體記憶裝置之感測放大器區域中之貼合墊之平面佈局之一例之俯視圖。 圖20係表示第2實施形態之半導體記憶裝置中之抹除動作之一例之時序圖。
AA(HV):作用區域
AA(LV):作用區域
BIAS:控制信號
BLC:控制信號
BLHU<0>:位元線連接部
BLHU<1>:位元線連接部
BLHU<4>:位元線連接部
BLHU<5>:位元線連接部
BLS:控制信號
BLX:控制信號
BP:貼合墊
GC1~CG6:閘極線
SA<0>:感測放大器部
SA<1>:感測放大器部
SA<4>:感測放大器部
SA<5>:感測放大器部
SAG1:感測放大器群
SAG3:感測放大器群

Claims (7)

  1. 一種半導體記憶裝置，其具備：  記憶體晶片，其包含第1及第2記憶胞、與上述第1及第2記憶胞分別電連接之第1及第2位元線、以及與上述第1及第2位元線分別電連接之第1及第2接合金屬；以及  電路晶片，其包含基板、設置於上述基板之第1及第2感測放大器、以及與上述第1及第2感測放大器分別電連接且與上述第1及第2接合金屬分別對向之第3及第4接合金屬，且與上述記憶體晶片接合；  上述第1及第2接合金屬分別與上述第3及第4接合金屬電連接，  上述第1感測放大器包含第1作用區域、及與上述第1作用區域不同之第2作用區域，於上述第1作用區域，設置電連接於上述第3接合金屬與上述第2作用區域之間之第1電晶體，  上述第2感測放大器包含於第1方向上與上述第1作用區域相鄰之第3作用區域、及於與上述第1方向交叉之第2方向上與上述第2作用區域相鄰且與上述第3作用區域不同之第4作用區域，於上述第3作用區域，設置電連接於上述第4接合金屬與上述第4作用區域之間之第2電晶體，  於俯視時，上述第3及第4接合金屬分別與上述第1及第3作用區域重疊。
  2. 如請求項1之半導體記憶裝置，其中  於俯視時，上述第3接合金屬與上述第4接合金屬分別與上述第2作用區域及上述第4作用區域兩者不重疊。
  3. 如請求項1之半導體記憶裝置，其中  上述第1作用區域與上述第3作用區域連續地設置，  於上述第1作用區域及上述第3作用區域，進而設置串聯連接於上述第1電晶體與上述第2電晶體之間之第3電晶體及第4電晶體，上述第1電晶體與上述第3電晶體之間之節點與上述第3接合金屬電連接，上述第2電晶體與上述第4電晶體之間之節點與上述第4接合金屬電連接。
  4. 如請求項3之半導體記憶裝置，其進而具備：  字元線，其連接於上述第1及第2記憶胞各自之閘極；以及  控制器，其執行抹除動作；  於上述抹除動作中，上述控制器對上述字元線施加第1電壓，對上述第3電晶體與上述第4電晶體之間之節點施加高於上述第1電壓之抹除電壓，對上述第3電晶體與上述第4電晶體各自之閘極施加高於上述抹除電壓之第2電壓。
  5. 如請求項1之半導體記憶裝置，其中  上述第1作用區域與上述第3作用區域之間絕緣。
  6. 如請求項1之半導體記憶裝置，其中  上述記憶體晶片包含相互分離地積層之複數個第1導電體層、分別貫通上述複數個導電體層之第1及第2柱、以及與上述第1及第2柱分別連接之第2及第3導電體層，  上述第1柱與上述第1導電體層之交叉部分作為記憶胞發揮功能，上述第2及第3導電體層分別用作上述第1及第2位元線。
  7. 如請求項1之半導體記憶裝置，其中  上述第1接合金屬、上述第2接合金屬、上述第3接合金屬、以及上述第4接合金屬之各者包含銅。
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